KR20240018016A - 디스플레이 장치 - Google Patents

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Abstract

본 발명은 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 위하여, 본 발명의 일 관점에 따르면, 기판 상에 배치된 제1반도체층과, 상기 제1반도체층 상부에 위치하며 구동 게이트전극을 포함하는 제1게이트층과, 상기 제1게이트층 상부에 위치하며 제1방향으로 연장된 초기화게이트라인을 포함하는 제2게이트층과, 상기 제2게이트층 상부에 위치하며 정전압이 인가되는 실드층을 포함하는 제2반도체층과, 상기 제2반도체층 상부에 위치하며 상기 제1방향으로 연장된 수평연결라인을 포함하는 제2연결전극층과, 상기 제2연결전극층 상부에 위치하며 상기 제1방향과 교차하는 제2방향으로 연장된 수직연결라인을 포함하는 제3연결전극층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치에 관한 것이다.
일반적으로 유기발광 디스플레이 장치와 같은 디스플레이 장치는 각 (부)화소의 휘도 등을 제어하기 위해 박막트랜지스터들이 각 (부)화소에 배치된다. 이러한 박막트랜지스터들은 전달된 데이터신호 등에 따라 대응하는 (부)화소의 휘도 등을 제어한다.
데이터신호는 디스플레이영역 외측의 주변영역에 위치한 구동부로부터 데이터라인을 통해 각 (부)화소들에 전달된다.
그러나 이러한 종래의 디스플레이 장치에는 구동부 등이 위치한 영역의 면적이 넓거나, 그 면적을 줄이는 경우 디스플레이영역에서 디스플레이되는 이미지의 품질이 저하된다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판 상에 배치된 제1반도체층과, 상기 제1반도체층 상부에 위치하며 구동 게이트전극을 포함하는 제1게이트층과, 상기 제1게이트층 상부에 위치하며 제1방향으로 연장된 초기화게이트라인을 포함하는 제2게이트층과, 상기 제2게이트층 상부에 위치하며 정전압이 인가되는 실드층을 포함하는 제2반도체층과, 상기 제2반도체층 상부에 위치하며 상기 제1방향으로 연장된 수평연결라인을 포함하는 제2연결전극층과, 상기 제2연결전극층 상부에 위치하며 상기 제1방향과 교차하는 제2방향으로 연장된 수직연결라인을 포함하는 제3연결전극층을 구비하는, 디스플레이 장치가 제공된다.
상기 제2게이트층은 상기 제1방향으로 연장된 제1초기화전압라인을 더 구비하고, 상기 실드층은 상기 제1초기화전압라인에 전기적으로 연결될 수 있다.
상기 제2반도체층 상부에 위치하며 상기 실드층을 상기 제1초기화전압라인에 전기적으로 연결하는 연결전극을 포함하는 제1연결전극층을 더 구비하고, 상기 제2연결전극층은 상기 제1연결전극층 상부에 위치할 수 있다.
상기 제2반도체층은 상기 초기화게이트라인과 중첩하는 산화물반도체층을 포함하고, 상기 실드층은 상기 산화물반도체층과 동일한 물질을 포함할 수 있다.
상기 실드층은 상기 산화물반도체층과 일체(一體)일 수 있다.
상기 실드층은 상기 제1방향을 따라 연장될 수 있다.
상기 실드층은 상기 제1방향을 따라 배열된 화소들에 있어서 일체일 수 있다.
상기 실드층은 상기 수평연결라인과 중첩할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시, 상기 수평연결라인은 상기 실드층 내에 위치할 수 있다.
상기 실드층은 상기 초기화게이트라인과 중첩하는 부분을 포함할 수 있다.
상기 제3연결전극층은 상기 제2방향으로 연장된 데이터라인을 더 포함하고, 상기 수직연결라인은 상기 데이터라인 및 상기 수평연결라인과 전기적으로 연결될 수 있다.
상기 기판은 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 포함하고, 상기 수직연결라인은 상기 주변영역에서 상기 데이터라인에 전기적으로 연결될 수 있다.
상기 수직연결라인과 상기 데이터라인은 일체일 수 있다.
상기 수평연결라인은 상기 디스플레이영역 내에서 상기 수직연결라인에 전기적으로 연결될 수 있다.
상기 수직연결라인은 컨택홀을 통해 상기 수평연결라인에 연결되고, 상기 제2연결전극층은 상기 수평연결라인으로부터 이격되어 상기 수평연결라인 및 상기 데이터라인으로부터 전기적으로 절연되며 상기 수평연결라인의 연장축과 동일한 연장축을 갖는 보조 수평연결라인을 더 구비할 수 있다.
상기 실드층은 상기 제1방향을 따라 연장되어 상기 수평연결라인과 중첩하되, 상기 보조 수평연결라인과는 중첩하지 않을 수 있다.
상기 제2반도체층 상부에 위치하며 상기 제1방향으로 연장된 제2초기화전압라인을 포함하는 제1연결전극층을 더 구비하고, 상기 제2연결전극층은 상기 제1연결전극층 상부에 위치하며, 상기 실드층은 상기 제2초기화전압라인에 전기적으로 연결될 수 있다.
상기 제3연결전극층은 상기 제2방향으로 연장된 구동전압라인을 더 포함하고, 상기 실드층은 상기 구동전압라인에 전기적으로 연결될 수 있다.
상기 제2반도체층은 상기 초기화게이트라인과 중첩하는 산화물반도체층을 포함하고, 상기 실드층은 상기 산화물반도체층과 동일한 물질을 포함할 수 있다.
상기 실드층은 상기 제1방향을 따라 연장되되, 상기 산화물반도체층으로부터 이격될 수 있다.
상기 실드층은 상기 수평연결라인과 중첩할 수 있다.
상기 실드층은 상기 초기화게이트라인과 중첩하는 부분을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 2 및 도 3은 도 1에 도시된 디스플레이 장치의 A부분을 확대하여 개략적으로 도시한 평면도들이다.
도 4는 도 1의 디스플레이 장치가 포함하는 일 화소의 등가회로도이다.
도 5는 도 1의 디스플레이 장치가 포함하는 화소들에서 트랜지스터들 및 커패시터들 등의 위치를 개략적으로 도시하는 배치도이다.
도 6 내지 도 13은 도 5에 도시된 디스플레이 장치의 트랜지스터들 및 커패시터들 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 14는 도 7에 도시된 디스플레이 장치의 I-I', II-II' 및 III-III' 선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
도 15 내지 도 17은 도 3에 도시된 디스플레이 장치의 B부분을 확대하여 해당 부분에 위치하는 층들을 개략적으로 도시하는 평면도들이다.
도 18 내지 도 20은 도 3에 도시된 디스플레이 장치의 C부분을 확대하여 해당 부분에 위치하는 층들을 개략적으로 도시하는 평면도들이다.
도 21은 도 3에 도시된 디스플레이 장치의 일부분을 확대하여 해당 부분에 위치하는 층을 개략적으로 도시하는 평면도이다.
도 22는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 확대하여 개략적으로 도시하는 평면도이다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 확대하여 해당 부분에 위치하는 층들을 개략적으로 도시하는 평면도들이다.
도 25는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 확대하여 해당 부분에 위치하는 층을 개략적으로 도시하는 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우 뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다. 도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 디스플레이 패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이 패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 제품일 수 있다.
디스플레이 패널(10)은 디스플레이영역(DA)과 디스플레이영역(DA) 외측의 주변영역(PA)을 포함한다. 디스플레이영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소들이 디스플레이영역(DA)에 배치될 수 있다. 디스플레이 패널(10)에 대략 수직인 방향에서 바라볼 시, 디스플레이영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 도 1에서는 디스플레이영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다.
주변영역(PA)은 디스플레이영역(DA)의 외측에 배치될 수 있다. 주변영역(PA)은 디스플레이영역(DA)의 (-y 방향 및 -x 방향의) 일 모서리 부분을 적어도 일부 감싸는 제1주변영역(PA1)과, 디스플레이영역(DA)의 (-y 방향) 외측 일측에 위치한 제2주변영역(PA2)을 포함할 수 있다. 제2주변영역(PA2)은 제1주변영역(PA1)에 인접하여 위치할 수 있다. 즉, 제2주변영역(PA2)은 제1주변영역(PA1)을 중심으로 상대적으로 디스플레이 패널(10)의 중심 방향에 위치할 수 있다. 제2주변영역(PA2)의 (x축 방향으로의) 폭은 디스플레이영역(DA)의 (x축 방향으로의) 폭보다 좁을 수 있다. 이러한 구조를 통해 후술하는 것과 같이 제2주변영역(PA2)의 적어도 일부가 용이하게 벤딩되도록 할 수 있다.
물론 디스플레이 패널(10)은 기판을 포함하므로, 기판(100)이 상술한 것과 같은 디스플레이영역(DA)과 주변영역(PA)을 갖는다고 할 수도 있다. 이하에서는 편의상 기판(100)이 디스플레이영역(DA) 및 주변영역(PA)을 갖는 것으로 설명한다.
디스플레이 패널(10)은 제2주변영역(PA2)의 적어도 일부분에서 (x 축 방향으로의) 벤딩축을 중심으로 벤딩될 수 있다. 이와 같이 벤딩될 경우, z축 방향에서 바라볼 시 제2주변영역(PA2)의 일부분이 디스플레이영역(DA)과 중첩되도록 할 수 있다. 물론 본 발명이 벤딩된 디스플레이 장치에 한정되는 것은 아니며, 벤딩되지 않는 디스플레이 장치에도 적용될 수 있다. 제2주변영역(PA2)은 비디스플레이영역일 수 있다. 디스플레이 패널(10)이 이처럼 벤딩되도록 함으로써, 디스플레이 장치를 전면(前面)에서 (-z 방향으로) 바라볼 시 비디스플레이영역이 시인되지 않도록 하거나 시인되더라도 그 시인되는 면적이 최소화되도록 할 수 있다.
디스플레이 패널(10)의 제2주변영역(PA2)에는 구동칩(20)이 배치될 수 있다. 구동칩(20)은 디스플레이 패널(10)을 구동하는 집적회로를 포함할 수 있다. 이러한 집적회로는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
구동칩(20)은 디스플레이 패널(10)의 제2주변영역(PA2)에 실장될 수 있다. 구동칩(20)은 디스플레이영역(DA)의 표시면과 동일한 면 상에 실장되지만, 전술한 것과 같이 디스플레이 패널(10)이 제2주변영역(PA2)에서 벤딩됨에 따라, 구동칩(20)은 디스플레이영역(DA)의 배면 상에 위치하게 될 수 있다.
디스플레이 패널(10)의 제2주변영역(PA2) 단부에는 인쇄회로기판(30) 등이 부착될 수 있다. 이러한 인쇄회로기판(30) 등은 기판 상의 패드(미도시)를 통해 구동칩(20) 등에 전기적으로 연결될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치가 포함하는 디스플레이소자의 발광층은 유기물을 포함하거나 무기물을 포함할 수도 있다. 또한 디스플레이 장치는 발광층과, 발광층에서 방출되는 광의 경로 상에 위치한 양자점을 구비할 수도 있다.
전술한 것과 같이 디스플레이 패널(10)은 기판(100)을 포함한다. 디스플레이 패널(10)이 포함하는 다양한 구성요소들은 기판(100) 상에 위치할 수 있다. 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 전술한 것과 같이 디스플레이 패널(10)이 제2주변영역(PA2)에서 벤딩되는 경우, 기판(100)은 플렉서블 또는 벤더블 특성을 가질 필요가 있다. 이 경우, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
디스플레이영역(DA)에는 복수의 화소(P)들이 위치한다. 화소(P)들 각각은 부화소(sub-pixel)를 의미하며, 유기발광다이오드(OLED)와 같은 디스플레이소자와 디스플레이소자에 전기적으로 연결된 화소회로를 포함할 수 있다. 화소(P)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 화소(P)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1스캔 구동회로(11), 제2스캔 구동회로(12), 발광제어 구동회로(13), 단자(14), 제1전원공급라인(15) 및 제2전원공급라인(16)이 배치될 수 있다.
제1스캔 구동회로(11)는 스캔라인(SL)을 통해 화소(P)에 스캔 신호를 제공할 수 있다. 제2스캔 구동회로(12)는 디스플레이영역(DA)을 사이에 두고 제1스캔 구동회로(11)와 나란하게 배치될 수 있다. 디스플레이영역(DA)에 배치된 화소(P) 중 일부는 제1스캔 구동회로(11)와 전기적으로 연결될 수 있고, 나머지는 제2스캔 구동회로(12)에 연결될 수 있다. 필요에 따라 제2스캔 구동회로(12)는 생략되고, 디스플레이영역(DA)에 배치된 화소(P)들은 모두 제1스캔 구동회로(11)에 전기적으로 연결될 수 있다.
발광제어 구동회로(13)는 제1스캔 구동회로(11) 측에 배치되며, 발광제어라인(EL)을 통해 화소(P)에 발광 제어 신호를 제공할 수 있다. 도 3에서는 발광제어 구동회로(13)가 디스플레이영역(DA)의 일측에만 배치된 것을 도시하나, 발광제어 구동회로(13)는 제1스캔 구동회로(11) 및 제2스캔 구동회로(12)와 마찬가지로 디스플레이영역(DA)의 양측에 배치될 수도 있다.
단자(14)는 기판(100)의 제2주변영역(PA2)에 배치될 수 있다. 단자(14)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(30)과 전기적으로 연결될 수 있다. 인쇄회로기판(30)의 단자(32)는 디스플레이 패널(10)의 단자(14)와 전기적으로 연결될 수 있다.
인쇄회로기판(30)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(30)을 통해 구동회로들(11, 12, 13)에 각각 전달될 수 있다. 또한, 제어부는 제1전원공급라인(15)에 제1전원전압(ELVDD, 도 4 참조)를 전달하고 제2전원공급라인(16)에 제2전원전압(ELVSS, 도 4 참조)을 제공할 수 있다. 제1전원전압(ELVDD 또는 구동전압)은 제1전원공급라인(15)과 연결된 구동전압라인(PL)을 통해 각 화소(P)에 전달되고, 제2전원전압(ELVSS 또는 공통전압)은 제2전원공급라인(16)과 연결된 화소(P)의 대향전극에 전달될 수 있다. 제1전원공급라인(15)은 제2영역(DA2)의 하측에서 일 방향(예, x축 방향)으로 연장된 형상을 가질 수 있다. 제2전원공급라인(16)은 일측이 개방된 루프 형상을 가져, 디스플레이영역(DA)을 부분적으로 둘러싸는 형상을 가질 수 있다.
한편, 제어부는 데이터신호를 생성하며, 생성된 데이터신호는 구동칩(20)을 통해 입력라인(IL)에 전달되고, 입력라인(IL)과 연결된 데이터라인(DL)을 통해 화소(P)에 전달될 수 있다.
참고로 "라인"이라 함은 "라인"이라는 의미일 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서 마찬가지이다.
도 2 및 도 3은 도 1에 도시된 디스플레이 장치의 A부분을 확대하여 개략적으로 도시한 평면도들이다.
디스플레이영역(DA)에는 다양한 신호가 인가될 수 있다. 예컨대 각 화소에서의 밝기를 조절하기 위한 데이터신호 등이 디스플레이영역(DA)에 인가될 수 있다. 이를 위해 도 2에 도시된 것과 같이 상호 대략 평행하도록 제1방향(x축 방향)으로 배열되며 제1방향과 교차하는 제2방향(y축 방향)으로 연장된 데이터라인들(DL1 내지 DL6)이, 디스플레이영역(DA) 내에 위치할 수 있다. 필요에 따라, 데이터라인들(DL1 내지 DL6)은 도 2에 도시된 것과 같이 주변영역(PA)에서 디스플레이영역(DA) 내로 연장된 형상을 가질 수도 있다. 물론 데이터라인들(DL1 내지 DL6) 외의 전원라인(미도시)이나 스캔라인(미도시) 등의 다양한 라인들 역시 디스플레이영역(DA) 내외에 위치할 수 있다.
주변영역(PA), 구체적으로 제2주변영역(PA2)에는 제1입력라인(IL1) 내지 제6입력라인(IL6)이 위치할 수 있다. 이러한 제1입력라인(IL1) 내지 제6입력라인(IL6)은 구동칩(20)에 연결되어 데이터신호를 입력 받을 수 있다. 제1데이터라인(DL1) 내지 제6데이터라인(DL6)은 제1입력라인(IL1) 내지 제6입력라인(IL6)에 전기적으로 연결되어, 데이터신호를 디스플레이영역(DA) 내의 화소들에 전달할 수 있다.
도 2 및 도 3에서는 설명의 편의를 위해 입력라인들 및 데이터라인들을 각 6개씩 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니며, 입력라인들 및 데이터라인들의 수는 그 이상일 수 있다.
제1입력라인(IL1) 내지 제6입력라인(IL6)은 제2주변영역(PA2)의 (제1주변영역(PA1) 방향의) 가장자리에서 제2주변영역(PA2)의 중앙 방향(+x 방향)으로 순차적으로 배치될 수 있다.
일 실시예로, 홀수 번째 위치한 제1입력라인(IL1), 제3입력라인(IL3) 및 제5입력라인(IL5)은 서로 이웃하여 연속적으로 배치된 제1데이터라인(DL1), 제3데이터라인(DL3) 및 제5데이터라인(DL5)에 전기적으로 연결될 수 있다. 이러한 제1입력라인(IL1), 제3입력라인(IL3) 및 제5입력라인(IL5) 각각은 제1데이터라인(DL1), 제3데이터라인(DL3) 및 제5데이터라인(DL5) 중 대응하는 것과 일체(一體)로 형성될 수도 있고, 도 2 및 도 3에 도시된 것과 같이 제1입력라인(IL1), 제3입력라인(IL3) 및 제5입력라인(IL5) 각각은 제1컨택홀(CNT1)을 통해 제1데이터라인(DL1), 제3데이터라인(DL3) 및 제5데이터라인(DL5) 중 대응하는 것에 전기적으로 연결될 수 있다. 후자의 경우, 도 3에 도시된 것과 같이 제1데이터라인(DL1), 제3데이터라인(DL3) 및 제5데이터라인(DL5)은 제1입력라인(IL1), 제3입력라인(IL3) 및 제5입력라인(IL5)을 덮는 절연층 상에 위치할 수 있다. 제1데이터라인(DL1), 제3데이터라인(DL3) 및 제5데이터라인(DL5)은 제1입력라인(IL1), 제3입력라인(IL3) 및 제5입력라인(IL5)으로부터 데이터신호를 입력 받을 수 있다.
짝수 번째 위치한 제2입력라인(IL2), 제4입력라인(IL4) 및 제6입력라인(IL6)은 도 2에 도시된 것과 같이 제1데이터전달라인(DTL1), 제2데이터전달라인(DTL2) 및 제3데이터전달라인(DTL3)을 통해, 서로 이웃하여 연속적으로 배치된 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6)에 전기적으로 연결될 수 있다. 즉, 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6)은 제1데이터전달라인(DTL1), 제2데이터전달라인(DTL2) 및 제3데이터전달라인(DTL3)을 통해, 제2입력라인(IL2), 제4입력라인(IL4) 및 제6입력라인(IL6)으로부터 데이터신호를 입력 받을 수 있다.
제1데이터전달라인(DTL1) 내지 제3데이터전달라인(DTL3)은 주변영역(PA)과 인접한 디스플레이영역(DA)의 일부분을 지나도록, 즉 디스플레이영역(DA)을 경유하도록 배치될 수 있다. 제2입력라인(IL2)은 제1데이터전달라인(DTL1)을 통해 제2데이터라인(DL2)에 전기적으로 연결되고, 제4입력라인(IL4)은 제2데이터전달라인(DTL2)을 통해 제4데이터라인(DL4)에 전기적으로 연결되며, 제6입력라인(IL6)은 제3데이터전달라인(DTL3)을 통해 제6데이터라인(DL6)에 전기적으로 연결된다.
제1데이터전달라인(DTL1), 제2데이터전달라인(DTL2) 및 제3데이터전달라인(DTL3) 각각의 일단은 제2컨택홀(CNT2)을 통해 제2입력라인(IL2), 제4입력라인(IL4) 및 제6입력라인(IL6)에 전기적으로 연결되고, 제1데이터전달라인(DTL1), 제2데이터전달라인(DTL2) 및 제3데이터전달라인(DTL3) 각각의 타단은 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6)에 연결될 수 있다. 도 2 및 도 3에서는 제2컨택홀(CNT2)이 제2주변영역(PA2)에 위치한 것으로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 예컨대 제2컨택홀(CNT2)은 디스플레이영역(DA) 내에 위치할 수도 있다.
이와 같은 구조를 통해, 제2입력라인(IL2)은 데이터신호를 제2데이터라인(DL2)에 전달하고, 제4입력라인(IL4)은 데이터신호를 제4데이터라인(DL4)에 전달하며, 제6입력라인(IL6)은 데이터신호를 제6데이터라인(DL6)에 전달할 수 있다.
도 3은 도 2의 제1데이터전달라인(DTL1), 제2데이터전달라인(DTL2) 및 제3데이터전달라인(DTL3)의 예시적인 구성을 자세하게 도시하고 있다.
전술한 것과 같이, 제2입력라인(IL2), 제4입력라인(IL4) 및 제6입력라인(IL6)은 제1데이터전달라인(DTL1), 제2데이터전달라인(DTL2) 및 제3데이터전달라인(DTL3)을 통해 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6)에 전기적으로 연결될 수 있다. 이때, 제1데이터전달라인(DTL1)은 제1수직연결라인(DV1'), 제1수평연결라인(DH1) 및 제1추가 수직연결라인(DV1)을 포함할 수 있다. 제2데이터전달라인(DTL2)도 유사하게, 제2수직연결라인(DV2'), 제2수평연결라인(DH2) 및 제2추가 수직연결라인(DV2)을 포함할 수 있다. 제3데이터전달라인(DTL3)도 제3수직연결라인(DV3'), 제3수평연결라인(DH3) 및 제3추가 수직연결라인(DV3)을 포함할 수 있다.
제1수직연결라인(DV1') 내지 제3수직연결라인(DV3') 및 제1추가 수직연결라인(DV1) 내지 제3추가 수직연결라인(DV3)은 제1데이터라인(DL1) 내지 제6데이터라인(DL6)과 대략 평행하게 배치될 수 있다. 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)은 제1데이터라인(DL1) 내지 제6데이터라인(DL6)이 연장된 제2방향(y축 방향)과 교차하는 제1방향(x축 방향)으로 연장된 형상을 가질 수 있다.
제2입력라인(IL2), 제4입력라인(IL4) 및 제6입력라인(IL6) 각각은 제2컨택홀(CNT2)을 통해 제1추가 수직연결라인(DV1), 제2추가 수직연결라인(DV2) 및 제3추가 수직연결라인(DV3) 중 대응하는 것에 전기적으로 연결될 수 있다. 제1수평연결라인(DH1), 제2수평연결라인(DH2) 및 제3수평연결라인(DH3) 각각은 일단에 위치한 제1연결컨택홀(DH-CNT1)을 통해 제1추가 수직연결라인(DV1), 제2추가 수직연결라인(DV2) 및 제3추가 수직연결라인(DV3) 중 대응하는 것에 전기적으로 연결될 수 있다. 제1연결컨택홀(DH-CNT1)은 디스플레이영역(DA) 내에 위치할 수 있다. 제1수평연결라인(DH1), 제2수평연결라인(DH2) 및 제3수평연결라인(DH3) 각각은 타단에 위치한 제2연결컨택홀(DH-CNT2)을 통해 제1수직연결라인(DV1'), 제2수직연결라인(DV2') 및 제3수직연결라인(DV3') 중 대응하는 것에 전기적으로 연결될 수 있다. 제2연결컨택홀(DH-CNT2)은 디스플레이영역(DA) 내에 위치할 수 있다.
제1수직연결라인(DV1'), 제2수직연결라인(DV2') 및 제3수직연결라인(DV3') 각각은, 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6) 중 대응하는 것에 전기적으로 연결될 수 있다. 구체적으로, 제1수직연결라인(DV1'), 제2수직연결라인(DV2') 및 제3수직연결라인(DV3') 각각은, 디스플레이영역 외측의 주변영역(PA)에서, 특히 제1주변영역(PA1)에서, 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6) 중 대응하는 것에 전기적으로 연결될 수 있다. 도 3에서는 제1수직연결라인(DV1'), 제2수직연결라인(DV2') 및 제3수직연결라인(DV3') 각각은, 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6) 중 대응하는 것과 제1주변영역(PA1)에서 연결되도록 일체(一體)인 것으로 도시하고 있다.
제1데이터라인(DL1) 내지 제6데이터라인(DL6)과, 제1수직연결라인(DV1') 내지 제3수직연결라인(DV3')과, 제1추가 수직연결라인(DV1) 내지 제3추가 수직연결라인(DV3)은, 동일한 층에 위치할 수 있다. 그리고 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)은 제1데이터라인(DL1) 내지 제6데이터라인(DL6)과 상이한 층에 위치할 수 있다. 도 3에서는 제1데이터라인(DL1) 내지 제6데이터라인(DL6) 등이 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)을 덮는 절연층 상에 위치하는 것으로 도시하고 있다. 참고로 어떤 구성요소들이 동일한 층에 위치한다고 함은, 그 구성요소들이 동일 마스크 공정을 통해 동일한 물질로 동시에 형성되는 것을 의미할 수 있다. 이 경우 그 구성요소들은 동일한 물질을 포함하게 된다.
기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제1수평연결라인(DH1)은 제1데이터라인(DL1)과 교차하고, 제2수평연결라인(DH2)은 제1데이터라인(DL1) 내지 제3데이터라인(DL3)과 교차하며, 제3수평연결라인(DH3)은 제1데이터라인(DL1) 내지 제5데이터라인(DL5)들과 교차할 수 있다. 따라서 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)이 교차하는 데이터라인들과 컨택하지 않도록 하기 위해, 전술한 것과 같이 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)은 제1데이터라인(DL1) 내지 제6데이터라인(DL6) 하부에 위치할 수 있다.
한편, 도 3에 도시된 것과 같이 본 실시예에 따른 디스플레이 장치는 더미라인들을 더 포함할 수도 있다.
도 3에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는, 제1수평연결라인(DH1)으로부터 이격되어 제1수평연결라인(DH1) 및 제2데이터라인(DL2)으로부터 전기적으로 절연되며, 제1수평연결라인(DH1)의 연장축과 동일한 연장축을 갖는 제1보조 수평연결라인(ADH1)을 구비할 수 있다. 특히, 디스플레이 장치는 제1수평연결라인(DH1)의 (-x 방향) 일측에 위치하는 제1보조 수평연결라인(ADH1)과, (+x 방향) 타측에 위치하는 제1보조 수평연결라인(ADH1)을 구비할 수 있다. 마찬가지로, 디스플레이 장치는 제2수평연결라인(DH2)의 (-x 방향) 일측에 위치하는 제2보조 수평연결라인(ADH2)과 (+x 방향) 타측에 위치하는 제2보조 수평연결라인(ADH2)을 구비하고, 제3수평연결라인(DH3)의 (-x 방향) 일측에 위치하는 제3보조 수평연결라인(ADH3)과 (+x 방향) 타측에 위치하는 제3보조 수평연결라인(ADH3)을 구비할 수 있다. 제1보조 수평연결라인(ADH1), 제2보조 수평연결라인(ADH2) 및 제3보조 수평연결라인(ADH3)은 제1수평연결라인(DH1), 제2수평연결라인(DH2) 및 제3수평연결라인(DH3)으로부터 전기적으로 절연되며, 또한 데이터라인들로부터도 전기적으로 절연된다.
이를 통해, 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)이 지나는 화소들과, 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)이 지나지 않는 화소들에 있어서, 구조적인 차이를 최소화할 수 있다. 그 결과, 화소들에 동일한 전기적 신호가 인가될 시 화소들에서 구현되는 휘도의 차이가 최소화되도록 하여, 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 구현할 수 있다. 이러한 제1보조 수평연결라인(ADH1) 내지 제3보조 수평연결라인(ADH3)과 제1수평연결라인(DH1) 내지 제3수평연결라인(DH3)은 동일한 층 상에 위치할 수 있다.
유사하게, 본 실시예에 따른 디스플레이 장치는, 제1수직연결라인(DV1')으로부터 이격되어 제1수직연결라인(DV1') 및 제1수평연결라인(DH1)으로부터 전기적으로 절연되며, 제1수직연결라인(DV1')의 연장축과 동일한 연장축을 가져 제1수직연결라인(DV1')의 (+y 방향) 일측에 위치하는 제1보조 수직연결라인(ADV1')을 구비할 수 있다. 마찬가지로, 디스플레이 장치는 제2수직연결라인(DV2')의 (+y 방향) 일측에 위치하는 제2보조 수직연결라인(ADV2')과, 제3수직연결라인(DV3')의 (+y 방향) 일측에 위치하는 제3보조 수직연결라인(ADV3')을 구비할 수 있다. 제1보조 수직연결라인(ADV1') 내지 제3보조 수직연결라인(ADV3')과 제1수직연결라인(DV1') 내지 제3수직연결라인(DV3')은, 동일한 층 상에 위치할 수 있다.
또한, 본 실시예에 따른 디스플레이 장치는, 제1추가 수직연결라인(DV1)으로부터 이격되어 제1추가 수직연결라인(DV1) 및 제1수평연결라인(DH1)으로부터 전기적으로 절연되며, 제1추가 수직연결라인(DV1)의 연장축과 동일한 연장축을 가져 제1추가 수직연결라인(DV1)의 (+y 방향) 일측에 위치하는 제1보조 추가 수직연결라인(ADV1)을 구비할 수 있다. 마찬가지로, 디스플레이 장치는 제2추가 수직연결라인(DV2)의 (+y 방향) 일측에 위치하는 제2추가 보조 수직연결라인(ADV2)과, 제3추가 수직연결라인(DV3)의 (+y 방향) 일측에 위치하는 제3추가 보조 수직연결라인(ADV3)을 구비할 수 있다. 제1보조 추가 수직연결라인(ADV1) 내지 제3보조 추가 수직연결라인(ADV3)과 제1추가 수직연결라인(DV1) 내지 제3추가 수직연결라인(DV3)은, 동일한 층 상에 위치할 수 있다.
이를 통해, 제1추가 수직연결라인(DV1) 내지 제3추가 수직연결라인(DV3)이 지나는 화소들과, 제1수직연결라인(DV1') 내지 제3수직연결라인(DV3')이 지나지 않는 화소들에 있어서, 구조적인 차이를 최소화할 수 있다. 그리고 제1추가 수직연결라인(DV1) 내지 제3추가 수직연결라인(DV3)이 지나는 화소들과, 제1추가 수직연결라인(DV1) 내지 제3추가 수직연결라인(DV3)이 지나지 않는 화소들에 있어서, 구조적인 차이를 최소화할 수 있다. 그 결과, 화소들에 동일한 전기적 신호가 인가될 시 화소들에서 구현되는 휘도의 차이가 최소화되도록 하여, 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 구현할 수 있다.
한편, 도 3에 도시된 것과 같이 제4수평연결라인(DH4)이, 제3수평연결라인(DH3)의 디스플레이영역(DA)의 중앙 방향(+y 방향)에 위치할 수 있다. 제4수평연결라인(DH4)도 제3수평연결라인(DH3)과 마찬가지로 제1방향(x축 방향)으로 연장된 형상을 가질 수 있다. 제4수평연결라인(DH4)은 디스플레이영역(DA)의 (-x 방향) 일측의 제1주변영역(PA1)에서(+x 방향) 타측의 제1주변영역(PA1)까지 연장될 수 있다. 이러한 제4수평연결라인(DH4)은 데이터라인들에 전기적으로 연결되지 않을 수 있다. 디스플레이 장치는 상호 이격된 복수개의 제4수평연결라인(DH4)들을 구비할 수 있다. 이처럼 제4수평연결라인(HD4)이 존재하도록 함으로써, 제3수평연결라인(DH3) 등이 지나는 화소들과, 디스플레이영역(DA)의 중앙 등에 위치한 화소들에 있어서, 구조적인 차이를 최소화할 수 있다. 데이터라인들에 전기적으로 연결되지 않는 제4수평연결라인(DH4)들 각각의 양단은 예컨대 제2전원공급라인(16)에 전기적으로 연결될 수 있다. 이를 통해 제2전원전압(ELVSS 또는 공통전압)이 디스플레이영역(DA) 전체에 있어서 균일하게 대향전극에 전달되도록 할 수 있다.
도 4는 도 1의 디스플레이 장치가 포함하는 일 화소(P)의 등가회로도이다. 도 4에 도시된 것과 같이, 일 화소(P)는 화소회로(PC) 및 이에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다.
화소회로(PC)는 도 4에 도시된 것과 같이 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1초기화전압라인(VL1), 제2초기화전압라인(VL2) 및 구동전압라인(PL)에 연결될 수 있다. 이러한 라인들 중 적어도 어느 하나, 예컨대, 구동전압라인(PL)은 이웃하는 화소(P)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)를 포함할 수 있다.
유기발광다이오드(OLED)는 제1전극(예컨대 화소전극) 및 제2전극(예컨대 대향전극)을 포함할 수 있으며, 유기발광다이오드(OLED)의 제1전극은 발광제어 트랜지스터(T6)을 매개로 구동 트랜지스터(T1)에 연결되어 구동 전류를 제공받고, 제2전극은 제2전원전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)이고 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예컨대, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4) 및 제2초기화 트랜지스터(T7)은 NMOS이고, 나머지는 PMOS일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS이거나 모두 PMOS일 수 있다. 복수의 박막트랜지스터들(T1 내지 T7)는 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 필요에 따라, NMOS인 박막트랜지스터는 산화물반도체를 포함할 수 있다. 이하에서는 편의상 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물반도체를 포함하는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)인 경우에 대해 설명한다.
신호선은 제1스캔신호(Sn)를 전달하는 제1스캔라인(SL1), 제2스캔신호(Sn')를 전달하는 제2스캔라인(SL2), 제1초기화 트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SLp), 제2초기화 트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔라인(SLn), 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 그리고 제1스캔라인(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다.
구동전압라인(PL)은 구동 트랜지스터(T1)에 구동전압(ELVDD)을 전달하고, 제1초기화전압라인(VL1)은 구동 트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 전달하며, 제2초기화전압라인(VL2)은 유기발광다이오드(OLED)의 제1전극을 초기화하는 제2초기화전압(Vint2)을 전달할 수 있다.
구동 트랜지스터(T1)의 구동 게이트전극은 제2노드(N2)를 통해 스토리지 커패시터(Cst)와 연결되어 있고, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 어느 하나는 제1노드(N1)를 통해 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 다른 하나는 제3노드(N3)를 통해 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1전극(화소전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급할 수 있다. 즉, 구동 트랜지스터(T1)는 데이터신호(Dm)에 의해 달라지는 제2노드(N2)에 인가된 전압에 대응하여, 구동전압라인(PL)과 전기적으로 접속된 제1노드(N1)로부터 유기발광 다이오드(OLED)로 흐르는 전류량을 제어할 수 있다.
스위칭 트랜지스터(T2)의 스위칭 게이트전극은 제1스캔신호(Sn)를 전달하는 제1스캔라인(SL1)에 연결되어 있고, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 어느 하나는 데이터라인(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1)에 연결되면서 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1스캔라인(SL1)에 인가된 전압에 대응하여, 데이터라인(DL)으로부터의 데이터신호(Dm)를 제1노드(N1)로 전달할 수 있다. 즉, 스위칭 트랜지스터(T2)는 제1스캔라인(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 제1노드(N1)를 통해 구동 트랜지스터(T1)로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 보상 게이트전극은 제2스캔라인(SL2)에 연결되어 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 어느 하나는 제3노드(N3)를 통해 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1전극에 연결될 수 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 다른 하나는 제2노드(N2)를 통해 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1) 및 구동 트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 이러한 보상 트랜지스터(T3)는 제2스캔라인(SL2)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1초기화 트랜지스터(T4)의 제1초기화 게이트전극은 이전 스캔라인(SLp)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 어느 하나는 제1초기화전압라인(VL1)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 다른 하나는 제2노드(N2)를 통해 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1)과 구동 트랜지스터(T1)의 구동 게이트전극 등에 연결될 수 있다. 제1초기화 트랜지스터(T4)는 이전스캔라인(SLp)에 인가된 전압에 대응하여, 제1초기화전압라인(VL1)으로부터의 제1초기화전압(Vint1)을 제2노드(N2)에 인가할 수 있다. 즉, 제1초기화 트랜지스터(T4)는 이전 스캔라인(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 제1초기화전압(Vint1)을 구동 트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 트랜지스터(T5)의 동작제어 게이트전극은 발광제어라인(EL)에 연결되어 있으며, 동작제어 트랜지스터(T5)의 소스영역과 드레인영역 중 어느 하나는 구동전압라인(PL)과 연결되어 있고 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1) 및 스위칭 트랜지스터(T2)에 연결될 수 있다.
발광제어 트랜지스터(T6)의 발광제어 게이트전극은 발광제어라인(EL)에 연결되어 있고, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 어느 하나는 제3노드(N3)를 통해 구동 트랜지스터(T1) 및 보상 트랜지스터(T3)에 연결되어 있으며, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 다른 하나는 유기발광다이오드(OLED)의 제1전극(화소전극)에 전기적으로 연결될 수 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류가 흐르도록 한다.
제2초기화 트랜지스터(T7)의 제2초기화 게이트전극은 이후 스캔라인(SLn)에 연결되어 있고, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 어느 하나는 유기발광다이오드(OLED)의 제1전극(화소전극)에 연결되어 있으며, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 다른 하나는 제2초기화전압라인(VL2)에 연결되어, 제2초기화전압(Vint2)을 제공받을 수 있다. 제2초기화 트랜지스터(T7)는 이후 스캔라인(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 제1전극(화소전극)을 초기화시킨다. 이후 스캔라인(SLn)은 제1스캔라인(SL1)과 동일할 수 있다. 이 경우 해당 스캔라인은 동일한 전기적 신호를 시간차를 두고 전달하여, 제1스캔라인(SL1)으로 기능하기도 하고 다음 스캔라인(SLn)으로 기능할 수도 있다. 즉, 이후 스캔라인(SLn)은 도 4에 도시된 화소(P)에 인접한 화소로서 데이터라인(DL)에 전기적으로 연결된 화소의 제1스캔라인일 수 있다.
제2초기화 트랜지스터(T7)는 도 4에 도시된 바와 같이 제1스캔라인(SL1)에 연결될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니며, 제2초기화 트랜지스터(T7)는 발광제어라인(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수도 있다.
스토리지 커패시터(Cst)는 제1커패시터 전극(CE1)과 제2커패시터 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1)은 제2노드(N2)를 통해 구동 트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2커패시터 전극(CE2)은 구동전압라인(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
일 실시예에 따른 각 화소(P)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔라인(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압라인(VL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 구동 트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔라인(SL1) 및 제2스캔라인(SL2)을 통해 제1스캔신호(Sn) 및 제2스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제2스캔신호(Sn')에 대응하여 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)가 턴-온된다. 이 때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터라인(DL)으로부터 공급된 데이터신호(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다. 스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어라인(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온된다. 구동 트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류가 발생하고, 발광제어 트랜지스터(T6)를 통해 구동 전류가 유기발광다이오드(OLED)에 공급된다.
전술한 것과 같이 복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 산화물반도체를 포함할 수 있다. 예컨대 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물반도체를 포함할 수 있다.
폴리실리콘의 경우 높은 신뢰성을 갖기에, 정확하게 의도된 전류가 흐르도록 제어할 수 있다. 따라서 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 폴리실리콘으로 구성된 반도체층을 포함하도록 하여, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편 산화물반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물반도체의 경우 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 따라서 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물반도체를 포함하도록 하여, 누설전류의 발생을 방지하는 동시에 소비전력이 줄어든 디스플레이 장치를 구현할 수 있다.
한편, 이러한 산화물반도체는 광에 민감하여, 외부로부터의 광에 의해 전류량 등에 변동이 발생할 수 있다. 따라서 산화물반도체 하부에 금속층을 위치시켜 외부로부터의 광을 흡수 또는 반사시킬 수 있다. 이에 따라 도 4에 도시된 것과 같이, 산화물반도체를 포함하는 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4) 각각은 산화물반도체층 상부와 하부 각각에 게이트전극이 위치할 수 있다. 즉, 기판(100)의 상면에 수직인 방향(z축 방향)에서 바라볼 시, 산화물반도체 하부에 위치하는 금속층은 산화물반도체와 중첩할 수 있다.
도 5는 도 1의 디스플레이 장치가 포함하는 화소들에서 트랜지스터들 및 커패시터들 등의 위치를 개략적으로 도시하는 배치도이고, 도 6 내지 도 13는 도 5에 도시된 디스플레이 장치의 트랜지스터들 및 커패시터들 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이며, 도 14는 도 5에 도시된 디스플레이 장치의 I-I', II-II' 및 III-III' 선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
이 도면들에 도시된 것과 같이, 디스플레이 장치는 서로 인접하는 제1화소(P1) 및 제2화소(P2)를 포함할 수 있다. 제1화소(P1)와 제2화소(P2)는 도 5 등에 도시된 것과 같이 가상의 선을 기준으로 대칭일 수 있다. 물론 이와 달리 제1화소(P1)와 제2화소(P2)는 대칭구조가 아닌 동일한 구조를 가질 수도 있다. 제1화소(P1)는 제1화소회로(PC1)를 포함하고, 제2화소(P2)는 제2화소회로(PC2)를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 일부 도전 패턴들에 대해서는 제1화소회로(PC1)를 기준으로 설명하나, 이 도전 패턴들은 제2화소회로(PC2)에도 대칭적으로 배치될 수 있다.
참고로, 도 5 내지 도 13에 도시된 것과 같은 구조는 제1방향(x축 방향)을 따라 반복될 수 있고, 또한 제2방향(y축 방향)을 따라서도 반복될 수 있다.
기판(100) 상에는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하는 버퍼층(111, 도 14 참조)이 위치할 수 있다. 버퍼층(111)은 기판(100)으로부터 금속 원자들이나 불순물 등이 그 상부에 위치한 제1반도체층(1100)으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(111)은 제1반도체층(1100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1반도체층(1100)이 균일하게 결정화되도록 할 수 있다.
도 6에 도시된 것과 같은 제1반도체층(1100)은 버퍼층(111) 상에 배치될 수 있다. 제1반도체층(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제1반도체층(1100)은 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 구체적으로, 제1반도체층(1100)은 저온에서 결정화된 폴리실리콘을 포함할 수 있다. 필요에 따라, 제1반도체층(1100)의 적어도 일부에는 이온이 주입될 수 있다.
구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)는 전술한 것과 같이 PMOS일 수 있는 바, 이 경우 이 박막트랜지스터들은 도 8에 도시된 것과 같은 제1반도체층(1100)을 따라 위치하게 된다.
제1게이트 절연층(113)(도 14 참조)은 제1반도체층(1100)을 덮으며, 기판(100) 상에 배치될 수 있다. 제1게이트 절연층(113)은 절연 물질을 포함할 수 있다. 예를 들어, 제1게이트 절연층(113)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 7에 도시된 것과 같은 제1게이트층(1200)은 제1게이트 절연층(113) 상에 위치할 수 있다. 도 7에서는 편의상 제1게이트층(1200)을 제1반도체층(1100)과 함께 도시하였다. 제1게이트층(1200)은 제1게이트라인(1210), 제1게이트전극(1220) 및 제2게이트라인(1230)을 포함할 수 있다.
제1게이트라인(1210)은 제1방향(x축 방향)으로 연장될 수 있다. 제1게이트라인(1210)은 도 4의 제1스캔라인(SL1) 또는 이후 스캔라인(SLn)일 수 있다. 즉, 도 7에 도시된 것과 같은 제1화소(P1)에 대해서는 제1게이트라인(1210)은 도 4의 제1스캔라인(SL1)에 대응하고, (+y 방향으로) 제1화소(P1)에 인접한 화소에 대해서는 제1게이트라인(1210)은 도 4의 이후 스캔라인(SLn)에 대응할 수 있다. 이에 따라, 제1스캔신호(Sn)와 이후 스캔신호(Sn+1)는 제1게이트라인(1210)을 통해 화소들에 인가될 수 있다. 제1게이트라인(1210)의 제1반도체층(1100)과 중첩하는 부분들은, 스위칭 트랜지스터(T2)의 스위칭 게이트전극과 제2초기화 트랜지스터(T7)의 제2초기화 게이트전극일 수 있다.
제1게이트전극(1220)은 고립된(isolated) 형상을 가질 수 있다. 제1게이트전극(1220)은 구동 트랜지스터(T1)의 구동 게이트전극이다. 참고로 제1반도체층(1100)의 제1게이트전극(1220)과 중첩되는 부분과 그 근방의 부분은, 구동 반도체층이라 할 수 있다.
제2게이트라인(1230)은 제1방향(x축 방향)으로 연장될 수 있다. 제2게이트라인(1230)은 도 4의 발광제어라인(EL)에 대응할 수 있다. 제2게이트라인(1230)의 제1반도체층(1100)과 중첩하는 부분들은 동작제어 트랜지스터(T5)의 동작제어 게이트전극과 발광제어 트랜지스터(T6)의 발광제어 게이트전극일 수 있다. 발광 제어 신호(En)는 제2게이트라인(1230)을 통해 화소들에 인가될 수 있다.
제1게이트층(1200)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1게이트층(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1게이트층(1200)은 다층구조를 가질 수 있는데, 예컨대 제1게이트층(1200)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제2게이트 절연층(115, 도 14 참조)은 제1게이트층(1200)을 덮으며, 제1게이트 절연층(113) 상에 위치할 수 있다. 제2게이트 절연층(115)은 제1게이트 절연층(113)과 동일/유사한 절연물질을 포함할 수 있다.
도 8에 도시된 것과 같은 제2게이트층(1300)은 제2게이트 절연층(115) 상에 위치할 수 있다. 제2게이트층(1300)은 제3게이트라인(1310), 제4게이트라인(1320), 커패시터 상부전극(1330) 및 제1초기화전압라인(1340)(즉, 도 4의 제1초기화전압라인(VL1))을 포함할 수 있다.
제3게이트라인(1310)은 제1방향(x축 방향)으로 연장될 수 있다. 제3게이트라인(1310)은 도 4의 이전 스캔라인(SLp)에 대응할 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제3게이트라인(1310)은 제1게이트라인(1210)으로부터 이격될 수 있다. 이전 스캔신호(Sn-1)는 제3게이트라인(1310)을 통해 화소들에 인가될 수 있다. 제3게이트라인(1310)의 후술하는 제2반도체층(1400)과 중첩하는 부분은, 제1초기화 트랜지스터(T4)의 제1초기화 하부 게이트전극일 수 있다. 즉, 제3게이트라인(1310)은 초기화게이트라인이라 할 수 있다.
제4게이트라인(1320)도 제1방향(x축 방향)으로 연장될 수 있다. 제4게이트라인(1320)은 도 4의 제2스캔라인(SL2)에 대응할 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제4게이트라인(1320)은 제1게이트라인(1210) 및 제3게이트라인(1310)으로부터 이격될 수 있다. 제2스캔신호(Sn')는 제4게이트라인(1320)을 통해 화소들에 인가될 수 있다. 제4게이트라인(1320)의 후술하는 제2반도체층(1400)과 중첩하는 부분은, 보상 트랜지스터(T3)의 보상 하부 게이트전극일 수 있다.
제3게이트라인(1310)과 제4게이트라인(1320)은 도 9를 참조하여 후술하는 제2반도체층(1400) 하부에 위치하여, 게이트전극들의 역할을 하는 것 외에, 제2반도체층(1400)의 제3게이트라인(1310) 및 제4게이트라인(1320)과 중첩하는 부분들을 보호하는 하부보호메탈 역할을 할 수 있다.
커패시터 상부전극(1330)은 제1게이트전극(1220)과 중첩하며, 제1방향(x축 방향)으로 연장될 수 있다. 이러한 커패시터 상부전극(1330)은 도 4의 제2커패시터 전극(CE2)에 대응하여, 제1게이트전극(1220)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다. 구동 전압(ELVDD)은 커패시터 상부전극(1330)으로 인가될 수 있다. 또한, 커패시터 상부전극(1330)에는 커패시터 상부전극(1330)을 관통하는 홀이 형성될 수 있으며, 제1게이트전극(1220)의 적어도 일부분은 이 홀과 중첩할 수 있다.
도 4의 제1초기화전압라인(VL1)에 대응하는 제1초기화전압라인(1340)은 제1방향(x축 방향)으로 연장될 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제1초기화전압라인(1340)은 제3게이트라인(1310)으로부터 이격될 수 있다. 제1초기화전압(Vint1)은 제1초기화전압라인(1340)을 통해 화소들에 인가될 수 있다. 제1초기화전압라인(1340)은 후술할 제2반도체층(1400)과 적어도 일부 중첩되며, 제1초기화전압(Vint1)을 제2반도체층(1400)으로 전달할 수 있다. 제1초기화전압라인(1340)은 도 13을 참조하여 후술할 컨택홀들(1680CNT1, 1680CNT2 및 1680CNT3)을 통해 제2반도체층(1400)에 전기적으로 연결될 수 있다.
제2게이트층(1300)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2게이트층(1300)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2게이트층(1300)은 다층구조를 가질 수 있는데, 예컨대 제2게이트층(1300)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제1층간절연층(117, 도 14 참조)은 제2게이트층(1300)을 덮으며, 제2게이트 절연층(115) 상에 위치할 수 있다. 제1층간절연층(117)은 절연물질을 포함할 수 있다. 예컨대, 제1층간절연층(117)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 9에 도시된 것과 같은 제2반도체층(1400)은 제1층간절연층(117) 상에 위치할 수 있다. 전술한 것과 같이 제2반도체층(1400)은 산화물반도체를 포함할 수 있다. 제2반도체층(1400)은 제1반도체층(1100)과 다른 층에 배치되고, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 제1반도체층(1100)과 중첩하지 않을 수 있다. 이러한 제2반도체층(1400)은 정전압이 인가되는 실드층(1410)을 포함할 수 있다. 실드층(1410)에 인가되는 정전압과 실드층(1410)의 기능에 대해서는 후술한다.
전술한 것과 같이 제2반도체층(1400)은 초기화게이트라인인 제3게이트라인(1310)과 중첩하는바, 제2반도체층(1400)이, 초기화게이트라인인 제3게이트라인(1310)과 중첩하는 산화물반도체층을 포함하는 것으로 이해할 수 있다. 그러한 산화물반도체층은 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)를 구성할 수 있다. 제2반도체층(1400)이 포함하는 실드층(1410)은 이러한 산화물반도체층과 동일한 물질을 포함할 수 있다.
제2반도체층(1400)은 도 9에 도시된 것과 같이 전체적으로 제1방향(x축 방향)으로 연장되어, 제1방향(x축 방향)을 따라 위치하는 복수개의 화소들에 있어서 일체일 수 있다. 이에 따라 실드층(1410)은 이러한 일체인 제2반도체층(1400)의 일부일 수 있다. 즉, 실드층(1410)은 제2반도체층(1400)이 포함하며 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)를 구성하는 산화물반도체층과 일체일 수 있다. 그리고 실드층(1410)은 제1방향(x축 방향)으로 연장된 형상을 가질 수 있다. 이에 따라, 실드층(1410)은 제1방향(x축 방향)을 따라 배열된 화소들에 있어서 일체일 수 있다. 물론 제2반도체층(1400)은 화소들 각각에 있어서 제2방향(y축 방향)으로 연장된 부분도 가질 수 있다.
제3게이트 절연층(118, 도 14 참조)은 제2반도체층(1400)을 덮으며, 제1층간절연층(117) 상에 배치될 수 있다. 제3게이트 절연층은 절연 물질을 포함할 수 있다. 물론 도 14에 도시된 것과 같이, 제3게이트 절연층(118)은 제2반도체층(1400)의 일부분 상에만 위치하고, 제1층간절연층(117) 상에는 위치하지 않을 수도 있다. 후자의 경우, 도 14에 도시된 것과 같이 제3게이트 절연층(118)은 도 10를 참조하여 후술할 제3게이트층(1500)과 동일한 패턴을 가질 수 있다. 즉, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제3게이트 절연층(118)은 제3게이트층(1500)과 완벽하게 또는 거의 완벽하게 중첩할 수 있다. 이는 제3게이트 절연층(118)과 제3게이트층(1500)을 동시에 패터닝하기 때문이다. 따라서, 제2반도체층(1400)은 제3게이트층(1500)과 중첩하는 채널영역들을 제외하고, 소스영역들 및 드레인영역들이 제3게이트 절연층(118)으로 덮이지 않을 수 있다. 이러한 소스영역들 및 드레인영역들은 도 14와 같이 후술하는 제2층간절연층(119)과 직접 접촉할 수 있다. 제3게이트 절연층(118)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 10에 도시된 것과 같은 제3게이트층(1500)은 제3게이트 절연층(118) 상에 위치할 수 있다. 제3게이트층(1500)은 제5게이트라인(1520), 제6게이트라인(1530) 및 제1전달라인(1540)을 포함할 수 있다.
제5게이트라인(1520)은 제1방향(x축 방향)으로 연장될 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제5게이트라인(1520)은 제3게이트라인(1310)과 중첩할 수 있다. 전술한 것과 같이 제2반도체층(1400)은 화소들 각각에 있어서 제2방향(y축 방향)으로 연장된 부분도 갖기에, 제3게이트라인(1310)과 제5게이트라인(1520)은 제2반도체층(1400)의 제2방향(y축 방향)으로 연장된 부분과 중첩할 수 있다.
제5게이트라인(1520)의 제2반도체층(1400)과 중첩하는 부분은, 제1초기화 트랜지스터(T4)의 제1초기화 상부 게이트전극일 수 있다. 제2반도체층(1400)의 제5게이트라인(1520)과 중첩되는 부분과 그 근방의 부분은, 제1초기화 반도체층이라 할 수 있다. 제5게이트라인(1520)은 제3게이트라인(1310)과 전기적으로 연결될 수 있다. 예컨대, 제5게이트라인(1520)은 제5게이트라인(1520)과 제3게이트라인(1310) 사이의 절연층에 형성된 컨택홀(1520CNT)을 통해 제3게이트라인(1310)에 전기적으로 연결될 수 있다.
도 10에서는 제5게이트라인(1520)이 제1방향(x축 방향)으로 연장되되 고립된 형상(isolated 형상)을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 제5게이트라인(1520)은 디스플레이영역(DA)을 가로지르도록 제1방향(x축 방향)으로 연장되어, 복수개의 화소들에 있어서 일체일 수 있다.
제6게이트라인(1530)은 제1방향(x축 방향)으로 연장될 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제6게이트라인(1530)은 제4게이트라인(1320)과 중첩할 수 있다. 전술한 것과 같이 제2반도체층(1400)은 화소들 각각에 있어서 제2방향(y축 방향)으로 연장된 부분도 갖기에, 제4게이트라인(1320)과 제6게이트라인(1530)은 제2반도체층(1400)의 제2방향(y축 방향)으로 연장된 부분과 중첩할 수 있다.
제6게이트라인(1530)의 제2반도체층(1400)과 중첩하는 부분은, 보상 트랜지스터(T3)의 보상 상부 게이트전극일 수 있다. 제6게이트라인(1530)은 제4게이트라인(1320)과 전기적으로 연결될 수 있다. 예컨대, 제6게이트라인(1530)은 제6게이트라인(1530)과 제4게이트라인(1320) 사이의 절연층에 형성된 컨택홀(1530CNT)을 통해 제4게이트라인(1320)에 전기적으로 연결될 수 있다.
도 10에서는 제6게이트라인(1530)이 제1방향(x축 방향)으로 연장되되 고립된 형상(isolated 형상)을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 제6게이트라인(1530)은 디스플레이영역(DA)을 가로지르도록 제1방향(x축 방향)으로 연장되어, 복수개의 화소들에 있어서 일체일 수 있다.
제1전달라인(1540)은 커패시터 상부전극(1330)의 개구(1330-OP)를 통과하는 컨택홀(1540CNT)을 통해, 구동 게이트전극인 제1게이트전극(1220)에 전기적으로 연결될 수 있다. 제1전달라인(1540)은 제1초기화 트랜지스터(T4)를 통해 전달된 제1초기화전압(Vint1)을 제1게이트전극(1220)으로 전달할 수 있다.
제3게이트층(1500)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제3게이트층(1500)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제3게이트층(1500)은 다층구조를 가질 수 있는데, 예컨대 제3게이트층(1500)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제2층간절연층(119, 도 14 참조)은 도 10의 제3게이트층(1500)의 적어도 일부를 덮을 수 있다. 제2층간절연층(119)은 절연 물질을 포함할 수 있다. 예컨대, 제2층간절연층(119)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 11에 도시된 것과 같은 제1연결전극층(1600)은 제2층간절연층(119) 상에 위치할 수 있다. 제1연결전극층(1600)은 제2전달라인(1620), 제2초기화전압라인(1630), 제3전달라인(1640), 제4전달라인(1650), 제5전달라인(1670) 및 제6전달라인(1680)을 포함할 수 있다.
제2전달라인(1620)은 컨택홀(1620CNT)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 도 13을 참조하여 후술하는 데이터라인(1810)으로부터의 데이터신호(Dm)는 제2전달라인(1620)을 통해 제1반도체층(1100)으로 전달되어 스위칭 트랜지스터(T2)에 인가될 수 있다.
제2초기화전압라인(1630)은 제1방향(x축 방향)으로 연장될 수 있다. 도 4의 제2초기화전압라인(VL2)에 대응하는 제2초기화전압라인(1630)은 제2초기화전압(Vint2)을 화소들에 인가할 수 있다. 이러한 제2초기화전압라인(1630)은 컨택홀(1630CNT1)을 통해 제1반도체층(1100)에 전기적으로 연결되어, 제2초기화전압(Vint2)는 제1반도체층(1100)으로 전달되어 제2초기화 트랜지스터(T7)에 인가될 수 있다.
제3전달라인(1640)은 일측 및 타측에 형성된 컨택홀(1640CNT1, 1640CNT2)들을 통해 제2반도체층(1400)과 제1전달라인(1540)을 전기적으로 연결할 수 있다. 제1전달라인(1540)은 구동 게이트전극인 제1게이트전극(1220)에 전기적으로 연결되므로, 제3전달라인(1640)은 결과적으로 제2반도체층(1400)의 일부인 제1초기화 반도체층을 구동 게이트전극에 전기적으로 연결할 수 있다. 제1초기화전압(Vint1)은 제2반도체층(1400), 제3전달라인(1640) 및 제1전달라인(1540)을 통해 구동 게이트전극인 제1게이트전극(1220)으로 전달될 수 있다.
제4전달라인(1650)은 일측 및 타측에 형성된 컨택홀들(1650CNT1, 1650CNT2)을 통해 제2반도체층(1400)과 제1반도체층(1100)을 전기적으로 연결할 수 있다. 즉, 제4전달라인(1650)은 보상 트랜지스터(T3)와 구동 트랜지스터(T1)를 전기적으로 연결시킬 수 있다.
제5전달라인(1670)은 컨택홀(1670CNT)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 제5전달라인(1670)은 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달할 수 있다.
제6전달라인(1680)은 컨택홀들(1680CNT2 및 1680CNT3)을 통해 제2반도체층(1400)에 전기적으로 연결될 수 있다. 그리고 제6전달라인(1680)은 컨택홀(1680CNT1)를 통해 도 8의 제1초기화전압라인(1340)에 전기적으로 연결될 수 있다. 이를 통해, 제6전달라인(1680)은 제1초기화전압라인(1340)으로부터의 제1초기화전압(Vint1)을 제1초기화 트랜지스터(T4)로 전달할 수 있다. 이러한 의미에서 제6전달라인(1680)은 연결전극이라 할 수 있다.
전술한 것과 같이 실드층(1410)은 제2반도체층(1400)이 포함하는 산화물반도체층과 일체이기에, 실드층(1410)에는 제6전달라인(1680)을 통해 제1초기화전압라인(1340)에 전기적으로 연결된다. 따라서 실드층(1410)에는 정전압인 제1초기화전압이 인가될 수 있다. 이러한 의미에서 제6전달라인(1680)은 실드층(1410)과 제1초기화전압라인(1340)을 전기적으로 연결하는 연결전극이라 할 수 있다.
제1연결전극층(1600)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1연결전극층(1600)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1연결전극층(1600)은 다층구조를 가질 수 있는데, 예컨대 제1연결전극층(1600)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
제1평탄화 절연층(121, 도 14 참조)은 제1연결전극층(1600)을 덮으며, 제2층간절연층(119) 상에 위치할 수 있다. 제1평탄화 절연층(121)은 유기 절연 물질을 포함할 수 있다. 예컨대, 제1평탄화 절연층(121)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
도 12에 도시된 것과 같은 제2연결전극층(1700)은 제1평탄화 절연층(121) 상에 위치할 수 있다. 제2연결전극층(1700)은 수평연결라인(1710), 제7전달라인(1720), 제8전달라인(1760) 및 제9전달라인(1770)을 포함할 수 있다.
수평연결라인(1710)은 제1방향(x축 방향)으로 연장될 수 있다. 수평연결라인(1710)은 화소의 위치에 따라, 도 3을 참조하여 전술한 제1수평연결라인(DH1) 내지 제4수평연결라인(DH4) 및 제1보조 수평연결라인(ADH1) 내지 제3보조 수평연결라인(ADH3) 중 어느 하나일 수 있다. 즉, 제2연결전극층(1700)은 수평연결라인 및/또는 보조 수평연결라인을 포함할 수 있다. 이에 대해서는 도 13의 수직연결라인(1820)과 함께 후술한다.
제7전달라인(1720)은 컨택홀(1720CNT)을 통해 전술한 제2전달라인(1620)에 전기적으로 연결될 수 있다. 도 13을 참조하여 후술하는 데이터라인(1810)으로부터의 데이터신호(Dm)는 제7전달라인(1720)과 제2전달라인(1620)을 통해 제1반도체층(1100)으로 전달되어 스위칭 트랜지스터(T2)에 인가될 수 있다.
제8전달라인(1760)은 제1방향(x축 방향)으로 연장될 수 있다. 도 13을 참조하여 후술하는 구동전압라인(1830)으로부터의 구동 전압(ELVDD)은 제8전달라인(1760)으로 전달되며, 컨택홀(1760CNT1)를 통해 제1반도체층(1100)에 전기적으로 연결된 제8전달라인(1260)은 구동 전압(ELVDD)을 제1반도체층(1100)으로, 구체적으로는 동작제어 트랜지스터(T5)로 전달할 수 있다. 또한, 컨택홀(1760CNT)을 통해 커패시터 상부전극(1330)(즉, 도 4의 제2커패시터 전극(CE2))에 전기적으로 연결된 제8전달라인(1260)은 구동 전압(ELVDD)을 커패시터 상부전극(1330)으로 전달할 수 있다.
제9전달라인(1770)은 컨택홀(1770CNT)을 통해 제5전달라인(1670)에 전기적으로 연결될 수 있다. 제9전달라인(1770)은 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)을 제5전달라인(1670)으로부터 전달받아 유기발광다이오드(OLED)로 전달할 수 있다.
제2연결전극층(1700)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2연결전극층(1700)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2연결전극층(1700)은 다층구조를 가질 수 있는데, 예컨대 제2연결전극층(1700)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
제2평탄화 절연층(123, 도 14 참조)은 제2연결전극층(1700)을 덮으며, 제1평탄화 절연층(121) 상에 위치할 수 있다. 제2평탄화 절연층(123)은 유기 절연 물질을 포함할 수 있다. 예컨대, 제2평탄화 절연층(123)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
도 13에 도시된 것과 같은 제3연결전극층(1800)은 제2평탄화 절연층(123) 상에 위치할 수 있다. 제3연결전극층(1800)은 데이터라인(1810), 수직연결라인(1820), 구동전압라인(1830) 및 제10전달라인(1840)을 포함할 수 있다.
데이터라인(1810)은 제2방향(y축 방향)으로 연장될 수 있다. 데이터라인(1810)은 도 4의 데이터라인(DL)에 대응할 수 있다. 데이터라인(1810)은 컨택홀(1810CNT)을 통해 제7전달라인(1720)에 전기적으로 연결되어, 데이터라인(1810)으로부터의 데이터신호(Dm)는 제7전달라인(1720)과 제2전달라인(1620)을 통해 제1반도체층(1100)으로 전달되어 스위칭 트랜지스터(T2)에 인가될 수 있다. 데이터라인(1810)은 도 3을 참조하여 전술한 제1데이터라인(DL1) 내지 제6데이터라인(DL6) 중 어느 하나일 수 있다.
수직연결라인(1820)은 대략 제2방향(y축 방향)으로 연장될 수 있다. 수직연결라인(1820)은 화소의 위치에 따라, 도 3을 참조하여 전술한 제1수직연결라인(DV1') 내지 제3수직연결라인(DV3'), 제1추가 수직연결라인(DV1) 내지 제3추가 수직연결라인(DV3), 제1보조 수직연결라인(ADV1') 내지 제3보조 수직연결라인(ADV3'), 그리고 제1보조 추가 수직연결라인(ADV1) 내지 제3추가 보조 수직연결라인(ADV3) 중 어느 하나일 수 있다. 즉, 제3연결전극층(1800)은 수직연결라인, 추가 수직연결라인, 보조 수직연결라인 및/또는 추가 보조 수직연결라인을 포함할 수 있다.
예컨대, 도 13의 데이터라인(1810)은 도 3의 제6데이터라인(DL6)이고, 도 13의 수직연결라인(1820)은 도 3의 제3수직연결라인(DV3')이며, 도 14의 수평연결라인(1710)은 도 3의 제2보조 수평연결라인(ADH2)일 수 있다. 이 경우, 도 5 내지 도 13은 도 3에서 제6데이터라인(DL6)과 제3수직연결라인(DV3')이 제2보조 수평연결라인(ADH2)과 교차하는 부분에 위치하는 화소들을 나타내는 평면도들일 수 있다. 또는, 도 13의 데이터라인(1810)은 도 3의 제5데이터라인(DL5)이고, 도 13의 수직연결라인(1820)은 도 3의 제3추가 수직연결라인(DV3)이며, 도 12의 수평연결라인(1710)은 도 3의 제1보조 수평연결라인(ADH1)일 수 있다. 이 경우, 도 5 내지 도 13은 도 3에서 제5데이터라인(DL5)과 제3추가 수직연결라인(DV3)이 제1보조 수평연결라인(ADH1)과 교차하는 부분에 위치하는 화소들을 나타내는 평면도들일 수 있다.
또는, 도 13의 데이터라인(1810)은 도 3의 제5데이터라인(DL5)이고, 도 13의 수직연결라인(1820)은 도 3의 제3추가 수직연결라인(DV3)이며, 도 12의 수평연결라인(1710)은 도 3의 제3수평연결라인(DH3)일 수 있다. 이 경우라면, 수직연결라인(1820)과 수평연결라인(1710) 사이의 절연층에 형성된 컨택홀(도 13에서는 미도시)을 통해 수직연결라인(1820)과 수평연결라인(1710)은 디스플레이영역(DA, 도 3 참조) 내에서 전기적으로 연결될 수 있다. 수직연결라인(1820)과 수평연결라인(1710) 사이의 절연층에 형성된 컨택홀은 도 3을 참조하여 전술한 제1연결컨택홀(DH-CNT1)일 수 있다. 이 경우, 도 5 내지 도 13은 도 3에서 제5데이터라인(DL5)과 제3추가 수직연결라인(DV3)이 제3수평연결라인(DH3)과 교차하는 부분에 위치하는 화소들을 나타내는 평면도들일 수 있다.
또는, 도 13의 데이터라인(1810)은 도 3의 제4데이터라인(DL4)이고, 도 13의 수직연결라인(1820)은 도 3의 제2보조 수직연결라인(ADV2')이며, 도 12의 수평연결라인(1710)은 도 3의 제3수평연결라인(DH3)일 수 있다. 이 경우, 도 5 내지 도 13은 도 3에서 제4데이터라인(DL4)과 제2보조 수직연결라인(ADV2')이 제3수평연결라인(DH3)과 교차하는 부분에 위치하는 화소들을 나타내는 평면도들일 수 있다. 또는, 도 13의 데이터라인(1810)은 도 3의 제3데이터라인(DL3)이고, 도 13의 수직연결라인(1820)은 도 3의 제2추가 보조 수직연결라인(ADV2)이며, 도 12의 수평연결라인(1710)은 도 3의 제3수평연결라인(DH3)일 수 있다. 이 경우, 도 5 내지 도 13은 도 3에서 제3데이터라인(DL3)과 제2추가 보조 수직연결라인(ADV2)이 제3수평연결라인(DH3)과 교차하는 부분에 위치하는 화소들을 나타내는 평면도들일 수 있다.
물론, 화소의 위치에 따라, 도 13의 데이터라인(1810)은 도 3의 제6데이터라인(DL6)이고, 도 13의 수직연결라인(1820)은 도 3의 제3수직연결라인(DV3')이며, 도 12의 수평연결라인(1710)은 도 3의 제3수평연결라인(DH3)일 수 있다. 이 경우라면, 수직연결라인(1820)과 수평연결라인(1710) 사이의 절연층에 형성된 컨택홀(도 13에서는 미도시)을 통해 수직연결라인(1820)과 수평연결라인(1710)은 디스플레이영역(DA, 도 3 참조) 내에서 전기적으로 연결될 수 있다. 수직연결라인(1820)과 수평연결라인(1710) 사이의 절연층에 형성된 컨택홀은 도 3을 참조하여 전술한 제2연결컨택홀(DH-CNT2)일 수 있다. 물론 수직연결라인(1820)은 도 3을 참조하여 전술한 것과 같이 데이터라인(1810)과 일체인 방식으로 디스플레이영역(DA) 외측의 주변영역(PA)에서 데이터라인(1810)과 전기적으로 연결될 수 있다. 이 경우, 도 5 내지 도 13은 도 3에서 제6데이터라인(DL6)과 제3수직연결라인(DV3')이 제3수평연결라인(DH3)과 교차하는 부분에 위치하는 화소들을 나타내는 평면도들일 수 있다.
도 3을 참조하여 전술한 제1입력라인(IL1) 내지 제6입력라인(IL6)은, 수직연결라인(1820)보다 하부에 위치할 수 있다. 즉, 제1입력라인(IL1) 내지 제6입력라인(IL6)은 제1게이트층(1200)에 위치하거나, 제2게이트층(1300)에 위치하거나, 제3게이트층(1500)에 위치하거나, 제1연결전극층(1600)에 위치하거나, 제2연결전극층(1700)에 위치할 수 있다. 또는, 제1입력라인(IL1) 내지 제6입력라인(IL6)은 제1게이트층(1200)에 위치한 도전층, 제2게이트층(1300)에 위치한 도전층, 제3게이트층(1500)에 위치한 도전층, 제1연결전극층(1600)에 위치한 도전층 및 제2연결전극층(1700)에 위치한 도전층 중 적어도 2개가 컨택홀로 서로 연결된 구조를 가질 수도 있다.
구동전압라인(1830)은 대략 제2방향(y축 방향)으로 연장될 수 있다. 구동전압라인(1830)은 도 4의 구동전압라인(PL)에 대응할 수 있다. 구동전압라인(1830)은 화소들에 구동 전압(ELVDD)을 인가할 수 있다. 구동전압라인(1830)은 컨택홀(1830CNT1)을 통해 제8전달라인(1760)과 전기적으로 연결되어, 전술한 것과 같이 구동 전압(ELVDD)이 동작제어 트랜지스터(T5) 및 커패시터 상부전극(1330)으로 전달되도록 할 수 있다. 이러한 제1화소회로(PC1)의 구동전압라인(1830)은 인접한 제2화소회로(PC2)의 구동전압라인(1830)과 일체(一體)일 수 있다.
제10전달라인(1840)은 컨택홀(1840CNT1)을 통해 제9전달라인(1770)에 전기적으로 연결되어, 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)이 제5전달라인(1670) 및 제9전달라인(1770)으로부터 전달받을 수 있다. 그리고 제10전달라인(1840)은 그 상부에 위치하는 절연층에 형성된 컨택홀(1840CNT2)을 통해 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)을 유기발광다이오드(OLED)의 제1전극(화소전극)으로 전달할 수 있다.
제3연결전극층(1800)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제3연결전극층(1800)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제3연결전극층(1800)은 다층구조를 가질 수 있는데, 예컨대 제3연결전극층(1800)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
도 14에 도시된 것과 같은 제3평탄화 절연층(125)은 제3연결전극층(1800)을 덮으며, 제2평탄화 절연층(123) 상에 배치될 수 있다. 제3평탄화 절연층(125)은 유기 절연 물질을 포함할 수 있다. 예컨대, 제3평탄화 절연층(125)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
제3평탄화 절연층(125) 상에는 유기발광다이오드(OLED)가 위치할 수 있다. 유기발광다이오드(OLED)는 제1전극인 화소전극(210), 발광층을 포함하는 중간층(220) 및 제2전극인 대향전극(230)을 포함할 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 예컨대 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 위치하는 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
제3평탄화 절연층(125) 상에는 화소정의막(127)이 배치될 수 있다. 화소정의막(127)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(127)은 폴리이미드, 폴리아미드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)의 적어도 일부는 화소정의막(127)에 의해 형성된 개구(OP) 내에 위치할 수 있다. 개구(OP)에 의해 유기발광다이오드(OLED)의 발광영역(EA)이 정의될 수 있다.
중간층(220)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
발광층은 화소전극(210)들 각각에 대응하여 패터닝된 형상을 가질 수 있다. 중간층(220)이 포함하는 발광층 이외의 층은, 복수개의 화소전극(210)들에 걸쳐서 일체(一體)일 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 예컨대 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 대향전극(230)은 금속 박막 위에 위치하는 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수도 있다. 대향전극(230)은 디스플레이영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층(220)과 화소정의막(127)의 상부에 배치될 수 있다. 전술한 제2전원공급라인(16)은 이러한 대향전극(230)에 전기적으로 연결되어, 제2전원전압(ELVSS)을 대향전극(230)에 인가할 수 있다
전술한 것과 같이 초기화게이트라인이라 할 수 있는 제3게이트라인(1310)은 제1방향(x축 방향)으로 연장되어, 주기적으로 제1초기화 트랜지스터(T4)를 턴-온 시키거나 턴-오프시킨다. 이처럼 제3게이트라인(1310)에는 주기적으로 변하는 전기적 신호가 흐르게 된다. 따라서 제3게이트라인(1310)과 층을 달리하여 위치하되 평면도 상에서 제3게이트라인(1310)과 인접하며 제1방향(x축 방향)으로 연장된 수평연결라인(1710)은, 이러한 제3게이트라인(1310)에 의해 전기적 영향을 받게 된다. 수평연결라인(1710)은 전술한 것과 같이 디스플레이영역(DA) 내에서의 위치에 따라 데이터라인(1810)에 전기적으로 연결되어 데이터신호를 데이터라인(1810)에 전달한다. 수평연결라인(1710)이 제3게이트라인(1310)에 의해 주기적으로 전기적 영향을 받게 되면, 결과적으로 수평연결라인(1710)에 전기적으로 연결된 데이터라인(1810) 역시 제3게이트라인(1310)에 의해 주기적으로 전기적 영향을 받게 된다. 이는 결국 그 데이터라인(1810)에 연결된 화소들에 있어서 의도치 않은 휘도 변화를 야기하게 되어, 디스플레이 장치가 디스플레이하는 이미지의 품질이 저하되는 문제점을 야기할 수 있다.
하지만 본 실시예에 따른 디스플레이 장치의 경우, 전술한 것과 같이 실드층(1410)을 구비한다. 이 실드층(1410)은 제3게이트라인(1310)을 포함하는 제2게이트층(1300)과 수평연결라인(1710)을 포함하는 제1연결전극층(1600) 사이에 위치하는 제2반도체층(1400)에 포함된다. 따라서 수평연결라인(1710)이 제3게이트라인(1310)으로부터 전기적 영향을 받는 것을 방지하거나 최소화할 수 있다. 특히 전술한 것과 같이 이러한 실드층(1410)에는 제1초기화전압라인(1340)으로부터 정전압인 제1초기화전압이 인가된다. 이처럼 실드층(1410)에 정전압이 인가되기에, 수평연결라인(1710)이 주기적으로 전기적 신호가 변하는 제3게이트라인(1310)으로부터 전기적 영향을 받는 것을 더욱 효과적으로 방지하거나 최소화할 수 있다.
실드층(1410)이 수평연결라인(1710)을 차폐하는 효과를 더욱 높이기 위하여, 도 5, 도 9, 도 10, 도 12 및 도 14에 도시된 것과 같이, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 즉 평면도에서, 실드층(1410)이 수평연결라인(1710)과 중첩되도록 할 수 있다. 구체적으로, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 즉 평면도에서, 실드층(1410)과 수평연결라인(1710)이 중첩하는 부분에 있어서, 수평연결라인(1710)이 실드층(1410) 내에 위치하도록 할 수 있다.
물론 이에 그치지 않고, 실드층(1410)이 초기화게이트라인인 제3게이트라인(1310)과 중첩하는 부분을 포함하도록 할 수도 있다. 이를 통해 제3게이트라인(1310)이 수평연결라인(1710)에 전기적 영향을 미치는 것을 방지하거나 최소화할 수 있다. 예컨대 실드층(1410)은 도 8에 참조번호 1312로 표시한 제3게이트라인(1310)의 일부분과 중첩할 수 있다.
도 15 내지 도 17은 도 3에 도시된 디스플레이 장치의 B부분을 확대하여 해당 부분에 위치하는 층들을 개략적으로 도시하는 평면도들이다. 도 3을 참조하여 전술한 것과 같이, B 부분에서 제2수평연결라인(DH2)은 (+x 방향) 타단에 위치한 제1연결컨택홀(DH-CNT1)을 통해 제2추가 수직연결라인(DV2)에 전기적으로 연결된다. 그리고 제2수평연결라인(DH2)의 (+x 방향) 타측에 제2수평연결라인(DH2)으로부터 이격된 제2보조 수평연결라인(ADH2)이 위치한다. 또한, 제2추가 수직연결라인(DV2)의 (+y 방향) 일측에 제2추가 보조 수직연결라인(ADV2)이 위치한다.
도 15에서는 제2수평연결라인(DH2)과 제2보조 수평연결라인(ADH2)을 도시하고 있다. 즉, 수평연결라인(1710)은 도 15에 도시된 것과 같이 B 부분에서 절단되어, 어느 하나는 제2수평연결라인(DH2)이 되고 다른 하나는 제2보조 수평연결라인(ADH2)이 될 수 있다. 그리도 도 16에서는 제2추가 수직연결라인(DV2)과 제2추가 보조 수직연결라인(ADV2)을 도시하고 있다. 즉, 수직연결라인(1820)은 도 16에 도시된 것과 같이 B 부분에서 절단되어, 어느 하나는 제2추가 수직연결라인(DV2)이 되고 다른 하나는 제2추가 보조 수직연결라인(ADV2)이 될 수 있다. 도 16에서의 컨택홀(1820CNT)은 제2추가 수직연결라인(DV2)이 제2수평연결라인(DH2)에 연결되도록 하는 컨택홀로서, 도 3을 참조하여 전술한 제1연결컨택홀(DH-CNT1)에 해당한다.
도 17에 도시된 것과 같이, 실드층(1410)은 제2수평연결라인(DH2)에 대응하도록 위치하여, 제3게이트라인(1310)이 제2수평연결라인(DH2)에 전기적 영향을 미치는 것을 방지하거나 최소화할 수 있다. 이때, 제2화소(P2)에는 실드층(1410)이 존재하지 않을 수 있다. 즉, 실드층(1410)은 제1방향(x축 방향)을 따라 연장되어 제2수평연결라인(DH2)과 중첩하되, 제2보조 수평연결라인(ADH2)과는 중첩하지 않을 수 있다. 전술한 것과 같이 제2보조 수평연결라인(ADH2)은 데이터라인들에 전기적으로 연결되지 않으므로, 제2보조 수평연결라인(ADH2)을 차폐할 필요가 없다. 따라서 실드층(1410)은 제2보조 수평연결라인(ADH2)과는 중첩하지 않을 수 있다.
도 18 내지 도 20은 도 3에 도시된 디스플레이 장치의 C부분을 확대하여 해당 부분에 위치하는 층들을 개략적으로 도시하는 평면도들이다. 도 3을 참조하여 전술한 것과 같이, C 부분에서 제2수평연결라인(DH2)은 (-x 방향) 타단에 위치한 제2연결컨택홀(DH-CNT2)을 통해 제2수직연결라인(DV2')에 전기적으로 연결되어 제4데이터라인(DL4)에 전기적으로 연결된다. 그리고 제2수평연결라인(DH2)의 (-x 방향) 일측에 제2수평연결라인(DH2)으로부터 이격된 제2보조 수평연결라인(ADH2)이 위치한다. 또한, 제2수직연결라인(DV2')의 (+y 방향) 일측에 제2보조 수직연결라인(ADV2')이 위치한다.
도 18에서는 제2수평연결라인(DH2)과 제2보조 수평연결라인(ADH2)을 도시하고 있다. 즉, 수평연결라인(1710)은 도 18에 도시된 것과 같이 C 부분에서 절단되어, 어느 하나는 제2수평연결라인(DH2)이 되고 다른 하나는 제2보조 수평연결라인(ADH2)이 될 수 있다. 그리도 도 19에서는 제2수직연결라인(DV2')과 제2보조 수직연결라인(ADV2')을 도시하고 있다. 즉, 수직연결라인(1820)은 도 19에 도시된 것과 같이 C 부분에서 절단되어, 어느 하나는 제2수직연결라인(DV2')이 되고 다른 하나는 제2보조 수직연결라인(ADV2')이 될 수 있다. 도 19에서의 컨택홀(1820CNT)은 제2수직연결라인(DV2')이 제2수평연결라인(DH2)에 연결되도록 하는 컨택홀로서, 도 3을 참조하여 전술한 제2연결컨택홀(DH-CNT2)에 해당한다.
도 20에 도시된 것과 같이, 실드층(1410)은 제2수평연결라인(DH2)에 대응하도록 위치하여, 제3게이트라인(1310)이 제2수평연결라인(DH2)에 전기적 영향을 미치는 것을 방지하거나 최소화할 수 있다. 이때, 제1화소(P1)에서의 실드층(1410)의 제1방향(x축 방향)으로의 길이는 제2화소(P2)에서의 실드층(1410)의 제1방향(x축 방향)으로의 길이보다 짧을 수 있다. 이는 실드층(1410)이 제1방향(x축 방향)을 따라 연장되어 제2수평연결라인(DH2)과 중첩하되, 제2보조 수평연결라인(ADH2)과는 중첩하지 않기 때문이다. 전술한 것과 같이 제2보조 수평연결라인(ADH2)은 데이터라인들에 전기적으로 연결되지 않으므로, 제2보조 수평연결라인(ADH2)을 차폐할 필요가 없다. 따라서 실드층(1410)은 제2보조 수평연결라인(ADH2)과는 중첩하지 않을 수 있다.
도 21은 도 3에 도시된 디스플레이 장치의 일부분을 확대하여 해당 부분에 위치하는 층을 개략적으로 도시하는 평면도이다. 구체적으로, 도 21은 도 3의 제4수평연결라인(DH4)이 지나는 부분에 위치하는 화소들에서의 제2반도체층(1400)을 도시하는 평면도이다.
전술한 것과 같이 디스플레이영역(DA) 내의 화소들이 평면도에 있어서 거의 동일 또는 유사한 구조를 갖도록 하는 것이 바람직하다. 이에 따라 전술한 제4수평연결라인(DH4)과 같이, 데이터라인들에 전기적으로 연결되지 않으면서 디스플레이영역(DA)의 (-x 방향) 일측의 제1주변영역(PA1)에서(+x 방향) 타측의 제1주변영역(PA1)까지 연장되는 수평연결라인들이 존재할 수 있다. 이처럼 제4수평연결라인(HD4)이 존재하도록 함으로써, 제3수평연결라인(DH3) 등이 지나는 화소들과, 디스플레이영역(DA)의 중앙 등에 위치한 화소들에 있어서, 구조적인 차이를 최소화할 수 있다. 데이터라인들에 전기적으로 연결되지 않는 제4수평연결라인(DH4)들 각각의 양단은 예컨대 제2전원공급라인(16)에 전기적으로 연결될 수 있다. 이를 통해 제2전원전압(ELVSS 또는 공통전압)이 디스플레이영역(DA) 전체에 있어서 균일하게 대향전극에 전달되도록 할 수 있다.
이러한 제4수평연결라인(DH4)들은 데이터라인들에 전기적으로 연결되지 않기에, 제4수평연결라인(DH4)들을 초기화게이트라인들로부터 차폐할 필요가 없다. 따라서 제4수평연결라인(DH4)이 지나는 부분에 위치하는 화소들에는 실드층(1410)이 존재할 필요가 없다. 따라서 그러한 화소들에서는 실드층(1410)이 존재하지 않아, 제2반도체층(1400)이 도 21에 도시된 것과 같이 고립된(isolated) 형상을 가질 수 있다. 만일 그러한 화소들에도 실드층(1410)들이 존재한다면, 정전압인 제1초기화전압이 인가되는 실드층(1410)과 정전압인 제2전원전압이 인가되는 제4수평연결라인(DH4) 사이에 기생 커패시턴스가 존재하게 되어 오히려 고품질의 이미지를 디스플레이할 수 없을 수 있다.
도 22는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 확대하여 개략적으로 도시하는 평면도이다. 도 3에서는 제1수직연결라인(DV1'), 제2수직연결라인(DV2') 및 제3수직연결라인(DV3') 각각이, 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6) 중 대응하는 것과 일체(一體)인 것으로 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도인 도 22에 도시된 것과 같이, 제1수직연결라인(DV1')은 제1수평중간라인(DH1')을 통해 제2데이터라인(DL2)에 전기적으로 연결되고, 제2수직연결라인(DV2')은 제2수평중간라인(DH2')을 통해 제4데이터라인(DL4)에 전기적으로 연결되며, 제3수직연결라인(DV3')은 제3수평중간라인(DH3')을 통해 제6데이터라인(DL6)에 전기적으로 연결될 수 있다.
도 13에 도시된 것과 같은 제3연결전극층(1800)이 제1수직연결라인(DV1'), 제2수직연결라인(DV2'), 제3수직연결라인(DV3'), 제2데이터라인(DL2), 제4데이터라인(DL4) 및 제6데이터라인(DL6)을 포함할 있기에, 제1수평중간라인(DH1'), 제2수평중간라인(DH2') 및 제3수평중간라인(DH3')은 그 하부에 위치한 도전층에 위치할 수 있다. 예컨대 도 12에 도시된 것과 같은 제2연결전극층(1700)이 디스플레이영역(DA) 외측의 주변영역(PA)에서 제1수평중간라인(DH1'), 제2수평중간라인(DH2') 및 제3수평중간라인(DH3')을 포함할 수도 있다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 확대하여 해당 부분에 위치하는 층들을 개략적으로 도시하는 평면도들이다. 본 실시예에 따른 디스플레이 장치의 경우, 실드층(1410)은 고립된(isolated) 형상을 갖는다. 전술한 것과 같이 도 23 및 도 24에 도시된 것과 같은 구조는 제1방향(x축 방향)을 따라 반복될 수 있고, 또한 제2방향(y축 방향)을 따라서도 반복될 수 있다. 따라서 그러한 반복 구조에서 실드층(1410)은 제1방향(x축 방향)으로 인접한 2개의 화소들에 있어서 일체이되, 평면도 상에서 고립된(isolated) 형상을 가질 수 있다. 즉, 제1방향(x축 방향)을 따라 연장된 실드층(1410)은 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)를 구성하는 산화물반도체층으로부터 이격될 수 있다.
이러한 실드층(1410)은 도 24에 도시된 것과 같은 제1연결전극층(1600)이 포함하는 제2초기화전압라인(1630)에 전기적으로 연결될 수 있다. 즉, 제2초기화전압라인(1630)은 컨택홀(1630CNT2)을 통해 그 하부에 위치하는 실드층(1410)에 전기적으로 연결될 수 있다. 이에 따라 실드층(1410)에는 정전압인 제2초기화전압이 인가되며, 이에 따라 정전압인 제2초기화전압이 인가된 실드층(1410)은 초기화게이트라인인 제3게이트라인(1310)으로부터 수평연결라인(1710)을 차폐할 수 있다.
이러한 실드층(1410)은 전술한 것과 같이 수평연결라인(1710)과 중첩할 수 있다. 또한 필요하다면, 실드층(1410)은 초기화게이트라인인 제3게이트라인(1310)과 중첩하는 부분을 포함할 수 있다.
물론 실드층(1410)은 제2초기화전압라인(1630)이 아닌, 다른 정전압이 인가되는 도전층에 전기적으로 연결될 수도 있다. 예컨대 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 확대하여 해당 부분에 위치하는 층을 개략적으로 도시하는 평면도인 도 25에 도시된 것과 같이, 구동전압라인(PL)이 컨택홀(1830CNT2)을 통해 그 하부에 위치하는 실드층(1410)에 전기적으로 연결될 수 있다. 이에 따라 실드층(1410)에는 정전압인 제1전원전압(ELVDD 또는 구동전압)이 인가되며, 이에 따라 정전압인 제1전원전압(ELVDD 또는 구동전압)이 인가된 실드층(1410)은 초기화게이트라인인 제3게이트라인(1310)으로부터 수평연결라인(1710)을 차폐할 수 있다.
지금까지 산화물반도체 물질을 포함하는 실드층(1410)을 이용하여 제3게이트라인(1310)으로부터 수평연결라인(1710)을 차폐하는 것에 대해 설명하였다. 이와 같이 산화물반도체 물질을 이용하여 실드층(1410)을 형성할 경우, 광 투과도가 높은 산화물반도체 물질의 특성 상, 기판(100)의 하부에 조도센서 등을 위치시켜도 조도센서의 기능에 아무런 문제점을 야기하지 않으면서도 제3게이트라인(1310)으로부터 수평연결라인(1710)을 전자기적으로 적어도 부분적으로 차폐할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 1100: 제1반도체층
1200: 제1게이트층 1300: 제2게이트층
1400: 제2반도체층 1410: 실드층
1500: 제2게이트층 1600: 제1연결전극층
1700: 제2연결전극층 1710: 수평연결배선
1800: 제3연결전극층 1810: 데이터배선
1820: 수직연결배선 IL1 내지 IL6: 입력라인
DL1 내지 DL6: 데이터라인 DTL1 내지 DTL3: 데이터전달라인
DH1, DH2, DH3, DH4: 수평연결라인 DV1, DV2, DV3: 추가 수직연결라인
DV1', DV2', DV3': 수직연결라인

Claims (22)

  1. 기판 상에 배치된 제1반도체층;
    상기 제1반도체층 상부에 위치하며, 구동 게이트전극을 포함하는, 제1게이트층;
    상기 제1게이트층 상부에 위치하며, 제1방향으로 연장된 초기화게이트라인을 포함하는, 제2게이트층;
    상기 제2게이트층 상부에 위치하며, 정전압이 인가되는 실드층을 포함하는, 제2반도체층;
    상기 제2반도체층 상부에 위치하며, 상기 제1방향으로 연장된 수평연결라인을 포함하는, 제2연결전극층; 및
    상기 제2연결전극층 상부에 위치하며, 상기 제1방향과 교차하는 제2방향으로 연장된 수직연결라인을 포함하는, 제3연결전극층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2게이트층은 상기 제1방향으로 연장된 제1초기화전압라인을 더 구비하고,
    상기 실드층은 상기 제1초기화전압라인에 전기적으로 연결된, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제2반도체층 상부에 위치하며, 상기 실드층을 상기 제1초기화전압라인에 전기적으로 연결하는 연결전극을 포함하는, 제1연결전극층을 더 구비하고,
    상기 제2연결전극층은 상기 제1연결전극층 상부에 위치하는, 디스플레이 장치.
  4. 제2항에 있어서,
    상기 제2반도체층은 상기 초기화게이트라인과 중첩하는 산화물반도체층을 포함하고, 상기 실드층은 상기 산화물반도체층과 동일한 물질을 포함하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 실드층은 상기 산화물반도체층과 일체인, 디스플레이 장치.
  6. 제4항에 있어서,
    상기 실드층은 상기 제1방향을 따라 연장된, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 실드층은 상기 제1방향을 따라 배열된 화소들에 있어서 일체인, 디스플레이 장치.
  8. 제4항에 있어서,
    상기 실드층은 상기 수평연결라인과 중첩하는, 디스플레이 장치.
  9. 제8에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시, 상기 수평연결라인은 상기 실드층 내에 위치하는, 디스플레이 장치.
  10. 제4항에 있어서,
    상기 실드층은 상기 초기화게이트라인과 중첩하는 부분을 포함하는, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제3연결전극층은 상기 제2방향으로 연장된 데이터라인을 더 포함하고, 상기 수직연결라인은 상기 데이터라인 및 상기 수평연결라인과 전기적으로 연결된, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 기판은 디스플레이영역 및 상기 디스플레이영역 외측의 주변영역을 포함하고,
    상기 수직연결라인은 상기 주변영역에서 상기 데이터라인에 전기적으로 연결되는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 수직연결라인과 상기 데이터라인은 일체인, 디스플레이 장치.
  14. 제12항에 있어서,
    상기 수평연결라인은 상기 디스플레이영역 내에서 상기 수직연결라인에 전기적으로 연결되는, 디스플레이 장치.
  15. 제12항에 있어서,
    상기 수직연결라인은 컨택홀을 통해 상기 수평연결라인에 연결되고,
    상기 제2연결전극층은, 상기 수평연결라인으로부터 이격되어 상기 수평연결라인 및 상기 데이터라인으로부터 전기적으로 절연되며 상기 수평연결라인의 연장축과 동일한 연장축을 갖는 보조 수평연결라인을 더 구비하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 실드층은 상기 제1방향을 따라 연장되어 상기 수평연결라인과 중첩하되, 상기 보조 수평연결라인과는 중첩하지 않는, 디스플레이 장치.
  17. 제1항에 있어서,
    상기 제2반도체층 상부에 위치하며, 상기 제1방향으로 연장된 제2초기화전압라인을 포함하는, 제1연결전극층을 더 구비하고,
    상기 제2연결전극층은 상기 제1연결전극층 상부에 위치하며,
    상기 실드층은 상기 제2초기화전압라인에 전기적으로 연결된, 디스플레이 장치.
  18. 제1항에 있어서,
    상기 제3연결전극층은 상기 제2방향으로 연장된 구동전압라인을 더 포함하고,
    상기 실드층은 상기 구동전압라인에 전기적으로 연결된, 디스플레이 장치.
  19. 제17항 또는 제18항에 있어서,
    상기 제2반도체층은 상기 초기화게이트라인과 중첩하는 산화물반도체층을 포함하고, 상기 실드층은 상기 산화물반도체층과 동일한 물질을 포함하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 실드층은 상기 제1방향을 따라 연장되되, 상기 산화물반도체층으로부터 이격된, 디스플레이 장치.
  21. 제20항에 있어서,
    상기 실드층은 상기 수평연결라인과 중첩하는, 디스플레이 장치.
  22. 제21항에 있어서,
    상기 실드층은 상기 초기화게이트라인과 중첩하는 부분을 포함하는, 디스플레이 장치.
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