KR20230110424A - 디스플레이 장치 - Google Patents

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KR20230110424A
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김재원
민준영
최준원
박옥경
변창수
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삼성디스플레이 주식회사
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Abstract

본 발명은 인접한 배선에 의한 화소의 휘도 변화를 방지하거나 감소한 디스플레이 장치를 위하여, 기판, 상기 기판 상에 배치되고, 반도체패턴을 포함하는, 반도체층, 상기 반도체층 상에 배치되고, 제1방향(x)으로 연장되는 제1배선, 상기 제1배선으로부터 상기 제1방향과 교차하는 제2방향으로 돌출된 제2배선 및 구동게이트전극을 포함하는, 제1도전층, 및 상기 제1도전층 상에 배치되고, 상기 구동게이트전극과 중첩하는 제1전극을 포함하는, 제2도전층을 포함하고, 상기 반도체패턴은 상기 제1방향으로 연장되어 상기 제2배선과 중첩하는 제1패턴과, 상기 제2방향으로 연장되 상기 제1배선과 중첩하는 제2패턴을 포함하고, 상기 제1전극은 상기 제1패턴의 적어도 일부 및 상기 제2패턴의 적어도 일부와 중첩하는 돌출전극을 갖는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 인접 배선에 의한 화소의 휘도 변화를 방지하는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였으며, 이러한 박막트랜지스터들에 전기적 신호를 전달하는 배선들의 개수 역시 증가하였다.
그러나 이러한 종래의 디스플레이 장치에는, 소형 또는 해상도가 높은 디스플레이 장치를 구현하기 위해 디스플레이 장치에 포함되는 박막트랜지스터들의 구성요소들 및/또는 배선들 사이의 간격이 줄어들면서 인접한 배선에 인가된 전압으로 인하여 화소의 휘도 등이 달라지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 인접한 배선에 의한 화소의 휘도 변화를 방지하거나 감소한 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판, 상기 기판 상에 배치되고, 반도체패턴을 포함하는, 반도체층, 상기 반도체층 상에 배치되고, 제1방향(x)으로 연장되는 제1배선, 상기 제1배선으로부터 상기 제1방향과 교차하는 제2방향으로 돌출된 제2배선 및 구동게이트전극을 포함하는, 제1도전층, 및 상기 제1도전층 상에 배치되고, 상기 구동게이트전극과 중첩하는 제1전극을 포함하는, 제2도전층을 포함하고, 상기 반도체패턴은 상기 제1방향으로 연장되어 상기 제2배선과 중첩하는 제1패턴과, 상기 제2방향으로 연장되 상기 제1배선과 중첩하는 제2패턴을 포함하고, 상기 제1전극은 상기 제1패턴의 적어도 일부 및 상기 제2패턴의 적어도 일부와 중첩하는 돌출전극을 갖는, 디스플레이 장치가 제공된다.
일 실시예로, 상기 반도체층은 상기 제1방향으로 연장되는 제1초기화 전압선 및 제2초기화 전압선을 더 포함하고, 상기 반도체패턴은 상기 제1초기화 전압선 및 상기 제2초기화 전압선과 전기적으로 연결될 수 있다.
일 실시예로, 디스플레이 장치는 상기 제1패턴과 중첩하는 상기 제2배선을 게이트전극으로 하는, 제1보상트랜지스터, 및 상기 제2패턴과 중첩하는 상기 제1배선을 게이트전극으로 하는, 제2보상트랜지스터를 더 포함하고, 상기 제1패턴과 상기 제2패턴은 일체로 구비될 수 있다.
일 실시예로, 디스플레이 장치는 상기 돌출전극을 상부전극으로 하고, 상기 돌출전극과 중첩하는 상기 제1패턴의 적어도 일부 및 상기 제2패턴의 적어도 일부를 하부전극으로 하는, 보상커패시터를 더 포함할 수 있다.
일 실시예로, 디스플레이 장치는 상기 제1전극을 상부전극으로 하고, 상기 구동게이트전극을 하부전극으로 하는, 스토리지 커패시터를 더 포함하고, 상기 보상커패시터의 정전용량은 상기 스토리지 커패시터의 정전용량의 50 % 이상일 수 있다.
일 실시예로, 상기 반도체패턴 및 상기 제1전극은 상기 제1방향을 따라 복수 개 구비되고, 상기 제2도전층은 인접한 제1전극들을 연결하는 연결부를 더 포함할 수 있다.
일 실시예로, 상기 제1전극과 상기 연결부는 일체로 구비될 수 있다.
일 실시예로, 상기 제2도전층은, 상기 제1방향으로 연장되고, 상기 제2배선과 전기적으로 연결되는 제1스캔선을 더 포함할 수 있다.
일 실시예로, 상기 제1도전층은 상기 제1방향으로 연장되는 제2하부스캔선 및 제3하부스캔선을 포함하고, 상기 제2도전층은 상기 제2하부스캔선과 전기적으로 연결되는 제2스캔선 및 상기 제3하부스캔선과 전기적으로 연결되는 제3스캔선을 포함하고, 상기 제2하부스캔선과 상기 제2스캔선은 중첩하여 배치되고, 상기 제3하부스캔선과 상기 제3스캔선은 중첩하여 배치될 수 있다.
일 실시예로, 상기 제2도전층 상에 배치되고, 상기 제2방향으로 연장되는 데이터선을 포함하는, 제3도전층을 더 포함하고, 상기 돌출전극은 상기 데이터선의 일부와 중첩할 수 있다.
일 실시예로, 상기 돌출전극은 상기 제1전극으로부터 상기 제2방향으로 돌출될 수 있다.
일 실시예로, 상기 제3도전층은 상기 제2방향으로 연장되는 구동전압선을 더 포함하고, 상기 구동전압선은 상기 제1전극과 전기적으로 연결될 수 있다.
일 실시예로, 상기 제1전극은 상기 구동게이트전극의 일부를 노출하고, 상기 제1패턴의 일 측은 상기 제2패턴과 연결되고, 상기 제1패턴의 타 측은 상기 구동게이트전극의 노출된 일부와 전기적으로 연결될 수 있다.
일 실시예로, 상기 반도체패턴은 상기 제1방향을 따라 복수 개 구비되고, 디스플레이 장치는, 상기 제2도전층 상에 배치되고, 복수의 화소전극들을 포함하는, 제4도전층을 더 포함하고, 상기 반도체패턴들 중 제1반도체패턴과 연결된 제1화소전극은 상기 제1반도체패턴의 제1패턴과 중첩하는 제1돌출부를 가질 수 있다.
일 실시예로, 상기 반도체패턴들 중 제2반도체패턴과 연결된 제2화소전극은 상기 제2반도체패턴 및 상기 제2반도체패턴과 인접한 제3반도체패턴과 중첩하고, 상기 제2화소전극은 상기 제2반도체패턴의 제1패턴과 중첩하는 제2돌출부 및 상기 제3반도체패턴의 제1패턴과 중첩하는 제3돌출부를 가질 수 있다.
일 실시예로, 상기 제1화소전극과 상기 제2화소전극은 제1방향을 따라 교번하여 배치되고, 상기 제3반도체패턴과 연결된 제3화소전극은 상기 제1화소전극 또는 상기 제2화소전극과 제2방향을 따라 교번하여 배치될 수 있다.
일 실시예로, 디스플레이 장치는, 상기 반도체층과 상기 제1도전층 사이에 배치되는 게이트절연층 및 상기 제1도전층과 상기 제2도전층 사이에 배치되는 층간절연층을 더 포함하고, 상기 구동게이트전극과 상기 제1전극은 상기 층간절연층을 사이에 두고 중첩할 수 있다.
일 실시예로, 디스플레이 장치는, 상기 층간절연층 상에 배치되고, 상기 제1방향으로 연장되는 제1스캔선을 더 포함하고, 상기 제1전극과 상기 제1스캔선은 동일 물질을 포함할 수 있다.
일 실시예로, 상기 돌출전극과 상기 제1패턴의 적어도 일부 및 상기 제2패턴의 적어도 일부는 상기 게이트절연층 및 상기 층간절연층을 사이에 두고 중첩할 수 있다.
일 실시예로 디스플레이 장치는, 상기 제2도전층 상에 배치되는 평탄화층, 및 상기 평탄화층 상에 배치되고, 상기 제2방향으로 연장되는 구동전압선 및 데이터선을 포함하는, 제3도전층을 더 포함하고, 상기 제1전극과 상기 구동전압선은 상기 평탄화층에 구비된 컨택홀을 통하여 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 인접한 배선에 의한 화소의 휘도 변화를 방지하거나 감소한 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 다른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가회로도이다.
도 3은 도 2의 복수의 박막트랜지스터들, 스토리지 커패시터 및 보상커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 4 내지 도 7은 도 3에 도시된 박막트랜지스터들, 스토리지 커패시터 및 보상커패시터와 같은 구성요소들을 층별로 개략적으로 도시하는 배치도들이고, 도 8은 화소전극들의 위치를 개략적으로 도시하는 배치도이다.
도 9는 도 3의 A-A'선에 따른 단면도이다.
도 10은 도 3의 B-B'선에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 다른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 디스플레이 장치는 기판(100)을 구비한다. 기판(100)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다.
기판(100)의 디스플레이영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소(PX)들이 배치될 수 있다. 화소(PX)들 각각은 각각은 부화소(sub-pixel)를 의미하며, 유기발광다이오드(organic light-emitting device, OLED)와 같은 디스플레이소자를 포함할 수 있다. 화소(PX)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
기판(100)에 대략 수직인 방향에서 바라볼 시, 디스플레이영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 도 1에서는 디스플레이영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다. 주변영역(PA)은 디스플레이영역(DA)의 외측에 위치할 수 있다. 기판(100)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치가 포함하는 디스플레이소자의 발광층은 유기물을 포함하거나 무기물을 포함할 수도 있다. 또한 디스플레이 장치는 발광층과, 발광층에서 방출되는 광의 경로 상에 위치한 양자점을 구비할 수도 있다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가회로도이다.
도 2를 참조하면, 화소(PX)는 복수의 신호선들(1311, 1313, 1317, 1240, 1410)과, 신호선들(1311, 1313, 1317, 1240, 1410)에 연결되어 있는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 보상커패시터(Cc), 제1초기화 전압선(1110), 제2초기화 전압선(1130) 및 구동전압선(1420)을 포함한다.
도 2에서는 하나의 화소(PX)마다 신호선들(1311, 1313, 1317, 1240, 1410), 제1초기화 전압선(1110), 제2초기화 전압선(1130) 및 구동전압선(1420)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(1311, 1313, 1317, 1240, 1410), 제1초기화 전압선(1110), 제2초기화 전압선(1130) 및 구동전압선(1420) 중 적어도 어느 하나는 이웃하는 화소(PX)들이 공유할 수 있다.
복수의 박막트랜지스터들은 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
복수의 신호선들은 스캔신호(Sn)를 전달하는 제1스캔선(1313) 및 제3스캔선(1317), 이전 스캔신호(Sn-1)를 전달하는 제2스캔선(1311), 발광제어신호(EM)를 전달하는 발광제어선(1240), 데이터신호(Dm)를 전달하는 데이터선(1410)을 포함한다. 구동전압선(1420)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하고, 제1초기화 전압선(1110)은 구동 박막트랜지스터(T1)를 초기화하는 제1초기화전압(Vint)을 전달하고, 제2초기화 전압선(1130)은 유기발광소자(OLED)의 화소전극에 제2초기화전압(Vaint)을 전달한다.
도 2에서는 제1초기화 전압선(1110)과 제2초기화 전압선(1130)이 각각 구비되어 있는 경우를 도시하고 있으나, 다른 일 실시예에서, 제2초기화 전압선(1130)이 생략되고, 제1초기화 전압선(1110)이 유기발광소자(OLED)의 화소전극에 제1초기화전압(Vint)을 전달할 수도 있다.
구동 박막트랜지스터(T1)의 구동게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1)에 연결되고, 구동 박막트랜지스터(T1)의 소스전극(S1)은 동작제어 박막트랜지스터(T5) 및 제1전극(1330, 도 6 참조)을 경유하여 구동전압선(1420)에 연결되고, 구동 박막트랜지스터(T1)의 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)에 연결되어, 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭게이트전극(G2)은 제1배선(1220, 도 5 참조)을 경유하여 제1스캔선(1313)에 연결되고, 스위칭 박막트랜지스터(T2)의 소스전극(S2)은 데이터선(1410)에 연결되고, 스위칭 박막트랜지스터(T2)의 드레인전극(D2)은 제1노드(N1)에서 구동 박막트랜지스터(T1)의 소스전극(S1)에 연결되어 있으면서, 동작제어 박막트랜지스터(T5) 및 제1전극(1330)을 경유하여 구동전압선(1420)에 연결된다. 스위칭 박막트랜지스터(T2)는 제1스캔선(1313)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(1410)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)는 보상게이트전극(G3)은 제1스캔선(1313)에 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극(S3)은 제2노드(N2)에서 구동 박막트랜지스터(T1)의 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 제1초기화 박막트랜지스터(T4)의 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 제1스캔선(1313)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동게이트전극(G1)과 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
보상 박막트랜지스터(T3)는 제1스캔선(1313)에 각각 연결되어 동일한 게이트전압을 인가받는 제1보상 박막트랜지스터(T3-1)과 제2보상 박막트랜지스터(T3-2)를 포함한다. 제1보상 박막트랜지스터(T3-1)의 소스전극과 제2보상 박막트랜지스터(T3-2)의 드레인전극은 제3노드에서 보상 커패시터(Cc)의 제1보상축전판(Cc1)과 연결된다. 보상 커패시터(Cc)의 제2보상축전판(Cc2)은 제1전극(1330)을 경유하여 구동전압선(1420)과 연결된다.
제1초기화 박막트랜지스터(T4)의 게이트전극(G4)은 제2스캔선(1311)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 소스전극(S4)은 제1초기화 전압선(1110)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 드레인전극(D4)은 제4노드(N4)에서 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동게이트전극(G1)에 연결된다. 제1초기화 박막트랜지스터(T4)는 제2스캔선(1311)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 제1초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동게이트전극(G1)에 전달하여 구동게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 게이트전극(G5)은 발광제어선(1240)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 소스전극(S5)은 제1전극(1330)을 경유하여 구동전압선(1420)과 연결되고, 동작제어 박막트랜지스터(T5)의 드레인전극(D5)은 제1노드(N1)에서 구동 박막트랜지스터(T1)의 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 드레인전극(D2)과 연결된다.
발광제어 박막트랜지스터(T6)의 게이트전극(G6)은 발광제어선(1240)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 소스전극(S6)은 제2노드(N2)에서 구동 박막트랜지스터(T1)의 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(1240)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화게이트전극(G7)은 제3스캔선(1317)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 드레인전극(D7)은 제2초기화 전압선(1130)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 제3스캔선(1317)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극에 제2초기화전압(Vaint)을 전달하여 화소전극을 초기화시킨다.
도 2에서는 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 제3스캔선(1317)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 일 실시예에서, 제2초기화 박막트랜지스터(T7)는 제2스캔선(1311)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동될 수 있다.
또한, 도 2에서는 제2초기화 박막트랜지스터(T7)의 드레인전극(D7)이 제2초기화 전압선(1130)에 연결된 경우를 도시하였으나, 상술한 바와 같이 다른 일 실시예에서, 제2초기화 전압선(1130)은 생략되고, 제2초기화 박막트랜지스터(T7)는 제1초기화 전압선(1110)에 연결되어 제1초기화전압(Vint)을 화소전극에 전달할 수도 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)은 제1전극(1330)을 경유하여 구동전압선(172)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다. 또한, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4) 외의 다른 박막트랜지스터들(T1, T2, T5, T6, T7) 중 적어도 어느 하나가 듀얼 게이트전극을 가질 수도 있는 것과 같이 다양한 변형이 가능하다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 제2스캔선(1311)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화 전압선(1110)으로부터 공급되는 제1초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 스캔선(121)을 통해 스캔신호(Sn)가 공급되면, 스캔신호(Sn)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(1410)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(1240)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동게이트전극(G1)의 전압과 구동전압(ELVDD) 간의 전압차에 따르는 구동전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광소자(OLED)에 공급된다.
도 3은 도 2의 복수의 박막트랜지스터들, 스토리지 커패시터 및 보상커패시터의 위치를 개략적으로 나타낸 배치도이고, 도 4 내지 도 7은 도 3에 도시된 박막트랜지스터들, 스토리지 커패시터 및 보상커패시터와 같은 구성요소들을 층별로 개략적으로 도시하는 배치도들이고, 도 8은 화소전극들의 위치를 개략적으로 도시하는 배치도이다. 그리고, 도 9는 도 3의 A-A'선에 따른 단면도이고, 도 10은 도 3의 B-B'선에 따른 단면도이다.
도 4 내지 도 8 각각은 동일층에 위치하는 배선, 전극, 반도체층 등의 배치를 도시한 것으로서, 도 4 내지 도 8에 도시된 층들 사이에는 절연층이 개재될 수 있다. 예컨대, 도 4에 도시된 반도체층(1100)과 도 5에 도시된 제1도전층(1200) 사이에는 게이트절연층(113, 도 9참조)이 개재되고, 도 5에 도시된 제1도전층(1200)과 도 6에 도시된 제2도전층(1300) 사이에는 층간절연층(115, 도 9참조)이 개재되며, 도 6에 도시된 제2도전층(1300)과 도 7에 도시된 제3도전층(1400) 사이에는 제1평탄화층(117, 도 9참조)이 개재되고, 도 7에 도시된 제3도전층(1400)과 도 8에 도시된 제4도전층(1500) 사이에는 제2평탄화층(118, 도 9 참조)이 개재된다. 전술한 절연층들 중 적어도 일부 절연층에 정의된 콘택홀을 통해, 도 4 내지 도 8에 도시된 층들은 서로 전기적으로 연결될 수 있다.
도 3을 참조하면, 제1화소(PX1), 제2화소(PX2) 및 제3화소(PX3)는 제1방향(예컨대, x 방향)을 따라 위치할 수 있다. 제1 내지 제3화소(PX1, PX2, PX3)는 제1방향을 따라 연장된 제1초기화 전압선(1110), 제2초기화 전압선(1130), 제1스캔선(1313), 제2스캔선(1311), 제3스캔선(1317), 및 발광제어선(1240)을 공유할 수 있다.
제1 내지 제3화소(PX1, PX2, PX3) 각각은 제1초기화 전압선(1110), 제2초기화 전압선(1130), 제1스캔선(1313), 제2스캔선(1311), 제3스캔선(1317), 및 발광제어선(1240)과 교차하도록 제2방향(예컨대, y 방향)을 따라 연장되며, 데이터신호(Dm)을 인가하는 데이터선(1410)과 구동전압선(1420)을 포함한다.
제1 내지 제3화소(PX1, PX2, PX3)는 각각 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 보상커패시터(Cc) 및 이들과 전기적으로 연결된 유기발광소자(OLED)를 포함한다. 이하에서는, 설명의 편의를 위하여 적층 순서에 따라 설명한다.
도 3, 도 4, 도 9 및 도 10을 참조하면, 반도체층(1100)은 제1방향으로 연장된 제1초기화 전압선(1110) 및 제2초기화 전압선(1130)과 제1초기화 전압선(1110) 및 제2초기화 전압선(1130)과 연결되는 복수의 반도체패턴(1120)들을 포함한다.
반도체층(1100)은 기판(100) 상에 배치된 버퍼층(111) 상에 배치될 수 있다. 기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막으로 형성될 수 있다.
반도체층(1100)은 다결정 실리콘으로 형성될 수 있다. 예컨대, 제1초기화 전압선(1110), 제2초기화 전압선(1130) 및 반도체패턴(1120)은 다결정 실리콘으로 형성될 수 있다.
반도체패턴(1120)은 구동 박막트랜지스터(T1)의 채널영역(1121), 스위칭 박막트랜지스터(T2)의 채널영역(1122), 제1보상 박막트랜지스터(T3-1)의 채널영역(1123a), 제2보상 박막트랜지스터( T3-2)의 채널영역(1123b), 제1초기화 박막트랜지스터(T4)의 채널영역(1124), 동작제어 박막트랜지스터(T5)의 채널영역(1125). 발광제어 박막트랜지스터(T6)의 채널영역(1126) 및 제2초기화 박막트랜지스터(T7)의 채널영역(1127)을 포함할 수 있다. 반도체패턴(1120)은 서로 연결되어 일체(一體)로 구비되며, 다양한 형상으로 굴곡질 수 있다.
반도체패턴(1120)은 각 채널영역들 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 박막트랜지스터(T1)의 채널영역(1121)은 다른 채널영역들(1122 내지 1127)보다 길게 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 채널영역(1121)이 오메가 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 박막트랜지스터(T1)의 채널영역(1121)이 길게 형성되므로, 구동 박막트랜지스터(T1)의 게이트전극(1230)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
구동 박막트랜지스터(T1)의 채널영역(1121)의 양 측으로 구동 박막트랜지스터(T1)의 소스영역 및 드레인영역이 연장될 수 있다.
스위칭 박막트랜지스터(T2)의 채널영역(1122)의 양 측으로 스위칭 박막트랜지스터(T2)의 소스영역 및 드레인영역이 연장될 수 있다. 스위칭 박막트랜지스터(T2)의 소스영역은 제1컨택홀(CNT1) 및 제11컨택홀(CNT11, 도 6 참조)를 통하여 데이터선(1410)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인영역은 구동 박막트랜지스터(T1)의 소스영역 및 동작제어 박막트랜지스터(T5)의 드레인영역과 연결된다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 제1보상 박막트랜지스터(T3-1)과 제2보상 박막트랜지스터(T3-2)를 포함할 수 있다. 일 실시예에서, 반도체패턴(1120)은 제1방향(x 방향)을 따라 배치된 제1패턴(1120P1)과 제1패턴(1120P1)의 일측 끝단과 만나고 제2방향(y 방향)을 따라 배치되는 제2패턴(1120P2)을 포함하는 노드부(1120P)를 구비할 수 있다. 예컨대, 제1패턴(1120P1)과 제2패턴(1120P2)은 반도체패턴(1120)의 일 부분으로, 연속하여 일체로 구비될 수 있다. 제1패턴(1120P1)은 제1보상 박막트랜지스터(T3-1)의 채널영역(1123a)을 포함하고, 제2패턴(1120P2)은 제2보상 박막트랜지스터(T3-2)의 채널영역(1123b)을 포함할 수 있다. 이 때, 제1패턴(1120P1)과 제2패턴(1120P2)가 만나는 점이 제3노드(N3, 도 2 참조)로 정의될 수 있다.
노드부(1120P)에서 제1보상 박막트랜지스터(T3-1)의 채널영역(1123a)과 제2보상 박막트랜지스터(T3-2)의 채널영역(1123b) 사이의 영역은 불순물이 도핑된 영역으로, 국소적으로 제1보상 박막트랜지스터(T3-1)의 소스영역이면서 제2보상 박막트랜지스터(T3-2)의 드레인영역이고, 보상커패시터(Cc)의 제1보상축전판(Cc1)에 해당할 수 있다.
제1보상 박막트랜지스터(T3-1)의 일 측으로 드레인영역이 연장되고, 제2보상 박막트랜지스터(T3-2)의 타 측으로 소스영역이 연장될 수 있다. 제1보상 박막트랜지스터(T3-1)의 드레인영역은 제2컨택홀(CNT2), 제2아일랜드(1323, 도 6 참조) 및 제8컨택홀(CNT8)을 통하여 구동게이트전극(1230)과 연결되면서, 제1초기화 박막트랜지스터(T4)의 드레인영역과 연결될 수 있다. 제2보상 박막트랜지스터(T3-2)의 소스영역은 구동 박막트랜지스터(T1)의 드레인영역 및 발광제어 박막트랜지스터(T6)의 소스영역과 연결될 수 있다.
제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터일 수 있다. 일 실시예에서, 제1초기화 박막트랜지스터(T4)는 제1-1초기화 채널영역(1124a) 및 제1-2초기화 채널영역(1124b)을 가질 수 있다. 제1-1초기화 채널영역(1124a)와 제1-2초기화 채널영역(1124b) 사이 영역은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역이면서 다른 하나의 드레인영역에 해당할 수 있다. 제1-1초기화 채널영역(1124a)의 일 측으로 제1초기화 박막트랜지스터(T4)의 소스영역이 연장되고, 제1초기화 박막트랜지스터(T4)의 소스영역은 제1초기화 전압선(1110)에 연결될 수 있다. 제1-2초기화 채널영역(1124b)의 타 측으로 제1초기화 박막트랜지스터(T4)의 드레인영역이 연장되고, 제1초기화 박막트랜지스터(T4)의 드레인영역은 제1보상 박막트랜지스터(T3-1)의 드레인영역과 연결되면서, 제2컨택홀(CNT2), 제2아일랜드(1323) 및 제8컨택홀(CNT8)을 통하여 구동게이트전극(1230)과 연결될 수 있다.
동작제어 박막트랜지스터(T5)의 채널영역(1125)의 양 측으로 동작제어 박막트랜지스터(T5)의 소스영역 및 드레인영역이 연장될 수 있다. 동작제어 박막트랜지스터(T5)의 드레인영역은 구동 박막트랜지스터(T1)의 소스영역 및 스위칭 박막트랜지스터(T2)의 드레인영역과 연결된다. 동작제어 박막트랜지스터(T5)의 소스영역은 제3컨택홀(CNT3) 및 제1전극(1330)을 경유하여, 구동전압선(1420)에 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 채널영역(1126)의 양 측으로 발광제어 박막트랜지스터(T6)의 소스영역 및 드레인영역이 연장될 수 있다. 발광제어 박막트랜지스터(T6)의 소스영역은 제2보상 박막트랜지스터(T3-2)의 소스영역 및 구동 박막트랜지스터(T1)의 드레인영역과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 드레인영역은 제2초기화 박막트랜지스터(T7)의 소스영역과 연결되면서, 제4컨택홀(CNT4), 제3아일랜드(1325, 도 6 참조), 제13컨택홀(CNT13, 도 6 참조), 연결전극(1430, 도 7 참조) 및 제15컨택홀(CNT15, 도 7 참조)를 경유하여 화소전극(1510, 도 8 참조)에 연결될 수 있다.
제2초기화 박막트랜지스터(T7)의 채널영역(1127)의 양 측으로 제2초기화 박막트랜지스터(T7)의 소스영역 및 드레인영역이 연장될 수 있다. 제2초기화 박막트랜지스터(T7)의 소스영역은 발광제어 박막트랜지스터(T6)의 드레인영역과 연결되면서, 제4컨택홀(CNT4), 제3아일랜드(1325, 도 6 참조), 제13컨택홀(CNT13, 도 6 참조), 연결전극(1430, 도 7 참조) 및 제15컨택홀(CNT15, 도 7 참조)를 경유하여 화소전극(1510, 도 8 참조)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 드레인영역은 제2초기화 전압선(1130)에 연결될 수 있다.
제2초기화 전압선(1130)은 제5컨택홀(CNT5), 제4아일랜드(1327, 도 6 참조) 및 제14컨택홀(CNT14)를 통하여 제2방향(y 방향)으로 연장된 상부 제2초기화 전압선(1440, 도 6)에 연결될 수 있다. 도 4에서는 제1초기화 전압선(1110)과 제2초기화 전압선(1130) 별도로 구비되어 있으나, 다른 실시예에서, 제2초기화 전압선(1130)은 생략될 수도 있다. 이하에서는 제1초기화 전압선(1110)과 제2초기화 전압선(1130)이 각각 구비된 경우를 중심으로 설명한다.
제1초기화 전압선(1110), 반도체패턴(1120) 및 제2초기화 전압선(1130)은 일체(一體)로 구비될 수 있다. 또한, 제1초기화 전압선(1110), 반도체패턴(1120) 및 제2초기화 전압선(1130)은 동일 물질을 포함할 수 있다.
반도체층(1100) 상에는 게이트절연층(113)이 위치한다. 게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 5, 도 9 및 도 10을 참조하면, 게이트절연층(113) 상에 제1도전층(1200)이 배치된다. 제1도전층(1200)은 제2하부스캔선(1210), 제1배선(1220), 발광제어선(1240), 제3하부스캔선(126), 및 구동게이트전극(1230)을 포함할 수 있다. 제2하부스캔선(1210), 제1배선(1220), 발광제어선(1240), 제3하부스캔선(126), 및 구동게이트전극(1230)은 동일 물질을 포함할 수 있다. 예컨대, 제2하부스캔선(1210), 제1배선(1220), 발광제어선(1240), 제3하부스캔선(126), 및 구동게이트전극(1230)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제2하부스캔선(1210)은 제6컨택홀(CNT6)을 통하여 제2스캔선(1311)과 연결된다. 제2하부스캔선(1210)은 제1초기화 박막트랜지스터(T4)의 제1-1초기화 채널영역(1124a)과 중첩하여 제1초기화 박막트랜지스터(T4)의 게이트전극(1214a)으로 기능할 수 있다. 일 실시예에서, 제2하부스캔선(1210)은 제1방향(x 방향)과 교차하는 제3방향(예컨대, -y 방향)으로 돌출되어 제1방향(x 방향)으로 연장되는 돌출배선을 더 포함할 수 있다. 돌출배선은 제1초기화 박막트랜지스터(T4)의 제1-2초기화 채널영역(1124b)와 중첩하여 제1초기화 박막트랜지스터(T4)의 게이트전극(1214b)으로 기능할 수 있다.
제1배선(1220)은 제1방향(x 방향)으로 연장되되, 제1방향(x 방향)과 교차하는 제2방향(y 방향)으로 돌출된 제2배선(1220P)을 구비한다. 제1배선(1220)은 반도체패턴(1120, 도 4 참조)의 제2패턴(1120P2)과 일부 중첩하여 교차하고, 제2배선(1220P)은 반도체패턴(1120)의 제1패턴(1120P1)과 일부 중첩하여 교차한다.
제2배선(1220P)은 제7컨택홀(CNT7)를 통하여 제1스캔선(1313)과 연결된다. 제1배선(1220)은 스위칭 박막트랜지스터(T2)의 채널영역(1122)과 중첩하는 스위칭 박막트랜지스터(T2)의 게이트전극(1222) 및 제2보상 박막트랜지스터(T3-2)의 채널영역(1123b)와 중첩하는 제2보상 박막트랜지스터(T3-2)의 게이트전극(1223b)을 포함할 수 있다. 제2배선(1220P)은 제1보상 박막트랜지스터(T3-1)의 채널영역(1123a)과 중첩하는 제1보상 박막트랜지스터(T3-1)의 게이트전극(1223a)을 포함할 수 있다. 제1보상 박막트랜지스터(T3-1)의 게이트전극(1223a)과 제2보상 박막트랜지스터(T3-2)의 게이트전극(1223b)은 듀얼 게이트전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다.
구동게이트전극(1230)은 아일랜드 타입으로, 구동 박막트랜지스터(T1)의 채널영역(1121)과 중첩하도록 배치된다. 구동게이트전극(1230)은 구동 박막트랜지스터(T1)의 게이트전극으로 기능하며, 동시에 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1, 도 2 참조)으로 기능할 수 있다. 즉, 구동게이트전극(1230)과 제1스토리지 축전판(Cst1)은 일체(一體)인 것으로 이해될 수 있다.
발광제어선(1240)은 제1방향(x 방향)으로 연장되며, 동작제어 박막트랜지스터(T5)의 채널영역(1125)와 중첩하는 동작제어 박막트랜지스터(T5)의 게이트전극(1245) 및 발광제어 박막트랜지스터(T6)의 채널영역(1126)과 중첩하는 발광제어 박막트랜지스터(T6)의 게이트전극(1246)을 포함한다.
제3하부스캔선(1260)은 제10컨택홀(CNT10)를 통하여 제3스캔선(1317)과 연결된다. 제3하부스캔선(1260)은 제2초기화 박막트랜지스터(T7)의 채널영역(1127)과 중첩하는 제2초기화 박막트랜지스터(T7)의 게이트전극(1267)을 포함한다.
일 실시예에서, 도 5에 도시된 것과 같이, 제1도전층(1200)은 리페어전극(1250)을 포함할 수 있다. 리페어전극(1250)은 제9컨택홀(CNT9)를 통하여 리페어선(1315, 도 6 참조)에 연결될 수 있다. 리페어전극(1250)의 일부는 제3아일랜드(1325)를 경유하여, 제2초기화 전압선(1130)과 연결될 수 있다. 화소회로에 불량이 발생한 경우, 리페어전극(1250)의 일부 영역에 레이저 빔을 조사하여 단락시킴으로써, 대응하는 유기발광소자(OLED)는 항상 빛을 방출하지 않게 되며, 대응하는 화소는 암점이 될 수 있다.
제1도전층(1200) 상에 층간절연층(115)이 위치한다. 층간절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 6, 도 9 및 도 10을 참조하면, 층간절연층(115) 상에 제2도전층(1300)이 배치된다. 제2도전층(1300)은 제1스캔선(1313), 제2스캔선(1311), 제3스캔선(1317), 제1전극(1330), 제1아일랜드(1321), 제2아일랜드(1323), 제3아일랜드(1325) 및 제4아일랜드(1327)을 포함할 수 있다. 제1스캔선(1313), 제2스캔선(1311), 제3스캔선(1317), 제1전극(1330), 제1아일랜드(1321), 제2아일랜드(1323), 제3아일랜드(1325) 및 제4아일랜드(1327)는 동일 물질을 포함할 수 있다. 예컨대, 제1스캔선(1313), 제2스캔선(1311), 제3스캔선(1317), 제1전극(1330), 제1아일랜드(1321), 제2아일랜드(1323), 제3아일랜드(1325) 및 제4아일랜드(1327)는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1스캔선(1313), 제2스캔선(1311), 제3스캔선(1317), 제1전극(1330), 제1아일랜드(1321), 제2아일랜드(1323), 제3아일랜드(1325) 및 제4아일랜드(1327)는 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1스캔선(1313)은 제1방향(x 방향)으로 연장되며, 층간절연층(115)을 관통하는 제7컨택홀(CNT7)을 통해 제1도전층(1200)의 제2배선(1220P)과 연결된다.
제2스캔선(1311)은 제1방향(x 방향)으로 연장되며, 층간절연층(115)을 관통하는 제6컨택홀(CNT6)을 통해 제1도전층(1200)의 제2하부스캔선(1210)에 연결된다. 기판(100)의 상면과 수직한 방향에서 볼 때, 제2스캔선(1311)과 제2하부스캔선(1210)은 중첩하여 배치될 수 있다.
제1아일랜드(1321)는 게이트절연층(113) 및 층간절연층(115)을 관통하는 제1컨택홀(CNT1)을 통하여, 반도체층(1100)의 스위칭 박막트랜지스터(T2)의 소스영역과 연결되고, 제1평탄화층(117)을 관통하는 제11컨택홀(CNT11)을 통하여 제3도전층(1400)의 데이터선(1410)과 연결된다.
제2아일랜드(1323)는 게이트절연층(113) 및 층간절연층(115)을 관통하는 제2컨택홀(CNT2)을 통하여, 반도체층(1100)의 제1보상 박막트랜지스터(T3-1)의 드레인영역과 연결되고, 층간절연층(115)을 관통하는 제8컨택홀(CNT8)을 통하여, 제1도전층(1200)의 구동게이트전극(1230)과 연결된다.
제1전극(1330)은 기판(100)의 상면과 수직하는 방향에서 볼 때, 구동게이트전극(1230)과 중첩하여 배치되고, 제2방향(y 방향)으로 돌출된 돌출전극(1330P)은 구비한다. 제1전극(1330)은 게이트절연층(113) 및 층간절연층(115)을 관통하는 제3컨택홀(CNT3)을 통하여, 반도체층(1100)의 동작제어 박막트랜지스터(T5)의 소스영역과 연결되고, 제1평탄화층(117)을 관통하는 제12컨택홀(CNT12)을 통하여 제3도전층(1400)의 구동전압선(1420)과 연결된다. 제1전극(133)은 구동게이트전극(1230)과 중첩하여 스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)로 기능할 수 있다. 돌출전극(1330P)은 반도체층(1100)의 노드부(1120P)의 일부와 중첩하여, 보상 커패시터(Cc)의 제2보상축전판(Cc2)으로 기능할 수 있다. 다시 말해, 제1보상 박막트랜지스터(T3-1)의 채널영역(1123a)과 제2보상 박막트랜지스터(T3-2)의 채널영역(1123b) 사이의 영역에 해당하는 제1패턴(1120P1)의 일부와 제2패턴(1120P2)의 일부는 보상 커패시터(Cc)의 제1보상축전판(Cc1)으로 기능하고, 이와 중첩하는 돌출전극(1330P)은 제2보상축전판(Cc2)으로 기능할 수 있다.
돌출전극(1330P)은 기판(100)의 상면에 수직한 방향에서 볼 때, 제3도전층(1400)의 데이터선(1410)의 일부와 중첩하여, 반도체층(1100)의 노드부(1120P)를 데이터선(1410)으로부터 커버할 수 있다. 따라서, 데이터선(1410)에 데이터신호(Dm)로 인하여, 데이터선(1410)에 인접한 제1보상 박막트랜지스터(T3-1) 및 제2보상 박막트랜지스터(T3-2)가 영향을 받아 해당 유기발광소자(OLED)의 휘도가 변화하는 것을 방지하거나 감소시킬 수 있다. 일 실시예에서, 보상 커패시터(Cc)의 정전용량은 스토리지 커패시터(Cst)의 정전용량의 50% 이상일 수 있다. 다른 일 실시예에서, 보상 커패시터(Cc)의 정전용량은 스토리지 커패시터(Cst)의 정전용량의 70% 이상일 수 있다.
제1전극(1330)은 제1방향(x 방향)을 따라 복수 개 배치될 수 있으며, 인접한 제1전극(1330)들은 연결부를 통하여 서로 연결되어 일체(一體)로 구비될 수 있다. 제1전극(1330)과 제3도전층(1400)의 구동전압선(1420)은 메쉬(mesh) 구조를 형성할 수 있다.
제3아일랜드(1325)는 게이트절연층(113) 및 층간절연층(115)를 관통하는 제4컨택홀(CNT4)를 통하여 발광제어 박막트랜지스터(T6)의 드레인영역 및 제2초기화 박막트랜지스터(T7)의 소스영역과 연결되고, 제1평탄화층(117)을 관통하는 제13컨택홀(CNT13)을 통하여 제3도전층(1400)의 연결전극(1430)과 연결될 수 있다.
제3스캔선(1317)은 제1방향(x 방향)으로 연장되고, 층간절연층(115)을 관통하는 제10컨택홀(CNT10)을 통하여 제3하부스캔선(1260)과 연결될 수 있다. 기판(100)의 상면에 수직한 방향에서 볼 때, 제3스캔선(1317)과 제3하부스캔선(1260)은 중첩하여 배치될 수 있다.
일 실시예에서, 제2도전층(1300)은 제1방향(x 방향)으로 연장되는 리페어선(1315)를 더 포함할 수 있다. 리페어선(1315)은 층간절연층(115)을 관통하는 제9컨택홀(CNT9)을 통하여 리페어전극(1250)에 연결될 수 있다.
제4아일랜드(1327)는 게이트절연층(113) 및 층간절연층(115)를 관통하는 제5컨택홀(CNT5) 및 제1평탄화층(117)을 관통하는 제14컨택홀(CNT14)를 통하여 반도체층(1100)의 제2초기화 전압선(1130)과 제3도전층(1400)의 상부 제2초기화 전압선(1440)을 연결할 수 있다.
제2도전층(1300) 상에 제1평탄화층(117)이 배치된다. 제1평탄화층(117)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(117)은 무기물을 포함할 수 있다.
도 3, 도 7, 도 9 및 도 10을 참조하면, 제1평탄화층(117) 상에 제3도전층(1400)이 배치된다. 제3도전층(1400)은 데이터선(1410), 구동전압선(1420), 연결전극(1430) 및 상부 제2초기화 전압선(1440)을 포함할 수 있다. 데이터선(1410), 구동전압선(1420), 연결전극(1430) 및 상부 제2초기화 전압선(1440)은 동일 물질을 포함할 수 있다. 예컨대, 데이터선(1410), 구동전압선(1420), 연결전극(1430) 및 상부 제2초기화 전압선(1440)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(1410), 구동전압선(1420), 연결전극(1430) 및 상부 제2초기화 전압선(1440)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(1410)은 제1화소(PX1)과 연결되는 제1데이터선(1411), 제2화소(PX2)와 연결되는 제2데이터선(1412) 및 제3화소(PX3)와 연결되는 제3데이터선(1413)을 포함할 수 있다. 각 데이터선(1410)은 제2방향(y 방향)을 따라 연장될 수 있다. 데이터선(1410)은 제1평탄화층(117)을 관통하는 제11컨택홀(CNT11)을 통하여 제2도전층(1300)의 제1아일랜드(1321)와 연결된다.
기판(100)의 상면과 수직한 방향에서 볼 때, 데이터선(1410), 제2도전층(1300)의 돌출전극(1330P) 및 반도체층(1100)의 노드부(1120P)는 중첩하여 배치될 수 있다. 돌출전극(1330P)은 정전압이 인가되는 제1전극(1330)과 일체를 이루어, 데이터선(1410)의 신호 변동에 의한 크로스토크 현상을 방지 또는 감소시킬 수 있다.
구동전압선(1420)은 제2방향(y 방향)을 따라 연장되며, 제1평탄화층(117)을 관통하는 제12컨택홀(CNT12)을 통해 제1전극(1330)과 연결된다. 이웃하는 화소(PX1, PX2, PX3)의 구동전압선(1420)들과 제1방향(x 방향)으로 연결되어 일체를 이루는 복수의 제1전극(1330)들은 그물 구조를 이루며, 구동전압선(1420)의 전압 강하를 방지할 수 있다.
연결전극(1430)은 제1평탄화층(117)을 관통하는 제13컨택홀(CNT13)을 통하여 제3아일랜드(1325)에 연결되고, 제2평탄화층(118)을 관통하는 제15컨택홀(CNT15)을 통하여 화소전극에 연결될 수 있다.
제3도전층(1400) 상에 제2평탄화층(118)이 배치된다. 제2평탄화층(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제2평탄화층(118)은 무기물을 포함할 수 있다.
도 3, 도 8, 도 9 및 도 10을 참조하면, 제2평탄화층(118) 상에 제4도전층(1500)이 배치된다. 제4도전층(1500)은 제1화소전극(1510), 제2화소전극(1520) 및 제3화소전극(1530)을 포함할 수 있다. 제1화소전극(1510), 제2화소전극(1520) 및 제3화소전극(1530)은 동일 물질을 포함할 수 있다. 제1화소전극(1510), 제2화소전극(1520) 및 제3화소전극(1530)인 반사전극일 수 있다. 예를 들어, 제1화소전극(1510), 제2화소전극(1520) 및 제3화소전극(1530)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
제1화소전극(1510)은 제1화소(PX1)에 대응하고, 제2화소전극(1520)은 제2화소(PX2)에 대응하고, 제3화소전극(1530)은 제3화소(PX3)에 대응할 수 있다. 기판(100)의 상면과 수직한 방향에서 볼 때, 제1화소전극(1510)은 제1화소(PX1)의 반도체패턴(1120)과 중첩하여 배치되고, 제2화소전극(1520)은 제2화소(PX2)의 반도체패턴(1120) 및 제3화소(PX3)의 반도체패턴(1120)과 중첩하여 배치될 수 있다.
제1화소전극(1510) 및 제2화소전극(1520)은 중첩하는 반도체패턴(1120)들 각각의 제1패턴(1120P1)을 커버하는 돌출부를 가질 수 있다. 예컨대, 평면 상에서 볼 때, 제1화소전극(1510)의 돌출부(1510P)는 제1화소(PX1)의 반도체패턴(1120)의 제1패턴(1120P1)과 중첩하여 배치될 수 있다. 제2화소전극(1520)은 제2화소(PX2)의 반도체패턴(1120)의 제1패턴(1120P1)과 중첩하는 제1돌출부(1520P1)와, 제3화소(PX3)의 반도체패턴(1120)의 제1패턴(1120P1)과 중첩하는 제2돌출부(1520P2)를 구비할 수 있다.
제1화소전극(1510) 및 제2화소전극(1520)은 제1방향(x 방향)을 따라 교번하여 배치될 수 있다. 제3화소전극(1530)은 제1화소전극(1510) 및 제2화소전극(1520)으로부터 제2방향(y 방향)으로 이격하여 배치될 수 있다. 마찬가지로, 제3화소전극(1530)과 제1화소전극(1510) 및 제2화소전극(1520)은 제2방향(y 방향)dmf Ekfk 교번하여 배치될 수 있다. 일 실시예에서, 제3화소전극(1530)은 반도체패턴(1120)의 제1패턴(1120P1)과 중첩하지 않으므로, 제3화소전극(1530)은 돌출부를 구비하지 않을 수 있다.
도 9에 도시된 바와 같이, 화소전극들(1510, 1520, 1530) 상에는 화소정의막(119), 발광층(221) 및 기능층(222)을 포함하는 중간층(220)이 배치될 수 있다.
화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 형성될 수 있다. 화소정의막(119)은 화소전극들(1510, 1520, 1530) 각각의 중심부를 노출하는 개구를 가져 각 유기발광소자(OLED)들의 발광영역을 정의한다. 또한, 화소정의막(119)은 화소전극들(1510, 1520, 1530) 각각의 가장자리를 커버하여, 상부의 대향전극(230)과 화소전극들(1510, 1520, 1530) 사이의 거리를 증가시킴으로써 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
발광층(221)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층(221)은 저분자 유기물 또는 고분자 유기물일 수 있다.
발광층(221)의 상부 또는 하부에 기능층(222)이 선택적으로 배치될 수 있다. 기능층(222)은 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및/또는 전자 주입층(EIL; electron injection layer) 등을 포함할 수 있다.
발광층(221)은 화소전극들(1510, 1520, 1530)에 대응하여 패터닝된 형상을 가질 수 있다. 기능층(222)은 복수의 화소전극들(1510, 1520, 1530)에 걸쳐서 일체(一體)이거나, 화소전극들(1510, 1520, 1530) 각각에 대응하여 패터닝되는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 예컨대 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 대향전극(230)은 금속 박막 위에 위치하는 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수도 있다. 대향전극(230)은 디스플레이영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층(220)과 화소정의막(119)의 상부에 배치될 수 있다.
대향전극(230) 상에는 봉지층이 배치될 수 있다. 일 실시예에서, 봉지층은 적어도 하나의 무기봉지층(310) 및 적어도 하나의 유기봉지층(320)을 갖는 다층 구조를 가질 수 있다. 무기봉지층(310) 및 유기봉지층(320)은 유기발광소자(OLED)가 수분 등 이물질에 노출되는 것을 방지 또는 감소시킬 수 있다. 다른 실시예에서, 봉지층은 투명한 밀봉부재가 기판(100)과 결합되어, 기판(100)과 밀봉부재 사이의 내부공간이 밀봉되는 구조일수도 있다.
도 10을 참조하면, 상술한 바와 같이, 반도체층(1100)의 노드부(1120P)가 제1보상축전판(Cc1)로 기능하고, 제2도전층(1300)의 돌출전극(1330P)이 제2보상축전판(Cc2)로 기능하여, 보상커패시터(Cc)를 구성할 수 있다. 돌출전극(1330P)은 구상게이트전극(1230)과 중첩하여 스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)로 기능하는 제1전극(1330)과 일체(一體)를 이루며, 정전압이 인가될 수 있다. 따라서, 인접한 데이터선(1413)의 신호 변동에 의한 화소의 휘도 변화를 방지 또는 감소시킬 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
111: 버퍼층
113: 게이트절연층
115: 층간절연층
117: 제1평탄화층
118: 제2평탄화층
119: 화소정의막
220: 중간층
221: 발광층
222: 기능층
230: 대향전극
310: 무기봉지층
320: 유기봉지층
1100: 반도체층
1200: 제1도전층
1300: 제2도전층
1400: 제3도전층
1500: 제4도전층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 반도체패턴을 포함하는, 반도체층;
    상기 반도체층 상에 배치되고, 제1방향(x)으로 연장되는 제1배선, 상기 제1배선으로부터 상기 제1방향과 교차하는 제2방향으로 돌출된 제2배선 및 구동게이트전극을 포함하는, 제1도전층; 및
    상기 제1도전층 상에 배치되고, 상기 구동게이트전극과 중첩하는 제1전극을 포함하는, 제2도전층;을 포함하고,
    상기 반도체패턴은 상기 제1방향으로 연장되어 상기 제2배선과 중첩하는 제1패턴과, 상기 제2방향으로 연장되 상기 제1배선과 중첩하는 제2패턴을 포함하고,
    상기 제1전극은 상기 제1패턴의 적어도 일부 및 상기 제2패턴의 적어도 일부와 중첩하는 돌출전극을 갖는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 반도체층은 상기 제1방향으로 연장되는 제1초기화 전압선 및 제2초기화 전압선을 더 포함하고,
    상기 반도체패턴은 상기 제1초기화 전압선 및 상기 제2초기화 전압선과 전기적으로 연결되는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1패턴과 중첩하는 상기 제2배선을 게이트전극으로 하는, 제1보상트랜지스터; 및
    상기 제2패턴과 중첩하는 상기 제1배선을 게이트전극으로 하는, 제2보상트랜지스터;를 더 포함하고,
    상기 제1패턴과 상기 제2패턴은 일체로 구비되는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 돌출전극을 상부전극으로 하고, 상기 돌출전극과 중첩하는 상기 제1패턴의 적어도 일부 및 상기 제2패턴의 적어도 일부를 하부전극으로 하는, 보상커패시터를 더 포함하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1전극을 상부전극으로 하고, 상기 구동게이트전극을 하부전극으로 하는, 스토리지 커패시터를 더 포함하고,
    상기 보상커패시터의 정전용량은 상기 스토리지 커패시터의 정전용량의 50 % 이상인, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 반도체패턴 및 상기 제1전극은 상기 제1방향을 따라 복수 개 구비되고,
    상기 제2도전층은 인접한 제1전극들을 연결하는 연결부를 더 포함하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1전극과 상기 연결부는 일체로 구비되는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2도전층은, 상기 제1방향으로 연장되고, 상기 제2배선과 전기적으로 연결되는 제1스캔선을 더 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1도전층은 상기 제1방향으로 연장되는 제2하부스캔선 및 제3하부스캔선을 포함하고,
    상기 제2도전층은 상기 제2하부스캔선과 전기적으로 연결되는 제2스캔선 및 상기 제3하부스캔선과 전기적으로 연결되는 제3스캔선을 포함하고,
    상기 제2하부스캔선과 상기 제2스캔선은 중첩하여 배치되고,
    상기 제3하부스캔선과 상기 제3스캔선은 중첩하여 배치되는, 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제2도전층 상에 배치되고, 상기 제2방향으로 연장되는 데이터선을 포함하는, 제3도전층을 더 포함하고,
    상기 돌출전극은 상기 데이터선의 일부와 중첩하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 돌출전극은 상기 제1전극으로부터 상기 제2방향으로 돌출된, 디스플레이 장치
  12. 제10항에 있어서,
    상기 제3도전층은 상기 제2방향으로 연장되는 구동전압선을 더 포함하고,
    상기 구동전압선은 상기 제1전극과 전기적으로 연결되는, 디스플레이 장치..
  13. 제1항에 있어서,
    상기 제1전극은 상기 구동게이트전극의 일부를 노출하고,
    상기 제1패턴의 일 측은 상기 제2패턴과 연결되고, 상기 제1패턴의 타 측은 상기 구동게이트전극의 노출된 일부와 전기적으로 연결되는, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 반도체패턴은 상기 제1방향을 따라 복수 개 구비되고,
    상기 제2도전층 상에 배치되고, 복수의 화소전극들을 포함하는, 제4도전층;을 더 포함하고,
    상기 반도체패턴들 중 제1반도체패턴과 연결된 제1화소전극은 상기 제1반도체패턴의 제1패턴과 중첩하는 제1돌출부를 갖는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 반도체패턴들 중 제2반도체패턴과 연결된 제2화소전극은 상기 제2반도체패턴 및 상기 제2반도체패턴과 인접한 제3반도체패턴과 중첩하고,
    상기 제2화소전극은 상기 제2반도체패턴의 제1패턴과 중첩하는 제2돌출부 및 상기 제3반도체패턴의 제1패턴과 중첩하는 제3돌출부를 갖는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1화소전극과 상기 제2화소전극은 제1방향을 따라 교번하여 배치되고,
    상기 제3반도체패턴과 연결된 제3화소전극은 상기 제1화소전극 또는 상기 제2화소전극과 제2방향을 따라 교번하여 배치되는, 디스플레이 장치.
  17. 제1항에 있어서,
    상기 반도체층과 상기 제1도전층 사이에 배치되는 게이트절연층; 및
    상기 제1도전층과 상기 제2도전층 사이에 배치되는 층간절연층;을 더 포함하고,
    상기 구동게이트전극과 상기 제1전극은 상기 층간절연층을 사이에 두고 중첩하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 층간절연층 상에 배치되고, 상기 제1방향으로 연장되는 제1스캔선;을 더 포함하고,
    상기 제1전극과 상기 제1스캔선은 동일 물질을 포함하는, 디스플레이 장치.
  19. 제17항에 있어서,
    상기 돌출전극과 상기 제1패턴의 적어도 일부 및 상기 제2패턴의 적어도 일부는 상기 게이트절연층 및 상기 층간절연층을 사이에 두고 중첩하는, 디스플레이 장치.
  20. 제17항에 있어서,
    상기 제2도전층 상에 배치되는 평탄화층; 및
    상기 평탄화층 상에 배치되고, 상기 제2방향으로 연장되는 구동전압선 및 데이터선을 포함하는, 제3도전층;을 더 포함하고,
    상기 제1전극과 상기 구동전압선은 상기 평탄화층에 구비된 컨택홀을 통하여 연결되는, 디스플레이 장치.
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