KR20230157577A - 디스플레이 장치 - Google Patents

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KR20230157577A
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electrode
capacitor electrode
capacitor
layer
semiconductor layer
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KR1020220056883A
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김혜민
구본용
박명훈
유병창
이동훈
정경훈
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삼성디스플레이 주식회사
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Publication date
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Abstract

본 발명은 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 위하여, 제1커패시터전극과, 상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하는 제2커패시터전극과, 상기 제2커패시터전극 상부에 위치하며 상기 제2커패시터전극에 전기적으로 연결된 전원전압라인과, 상기 전원전압라인과 동일층 상에 위치하며 상기 제1커패시터전극에 전기적으로 연결된 연결전극과, 상기 연결전극 상부에 위치하며 상기 연결전극에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치에 관한 것이다.
유기발광 디스플레이 장치는 디스플레이 소자로서 유기발광소자를 구비한다. 유기발광소자는 화소전극과, 대향전극과, 이들 사이에 개재되는 발광층을 포함하는 중간층을 포함한다. 그리고 유기발광 디스플레이 장치는 이러한 유기발광소자에 인가되는 전기적 신호를 제어하기 위한 박막트랜지스터, 커패시터 및/또는 배선을 포함한다.
그러나 이러한 종래의 디스플레이 장치에는 커패시터의 용량이 부족하여 고품질의 이미지를 디스플레이할 수 없다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1커패시터전극과, 상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하는 제2커패시터전극과, 상기 제2커패시터전극 상부에 위치하며 상기 제2커패시터전극에 전기적으로 연결된 전원전압라인과, 상기 전원전압라인과 동일층 상에 위치하며 상기 제1커패시터전극에 전기적으로 연결된 연결전극과, 상기 연결전극 상부에 위치하며 상기 연결전극에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치가 제공된다.
상기 제2커패시터전극을 덮는 절연층 상에 위치하는 반도체층과, 상기 반도체층 상부에 위치하는 게이트전극을 더 구비하고, 상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치할 수 있다.
상기 반도체층은 산화물반도체를 포함할 수 있다.
상기 연결전극은 상기 게이트전극 및 상기 반도체층에 전기적으로 연결될 수 있다.
상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하되, 상기 제2커패시터전극으로부터 이격되도록 상기 제2커패시터전극과 동일층에 위치하는, 제3커패시터전극을 더 구비할 수 있다.
상기 제2커패시터전극과 중첩하도록 상기 제2커패시터전극 상부에 위치하며, 상기 연결전극에 전기적으로 연결된, 제4커패시터전극을 더 구비할 수 있다.
상기 제2커패시터전극을 덮는 절연층 상에 위치하는 반도체층과, 상기 반도체층 상부에 위치하는 게이트전극을 더 구비하고, 상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치하며, 상기 제4커패시터전극은 상기 반도체층과 일체(一體)일 수 있다.
상기 반도체층은 산화물반도체를 포함할 수 있다.
상기 제2커패시터전극과 중첩하는 부분 및 상기 전원전압라인과 중첩하는 부분을 갖도록 상기 제2커패시터전극과 상기 전원전압라인 사이에 위치하며, 상기 연결전극에 전기적으로 연결된, 제4커패시터전극을 더 구비할 수 있다.
상기 제2커패시터전극을 덮는 절연층 상에 위치하는 반도체층과, 상기 반도체층 상부에 위치하는 게이트전극을 더 구비하고, 상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치하며, 상기 제4커패시터전극은 상기 반도체층과 일체(一體)일 수 있다.
상기 반도체층은 산화물반도체를 포함할 수 있다.
본 발명의 일 관점에 따르면, 제1커패시터전극과, 상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하는 제3커패시터전극과, 상기 제3커패시터전극을 덮는 절연층 상에 위치하는 반도체층과, 상기 반도체층으로부터 이격되도록 상기 반도체층과 동일층에 위치하며 상기 제1커패시터전극과 중첩하는 제4커패시터전극과, 상기 제4커패시터전극 상부에 위치하며 상기 제4커패시터전극에 전기적으로 연결된 전원전압라인과, 상기 전원전압라인과 동일층 상에 위치하며 상기 제1커패시터전극에 전기적으로 연결된 연결전극과, 상기 연결전극 상부에 위치하며 상기 연결전극에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치가 제공된다.
상기 제4커패시터전극은 상기 반도체층이 포함하는 물질과 동일한 물질을 포함할 수 있다.
상기 반도체층과 상기 제4커패시터전극은 산화물반도체를 포함할 수 있다.
상기 반도체층 상부에 위치하는 게이트전극을 더 구비하고, 상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치할 수 있다.
상기 연결전극은 상기 게이트전극 및 상기 반도체층에 전기적으로 연결될 수 있다.
본 발명의 일 관점에 따르면, 제1커패시터전극과, 상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하는 제3커패시터전극과, 상기 제3커패시터전극으로부터 이격되도록 상기 제3커패시터전극과 동일층에 위치하는 제2커패시터전극과, 상기 제3커패시터전극을 덮는 절연층 상에 위치하는 반도체층과, 상기 반도체층으로부터 이격되도록 상기 반도체층과 동일층에 위치하며 상기 제2커패시터전극과 중첩하는 제4커패시터전극과, 상기 제4커패시터전극 상부에 위치하며 상기 제4커패시터전극에 전기적으로 연결된 전원전압라인과, 상기 전원전압라인과 동일층 상에 위치하며 상기 제1커패시터전극에 전기적으로 연결된 연결전극과, 상기 연결전극 상부에 위치하며 상기 연결전극에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치가 제공된다.
상기 제4커패시터전극은 상기 반도체층이 포함하는 물질과 동일한 물질을 포함할 수 있다.
상기 반도체층과 상기 제4커패시터전극은 산화물반도체를 포함할 수 있다.
상기 반도체층 상부에 위치하는 게이트전극을 더 구비하고, 상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치할 수 있다.
상기 연결전극은 상기 게이트전극 및 상기 반도체층에 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 일 화소의 회소회로이다.
도 3은 도 2에 도시된 화소회로를 동작시키기 위한 제어 신호들의 타이밍도이다.
도 4는 도 1의 디스플레이 장치가 포함하는 일 화소를 개략적으로 도시하는 레이아웃이다.
도 5 내지 도 9는 도 4의 레이아웃에 포함된 층들을 개략적으로 도시하는 평면도들이다.
도 10은 도 4 내지 도 9의 A-A'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소가 포함하는 반도체층과 게이트층을 개략적으로 도시하는 평면도이다.
도 12는 도 11의 A-A'선 및 B-B'선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소가 포함하는 반도체층과 게이트층을 개략적으로 도시하는 평면도이다.
도 14는 도 13의 A-A'선 및 C-C'선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
도 15 내지 도 18는 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소가 포함하는 층들을 개략적으로 도시하는 평면도들이다.
도 19는 도 15 내지 도 18의 A-A'선 및 D-D'선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소의 일부분을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다. 도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 디스플레이 패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이 패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 제품일 수 있다.
디스플레이 패널(10)은 디스플레이영역(DA)과 디스플레이영역(DA) 외측의 주변영역(PA)을 포함한다. 디스플레이영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소들이 디스플레이영역(DA)에 배치될 수 있다. 디스플레이 패널(10)에 대략 수직인 방향에서 바라볼 시, 디스플레이영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 도 1에서는 디스플레이영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다.
주변영역(PA)은 디스플레이영역(DA)의 외측에 위치할 수 있다. 주변영역(PA)의 일부분의 (x축 방향으로의) 폭은 디스플레이영역(DA)의 (x축 방향으로의) 폭보다 좁을 수 있다. 이러한 구조를 통해 필요하다면 후술하는 것과 같이 주변영역(PA)의 적어도 일부가 용이하게 벤딩되도록 할 수 있다.
물론 디스플레이 패널(10)은 기판(100, 도 10 참조)을 포함하므로, 기판(100)이 상술한 것과 같은 디스플레이영역(DA)과 주변영역(PA)을 갖는다고 할 수도 있다. 이하에서는 편의상 기판(100)이 디스플레이영역(DA) 및 주변영역(PA)을 갖는 것으로 설명한다.
디스플레이 패널(10)은 또한 필요하다면 메인영역(MR), 메인영역(MR) 외측의 벤딩영역(BR), 그리고 벤딩영역(BR)을 중심으로 메인영역(MR)의 반대편에 위치하는 서브영역(SR)을 갖는다고 할 수 있다. 벤딩영역(BR)에서는 디스플레이 패널(10)의 벤딩이 이루어져, z축 방향에서 바라볼 시 서브영역(SR)의 적어도 일부가 메인영역(MR)과 중첩되도록 할 수 있다. 물론 본 발명이 벤딩된 디스플레이 장치에 한정되는 것은 아니며, 벤딩되지 않는 디스플레이 장치에도 적용될 수 있다. 서브영역(SR)은 비디스플레이영역일 수 있다. 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩되도록 함으로써, 디스플레이 장치를 전면(前面)에서 (-z 방향으로) 바라볼 시 비디스플레이영역이 시인되지 않도록 하거나 시인되더라도 그 시인되는 면적이 최소화되도록 할 수 있다.
디스플레이 패널(10)의 서브영역(BR)에는 구동칩(20) 등이 배치될 수 있다. 구동칩(20)은 디스플레이 패널(10)을 구동하는 집적회로를 포함할 수 있다. 이러한 집적회로는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
구동칩(20)은 디스플레이 패널(10)의 서브 영역(SR)에 실장될 수 있다. 구동칩(20)은 디스플레이영역(DA)의 표시면과 동일한 면 상에 실장되지만, 전술한 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩됨에 따라, 구동칩(20)은 메인영역(MR)의 배면 상에 위치하게 될 수 있다.
디스플레이 패널(10)의 서브영역(SR) 단부에는 인쇄회로기판(30) 등이 부착될 수 있다. 이러한 인쇄회로기판(30) 등은 기판 상의 패드(미도시)를 통해 구동칩(20) 등에 전기적으로 연결될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치가 포함하는 디스플레이소자의 발광층은 유기물을 포함하거나 무기물을 포함할 수도 있다. 또한 디스플레이 장치는 발광층과, 발광층에서 방출되는 광의 경로 상에 위치한 양자점층을 구비할 수도 있다.
전술한 것과 같이 디스플레이 패널(10)은 기판(100)을 포함한다. 디스플레이 패널(10)이 포함하는 다양한 구성요소들은 기판(100) 상에 위치할 수 있다. 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 전술한 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩되는 경우, 기판(100)은 플렉서블 또는 벤더블 특성을 가질 필요가 있다. 이 경우, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
디스플레이영역(DA)에는 복수의 화소들이 위치한다. 화소들 각각은 부화소(sub-pixel)를 의미하며, 유기발광다이오드(OLED)와 같은 디스플레이소자를 포함할 수 있다. 화소는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
화소는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 스캔 구동회로, 발광제어 구동회로, 단자, 전원전압공급라인 및 전극전원공급라인 등이 배치될 수 있다. 스캔 구동회로는 스캔라인을 통해 화소에 스캔 신호를 제공할 수 있다. 발광제어 구동회로는 발광제어라인을 통해 화소에 발광 제어 신호를 제공할 수 있다. 기판(100)의 주변영역(PA)에 배치된 단자는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(30)과 전기적으로 연결될 수 있다. 인쇄회로기판(30)의 단자는 디스플레이 패널(10)의 단자와 전기적으로 연결될 수 있다.
인쇄회로기판(30)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(30)을 통해 구동회로들에 각각 전달될 수 있다. 또한, 제어부는 전원전압공급라인에 제1전원전압을 전달하고 전극전원공급라인에 제2전원전압을 제공할 수 있다. 제1전원전압(ELVDD 또는 구동전압)은 전원전압공급라인과 연결된 전원전압라인(1520, 도 9 참조)을 통해 각 화소에 전달되고, 제2전원전압(ELVSS 또는 공통전압)은 전극전원공급라인과 연결된 화소의 대향전극(230, 도 10 참조)에 전달될 수 있다. 전극전원공급라인은 일측이 개방된 루프 형상을 가져, 디스플레이영역(DA)을 부분적으로 둘러싸는 형상을 가질 수 있다.
한편, 제어부는 데이터신호를 생성하며, 생성된 데이터신호는 구동칩(20)과 데이터라인(1510, 도 9 참조)을 통해 화소에 전달될 수 있다.
참고로 "라인"이라 함은 "배선"이라는 의미일 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서 마찬가지이다.
도 2는 도 1의 디스플레이 장치가 포함하는 일 화소의 회소회로이다. 즉, 도 2는 도 1의 디스플레이 장치가 포함하는 일 화소의 등가회로도이다.
도 2를 참조하면, 화소(PX)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PC)를 포함할 수 있다. 화소회로(PC)는 제1트랜지스터(T1) 내지 제5트랜지스터(T5), 제1커패시터(C1) 및 제2커패시터(C2)를 포함할 수 있다. 제1트랜지스터(T1)는 게이트전극과 소스영역 사이의 전위차에 따라 소스-드레인 전류의 크기가 결정되는 구동 트랜지스터이다. 제2트랜지스터(T2) 내지 제5트랜지스터(T5)는 게이트전극과 소스영역 사이의 전위차에 따라, 실질적으로는 게이트전극에 인가되는 전압에 따라 턴-온 또는 턴-오프되는 스위칭 트랜지스터일 수 있다. 제1트랜지스터(T1) 내지 제5트랜지스터(T5)는 박막트랜지스터로 구현될 수 있다. 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1트랜지스터(T1) 내지 제5트랜지스터(T5) 각각의 제1단자는 소스영역 또는 드레인영역이고, 제2단자는 제1단자와 상이한 단자일 수 있다. 예컨대, 제1단자가 소스영역인 경우 제2단자는 드레인영역일 수 있다.
화소(PX)는 제1스캔신호(GW)를 전달하는 제1스캔라인(GWL), 제2스캔신호(GI)를 전달하는 제2스캔라인(GIL), 제3스캔신호(GR)를 전달하는 제3스캔라인(GRL), 발광제어신호(EM)를 전달하는 발광제어라인(EL) 및 데이터신호(DATA)를 전달하는 데이터라인(DL)에 연결될 수 있다. 전원전압라인(PL)은 제1트랜지스터(T1)로 제1전원전압(ELVDD 또는 구동전압)을 전달할 수 있다. 초기화전압라인(VIL)은 초기화전압(VINT)을 유기발광다이오드(OLED)로 전달할 수 있다. 기준전압라인(VRL)은 기준전압(VREF)을 제1트랜지스터(T1)의 게이트전극으로 전달할 수 있다.
제1트랜지스터(T1) 내지 제5트랜지스터(T5)의 반도체층은 산화물반도체를 포함할 수 있다. 산화물반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물반도체의 경우 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 따라서 제1트랜지스터(T1) 내지 제5트랜지스터(T5)의 반도체층이 산화물반도체를 포함하도록 하여, 누설전류의 발생을 방지하는 동시에 소비전력이 줄어든 표시장치를 구현할 수 있다. 또한 산화물반도체 트랜지스터를 이용하는 경우, LTPS(Low-Temperature Polycrystaline Silicon) 반도체 트랜지스터를 형성하기 위해 ELA(Excimer Laser Annealing)에 의한 결정화 공정이 필요하지 않기에, 디스플레이 패널의 제작 비용을 획기적으로 줄일 수 있다. 따라서 산화물반도체 트랜지스터를 이용할 경우, 대면적의 표시장치의 구현에 유리하다.
산화물반도체는 광에 민감하여, 외부로부터의 광에 의해 전류량 등에 변동이 발생할 수 있다. 따라서 산화물반도체 하부에 금속층을 위치시켜 외부로부터의 광을 흡수 또는 반사시키는 것을 고려할 수 있다. 제1트랜지스터(T1) 내지 제5트랜지스터(T5) 각각의 산화물반도체 하부에 위치하는 금속층은 하부 게이트전극으로 기능할 수 있다. 즉 제1트랜지스터(T1) 내지 제5트랜지스터(T5) 각각은 2개의 게이트전극들을 갖는 더블 게이트 트랜지스터일 수 있다. 이 두 개의 게이트전극들은 서로 다른 층에 위치하며 상호 중첩할 수 있다. 예컨대, 제1트랜지스터(T1) 내지 제5트랜지스터(T5) 각각은 N채널 산화물반도체 트랜지스터이고, 제1트랜지스터(T1) 내지 제5트랜지스터(T5) 각각의 게이트전극들은 산화물반도체를 사이에 두고 서로 마주보도록 위치할 수 있다.
제1트랜지스터(T1)는 제1노드(N1)에 연결된 제1게이트전극과 제3노드(N3)에 연결된 제2게이트전극, 제2노드(N2)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)의 제2게이트전극은 제1트랜지스터(T1)의 제2단자에 연결되어 제1트랜지스터(T1)의 제2단자에 인가되는 전압에 의해 제어될 수 있고, 제1트랜지스터(T1)의 출력 포화(output saturation) 특성을 향상시킬 수 있다. 제1트랜지스터(T1)의 제1단자는 제5트랜지스터(T5)를 경유하여 전원전압라인(PL)에 연결되고, 제2단자는 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)로 흐르는 구동전류(Id)의 전류량을 제어할 수 있다.
데이터 기입 트랜지스터인 제2트랜지스터(T2)는 제1스캔라인(GWL)에 연결된 제1게이트전극과 제2게이트전극, 데이터라인(DL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함한다. 제2트랜지스터(T2)의 제2단자는 제1트랜지스터(T1)의 게이트전극에 전기적으로 연결될 수 있다. 제2트랜지스터(T2)는 제1스캔라인(GWL)으로부터 전달된 제1스캔신호(GW)에 따라 턴-온되어 데이터라인(DL)과 제1노드(N1)를 전기적으로 연결하여, 데이터라인(DL)으로부터 전달된 데이터신호(DATA)를 제1노드(N1)로 전달할 수 있다.
제1초기화 트랜지스터인 제3트랜지스터(T3)는 제3스캔라인(GRL)에 연결된 제1게이트전극과 제2게이트전극, 기준전압라인(VRL)에 연결된 제1단자, 그리고 제1노드(N1)에 연결된 제2단자를 포함한다. 제3트랜지스터(T3)의 제2단자는 제1트랜지스터(T1)의 게이트전극에 전기적으로 연결될 수 있다. 제3트랜지스터(T3)는 제3스캔라인(GRL)으로부터 전달된 제3스캔신호(GR)에 따라 턴-온되어 기준전압라인(VRL)으로부터 전달된 기준전압(VREF)을 제1노드(N1)로 전달할 수 있다.
제2초기화 트랜지스터인 제4트랜지스터(T4)는 제2스캔라인(GIL)에 연결된 제1게이트전극과 제2게이트전극, 제3노드(N3)에 연결된 제1단자, 그리고 초기화전압라인(VIL)에 연결된 제2단자를 포함한다. 제4트랜지스터(T4)의 제1단자는 제1트랜지스터(T1)의 제2단자에 전기적으로 연결될 수 있다. 제4트랜지스터(T4)는 제2스캔라인(GIL)으로부터 전달된 제2스캔신호(GI)에 따라 턴-온되어 초기화전압라인(VIL)으로부터 전달된 초기화전압(VINT)을 제3노드(N3)로 전달할 수 있다.
발광제어 트랜지스터인 제5트랜지스터(T5)는 발광제어라인(EL)에 연결된 제1게이트전극과 제2게이트전극, 전원전압라인(PL)에 연결된 제1단자, 그리고 제2노드에 연결된 제2단자를 포함한다. 물론 제5트랜지스터(T5)의 제2단자는 제1트랜지스터(T1)의 제1단자에 전기적으로 연결될 수 있다. 제5트랜지스터(T5)는 발광제어라인(EL)으로부터 전달된 발광제어신호(EM)에 따라 턴-온 또는 턴-오프될 수 있다.
스토리지 커패시터(storage capacitor)인 제1커패시터(C1)는 제1노드(N1)와 제3노드(N3) 사이에 전기적으로 연결될 수 있다. 제1커패시터(C1)의 제1단자는 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2단자는 제1트랜지스터(T1)의 제2게이트전극과 제2단자, 제4트랜지스터(T4)의 제1단자 및 유기 발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다. 제1커패시터(C1)는 스토리지 커패시터로서, 제1트랜지스터(T1)의 문턱전압 및 데이터신호에 대응하는 전압을 저장할 수 있다.
홀딩 커패시터(holding capacitor)인 제2커패시터(C2)는 제3노드(N3)와 전원전압라인(PL) 사이에 전기적으로 연결될 수 있다. 제2커패시터(C2)의 제1단자는 전원전압라인(PL)에 연결되고, 제2단자는 제1트랜지스터(T1)의 제2게이트전극과 제2단자, 제1커패시터(C1)의 제2단자, 제4트랜지스터(T4)의 제1단자 및 유기 발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다. 참고로 제1커패시터(C1)의 용량은 제2커패시터(C2)의 용량보다 클 수 있다.
유기발광다이오드(OLED)는 화소전극(애노드) 및 화소전극을 마주하는 대향전극(캐소드)을 포함하고, 대향전극은 제2전원전압(ELVSS 또는 공통전압)을 인가받을 수 있다. 대향전극은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성된 공통전극일 수 있다.
도 3은 도 2에 도시된 화소회로를 동작시키기 위한 제어 신호들의 타이밍도이다. 이하 도 2 및 도 3을 함께 참조하여 설명한다.
화소(PX)는 한 프레임 동안 제1기간(D1) 내지 제4기간(D4)으로 구분하여 동작할 수 있다. 이하에서는 편의상, 제1기간(D1) 내지 제3기간(D3)은 화소가 발광하지 않는 제1비발광기간(PR1)이라 하고, 제4기간(D4)은 화소가 발광하는 제1발광기간(PR2)이라 한다.
제2스캔신호(GI)는 제1기간(D1)에 턴-온 전압으로 공급될 수 있다. 제1스캔신호(GW)는 제3기간(D3)에 턴-온 전압으로 공급될 수 있다. 즉, 제2스캔신호(GI)가 턴-온 전압을 갖는 기간은 제1스캔신호(GW)가 턴-온 전압을 갖는 기간보다 앞설 수 있다. 제3스캔신호(GR)는 제1기간(D1)과 제2기간(D2)에 턴-온 전압으로 공급될 수 있다. 발광제어신호(EM)는 제1기간(D1) 및 제3기간(D3) 동안 턴-오프 전압으로 공급되고, 제2기간(D2) 및 제4기간(D4) 동안 턴-온 전압으로 공급될 수 있다. 제1스캔신호(GW), 제2스캔신호(GI) 및 제3스캔신호(GR)의 펄스 폭은 턴-온 전압 유지 기간일 수 있다. 발광제어신호(EM)의 펄스 폭은 턴-오프 전압을 갖는 기간일 수 있다. 여기서, 턴-온 전압은 트랜지스터의 턴-온 전압으로, 예컨대 하이 레벨의 전압일 수 있다.
전원전압라인(PL)으로부터 제1전원전압(ELVDD 또는 구동전압)이 공급되고, 기준전압라인(VRL)으로부터 기준전압(VREF)이 공급되고, 초기화전압라인(VIL)으로부터 초기화전압(VINT)이 공급될 수 있다.
제1기간(D1)은 제1트랜지스터(T1)의 게이트전극이 연결된 제1노드(N1)와 유기발광다이오드(OLED)의 화소전극(애노드)이 연결된 제3노드(N3)를 초기화하는 초기화기간일 수 있다.
제1기간(D1)에, 제2스캔라인(GIL)으로 턴-온 전압의 제2스캔신호(GI)가 공급되고, 제3스캔라인(GRL)으로 턴-온 전압의 제3스캔신호(GR)가 공급될 수 있다. 제1스캔신호(GW)와 발광제어신호(EM)는 턴-오프 전압으로 공급될 수 있다. 제2스캔신호(GI)의 턴-온 전압은 대략 1 수평주사기간(horizontal scanning period, 1H)의 폭을 가질 수 있다.
제2스캔신호(GI)에 의해 제4트랜지스터(T4)가 턴-온되고, 제3스캔신호(GR)에 의해 제3트랜지스터(T3)가 턴-온될 수 있다. 제3트랜지스터(T3)가 턴-온되어 기준전압(VREF)이 제1노드(N1), 즉 제1트랜지스터(T1)의 게이트전극으로 공급될 수 있다. 제4트랜지스터(T4)가 턴-온되어 제3노드(N3), 즉 유기발광다이오드(OLED)의 화소전극의 전압이 초기화전압(VINT)으로 설정될 수 있다. 즉, 유기발광다이오드(OLED)에 기생적으로 형성된 커패시터(미도시)가 방전되도록 하여, 유기발광다이오드(OLED)가 초기화되도록 할 수 있다.
제2기간(D2)은 제1트랜지스터(T1)의 문턱전압을 보상하는 보상기간일 수 있다. 제2기간(D2)에, 제1스캔신호(GW)는 턴-오프 전압을 유지하고, 제2스캔신호(GI)는 턴-오프 전압으로 바뀌고, 제3스캔신호(GR)는 턴-온 전압을 유지하고, 발광제어신호(EM)는 턴-온 전압으로 바뀔 수 있다.
제2기간(D2)에 제3스캔라인(GRL)으로 턴-온 전압의 제3스캔신호(GR)가 공급되어 제3트랜지스터(T3)가 턴-온되고, 발광제어라인(EML)으로 턴-온 전압의 발광제어신호(EM)가 공급되어 제5트랜지스터(T5)가 턴-온될 수 있다. 이에 따라 제2노드(N2)로 제1전원전압(ELVDD 또는 구동전압)이 공급되고, 제1노드(N1)로 기준전압(VREF)이 공급되어 제1트랜지스터(T1)는 턴-온되며, 제1트랜지스터(T1)의 제2단자의 전압이 기준전압(VREF)과 제1트랜지스터(T1)의 문턱전압(Vth)의 차(VREF-Vth) 이하로 하강하면 제1트랜지스터(T1)는 턴-오프될 수 있다. 그리고, 제1커패시터(C1)에는 제1트랜지스터(T1)의 문턱전압(Vth)에 대응하는 전압이 충전될 수 있다.
제3기간(D3)은 데이터신호가 화소로 공급되는 데이터기입기간일 수 있다. 제3기간(D3)에 제2스캔신호(GI)는 턴-오프 전압을 유지하고, 제3스캔신호(GR)와 발광제어신호(EM)는 턴-오프 전압으로 바뀌고, 제1스캔신호(GW)가 턴-온 전압으로 바뀔 수 있다. 제1스캔신호(GW)의 턴-온 전압은 대략 1 수평주사기간(1H)의 폭을 가질 수 있다.
제3기간(D3)에 제1스캔라인(GWL)으로 턴-온 전압의 제1스캔신호(GW)가 공급되어 제2트랜지스터(T2)가 턴-온될 수 있다. 이때 턴-오프 전압의 제2스캔신호(GI), 제3스캔신호(GR) 및 발광제어신호(EM)에 의해 제3트랜지스터(T3), 제4트랜지스터(T4) 및 제5트랜지스터(T5)는 턴-오프될 수 있다.
제2트랜지스터(T2)는 데이터라인(DL)으로부터의 데이터신호(DATA)를 제1노드(N1), 즉 제1트랜지스터(T1)의 게이트전극으로 전달할 수 있다. 이에 따라 제1노드(N1)의 전압은 기준전압(VREF)에서 데이터신호(DATA)에 대응하는 전압(VDATA)으로 변경될 수 있다. 이때 제1노드(N1)의 전압 변화량에 대응하여 제2노드(N2)의 전압도 변경될 수 있다. 제2노드(N2)의 전압은 제1커패시터(C1), 제2커패시터(C2) 및 유기발광다이오드(OLED)의 기생 커패시터 간의 용량비에 따라 변화될 수 있다. 이에 따라 제1커패시터(C1)에는 제1트랜지스터(T1)의 문턱전압(Vth) 및 데이터신호(DATA)에 대응하는 전압(VDATA)이 충전될 수 있다.
제4기간(D4)은 유기발광다이오드(OLED)가 발광하는 기간일 수 있다. 제4기간(D4)에 발광제어신호(EM)가 턴-온 전압으로 바뀌고, 제1스캔신호(GW), 제2스캔신호(GI) 및 제3스캔신호(GR)는 턴-오프 전압일 수 있다.
제4기간(D4)에 턴-오프 전압의 제1스캔신호(GW), 제2스캔신호(GI) 및 제3스캔신호(GR)에 의해 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 턴-오프되고, 턴-온 전압의 발광제어신호(EM)에 의해 제5트랜지스터(T5)는 턴-온되어 제2노드(N2)로 제1전원전압(ELVDD 또는 구동전압)이 공급될 수 있다.
제1트랜지스터(T1)는 제1커패시터(C1)에 저장되었던 전압, 즉 제1트랜지스터(T1)의 게이트전극-소스영역 사이의 전위차(VGS)(제1노드(N1)와 제3노드(N3) 간의 전위차)에서 제1트랜지스터(T1)의 문턱 전압(Vth)을 감산한 전압(VGS-Vth)에 대응하는 크기를 갖는 구동전류(Id∝(VGS-Vth)2)를 출력하고, 이에 따라 유기발광다이오드(OLED)는 제1트랜지스터(T1)의 문턱 전압(Vth)에 무관한 구동전류(Id)의 크기에 대응하는 휘도로 발광할 수 있다.
물론 이와 같은 구동모드는 예시적인 것이고, 본 발명의 디스플레이 장치는 다른 구동모드로 작동할 수도 있다.
도 4는 도 1의 디스플레이 장치가 포함하는 일 화소를 개략적으로 도시하는 레이아웃이고, 도 5 내지 도 9는 도 4의 레이아웃에 포함된 층들을 개략적으로 도시하는 평면도들이며, 도 10은 도 4 내지 도 9의 A-A'선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
이 도면들에 도시된 것과 같이, 디스플레이 장치는 서로 인접하는 제1화소(P1), 제2화소(P2) 및 제3화소(P3)를 포함할 수 있다. 제1화소(P1) 내지 제3화소(P3)는 도 4 등에 도시된 것과 같이 동일한 형상을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니며, 제1화소(P1) 내지 제3화소(P3)는 서로 상이한 다양한 구성을 취할 수도 있다.
제1화소(P1) 내지 제3화소(P3) 각각은 동일 또는 유사한 화소회로를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 일부 도전 패턴들에 대해서는 제1화소(P1)의 구성을 기준으로 설명하나, 이 도전 패턴들은 제2화소(P2)와 제3화소(P3)에도 적용될 수 있다.
기판(100) 상에는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하는 제1버퍼층(111)이 위치할 수 있다. 제1버퍼층(111)은 기판(100)으로부터 금속 원자들이나 불순물 등이 그 상부에 위치한 구성요소들로 확산되는 현상을 방지할 수 있다.
제1버퍼층(111) 상에는 도 5에 도시된 것과 같은 제1하부금속층(1100)이 위치할 수 있다. 제1하부금속층(1100)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1하부금속층(1100)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1하부금속층(1100)은 다층구조를 가질 수 있는데, 예컨대 제1하부금속층(1100)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다. 물론 제1하부금속층(1100)은 Ti/Al/Ti와 같은 3층구조를 가질 수도 있는 등, 그 층구조와 포함하는 물질은 다양하게 변형될 수 있다.
제1하부금속층(1100)은 제1방향(x축 방향)으로 연장된 전극전원보조라인(1110)과, 역시 제1방향으로 연장된 전원전압보조라인(1120), 그리고 제1커패시터전극(1130)을 포함할 수 있다.
전술한 것과 같이 디스플레이영역(DA) 외측에 위치하는 전극전원공급라인은 일측이 개방된 루프 형상을 가져, 디스플레이영역(DA)을 부분적으로 둘러싸는 형상을 가질 수 있다. 제1방향으로 연장된 전극전원보조라인(1110)은 이러한 전극전원공급라인의 일측과 타측을 전기적으로 연결하여, 디스플레이영역(DA) 전체에 있어서 공통전극인 대향전극에 일정한 제2전원전압(ELVSS 또는 공통전압)이 인가되도록 할 수 있다.
제1방향으로 연장된 전원전압보조라인(1120)은, 후술하는 제2방향(y축 방향)으로 연장된 전원전압라인(1520, 도 9 참조)에 전기적으로 연결될 수 있다. 상호 전기적으로 연결된 전원전압보조라인(1120)들과 전원전압라인(1520)들은 디스플레이영역(DA)에 있어서 메쉬구조의 도전층을 형성하여, 디스플레이영역(DA) 전체에 있어서 일정한 제1전원전압(ELVDD 또는 구동전압)이 유지되도록 할 수 있다.
제1커패시터전극(1130)은 고립된(isolated) 형상을 가질 수 있다. 제1커패시터전극(1130)은 제1커패시터(C1)의 일 전극 역할을 하면서 동시에 제2커패시터(C2)의 일 전극 역할을 할 수 있다. 이러한 제1커패시터전극(1130)은 후술하는 제1연결전극(1541, 도 9 참조)에 의해 제1트랜지스터(T1)의 게이트전극 및 제2단자, 제4트랜지스터(T4)의 제1단자, 그리고 유기발광다이오드(OLED)의 화소전극 등에 전기적으로 연결될 수 있다. 제1커패시터전극(1130)은 도 5에 도시된 것과 같이 서로 연결된 제1부분(1131)과 제2부분(1132)을 포함할 수 있다. 제1부분(1131)은 제2커패시터(C2)의 일 전극 역할을 할 수 있고, 제2부분(1132)은 제1커패시터(C1)의 일 전극 역할을 할 수 있다. 이에 대해서는 후술한다.
제2버퍼층(112)은 이러한 제1하부금속층(1100)을 덮도록 기판(100) 상에 배치될 수 있다. 제2버퍼층(112)은 절연 물질을 포함할 수 있다. 예를 들어, 제2버퍼층(112)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등과 같은 무기절연층을 포함할 수 있다.
도 6에 도시된 것과 같은 제2하부금속층(1200)은 제2버퍼층(112) 상에 위치할 수 있다. 제2하부금속층(1200)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2하부금속층(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2하부금속층(1200)은 다층구조를 가질 수 있는데, 예컨대 제2하부금속층(1200)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다. 물론 제2하부금속층(1200)은 Ti/Al/Ti와 같은 3층구조를 가질 수도 있는 등, 그 층구조와 포함하는 물질은 다양하게 변형될 수 있다.
제2하부금속층(1200)은 제1방향(x축 방향)으로 연장된 기준전압보조라인(1210, 도 2의 VRL), 제3스캔라인(1220, 도 2의 GRL), 제1스캔라인(1230, 도 2의 GWL), 발광제어라인(1240, 도 2의 EL), 초기화전압라인(1250, 도 2의 VIL) 및 제2스캔라인(1260, 도 2의 GIL)을 포함할 수 있다. 기준전압보조라인(1210)의 기능에 대해서는 후술한다. 그 외의 라인들의 기능에 대해서는 도 2 및 도 3을 참조하여 전술한 바와 같다.
제2하부금속층(1200)은 이러한 라인들 외에도, 고립된 형상을 갖는 제2커패시터전극(1270)과, 마찬가지로 고립된 형상을 갖는 제3커패시터전극(1280)을 포함할 수 있다. 즉, 제3커패시터전극(1280)은 제2커패시터전극(1270)으로부터 이격되도록 제2커패시터전극(1270)과 동일층에 위치할 수 있다. 제2커패시터전극(1270)은 제1커패시터전극(1130)과 중첩하도록 제1커패시터전극(1130) 상부에 위치할 수 있다. 즉, 제2커패시터전극(1270)은 제1커패시터전극(1130)과 중첩하는 부분을 포함할 수 있다. 구체적으로, 제2커패시터전극(1270)은 제1커패시터전극(1130)의 제1부분(1131)과 중첩하는 부분을 가질 수 있다. 제1커패시터전극(1130)의 제1부분(1131)과 제2커패시터전극(1270)은 제2커패시터(C2, 도 2 참조)를 형성할 수 있다. 제3커패시터전극(1280) 역시 제1커패시터전극(1130)과 중첩하도록 제1커패시터전극(1130) 상부에 위치할 수 있다. 즉, 제3커패시터전극(1280)은 제1커패시터전극(1130)과 중첩하는 부분을 포함할 수 있다. 구체적으로, 제3커패시터전극(1280)은 제1커패시터전극(1130)의 제2부분(1132)과 중첩하는 부분을 가질 수 있다. 제1커패시터전극(1130)의 제2부분(1132)과 제3커패시터전극(1280)은 제1커패시터(C1, 도 2 참조)를 형성할 수 있다.
제3버퍼층(113)은 이러한 제2하부금속층(1200)을 덮도록 기판(100) 상에 배치될 수 있다. 제3버퍼층(113)은 절연 물질을 포함할 수 있다. 예를 들어, 제3버퍼층(113)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등과 같은 무기절연층을 포함할 수 있다.
도 7에 도시된 것과 같은 반도체층(1300)은 제3버퍼층(113) 상에 위치할 수 있다. 반도체층(1300)은 전술한 것과 같이 산화물반도체를 포함할 수 있다. 예컨대 반도체층(1300)은 Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등과 같은 Zn 산화물계 물질을 포함할 수 있다. 또는, 반도체층(1300)은 징크옥사이드(ZnOx: ZnO 또는 ZnO2)에 인듐(In), 갈륨(Ga) 또는 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O) 또는 IGTZO(In-Ga-Sn-Zn-O)를 포함할 수 있다.
전술한 제1트랜지스터(T1) 내지 제5트랜지스터(T5)는 반도체층(1300)을 따라 위치하게 된다. 도 8에서는 반도체층(1300)이 상호 이격된 두 개의 부분들을 포함하는 것으로 도시하고 있다. 이러한 부분들은 후술하는 소스/드레인층(1500)이 포함하는 구성요소들에 전기적으로 연결될 수 있다.
게이트절연막(115)은 반도체층(1300) 상에 위치할 수 있다. 게이트절연막(115)은 반도체층(1300)을 덮도록 기판(100) 상에 위치할 수도 있지만, 도 10에 도시된 것과 같이 게이트절연막(115) 상에 위치하는 게이트층(1400, 도 8 참조)과 동일한 형상을 갖도록 패터닝될 수도 있다. 게이트절연막(115)은 절연 물질을 포함할 수 있다. 예를 들어, 게이트절연막(115)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등과 같은 무기절연층을 포함할 수 있다.
도 8에 도시된 것과 같은 게이트층(1400)은 게이트절연막(115) 상에 위치할 수 있다. 도 8에서는 편의상 게이트층(1400)을 그 하부에 위치하는 반도체층(1300)과 함께 도시하였다. 게이트층(1400)은 제1게이트전극(1410), 제2게이트전극(1420), 제3게이트전극(1430), 제4게이트전극(1440) 및 제5게이트전극(1450)을 포함할 수 있는데, 이들은 상호 이격되도록 위치할 수 있다. 제조과정에서 이와 같이 상호 이격된 제1게이트전극(1410) 내지 제5게이트전극(1450)을 형성할 시, 게이트층(1400) 형성용 도전층을 그 하부의 게이트절연막(115) 형성용 절연층과 동시에 동일한 형상으로 패터닝하여 형성할 수 있다. 이에 따라 제1게이트전극(1410) 내지 제5게이트전극(1450) 각각은 고립된 형상을 가지며, 마찬가지로 고립된 형상을 갖는 게이트절연막(115) 상에 위치할 수 있다.
이러한 게이트층(1400)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 게이트층(1400)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 게이트층(1400)은 다층구조를 가질 수 있는데, 예컨대 게이트층(1400)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제1게이트전극(1410)은 구동 트랜지스터인 제1트랜지스터(T1)의 게이트전극이고, 제2게이트전극(1420)은 데이터 기입 트랜지스터인 제2트랜지스터(T2)의 게이트전극이며, 제3게이트전극(1430)은 제1초기화 트랜지스터인 제3트랜지스터(T3)의 게이트전극이고, 제4게이트전극(1440)은 제2초기화 트랜지스터인 제4트랜지스터(T4)의 게이트전극이며, 제5게이트전극(1450)은 발광제어 트랜지스터인 제5트랜지스터(T5)의 게이트전극일 수 있다.
참고로 제1트랜지스터(T1) 내지 제5트랜지스터(T5)는 전술한 것과 같이 더블 게이트 트랜지스터들이기에, 제1트랜지스터(T1) 내지 제5트랜지스터(T5)는 제1게이트전극(1410) 내지 제5게이트전극(1450) 외에 이들에 대응하는 게이트전극들을 더 포함할 수 있다. 예컨대 구동 트랜지스터인 제1트랜지스터(T1)는, 후술하는 제1연결전극(1541)에 의해 반도체층(1300)에 전기적으로 연결되는 제1게이트전극(1410)과, 제2하부금속층(1200)이 포함하는 제3커패시터전극(1280)의 일부분으로서 제1게이트전극(1410)과 중첩되는 부분을, 게이트전극들로 가질 수 있다. 데이터 기입 트랜지스터인 제2트랜지스터(T2)의 경우, 후술하는 제2연결전극(1542)에 의해 제1스캔라인(1230)에 연결되는 제2게이트전극(1420)과, 제2하부금속층(1200)이 포함하는 제1스캔라인(1230)의 일부분으로서 제2게이트전극(1420)과 중첩되는 부분을, 게이트전극들로 가질 수 있다. 제3트랜지스터(T3) 내지 제5트랜지스터(T5) 각각의 경우에도, 제2트랜지스터(T2)와 마찬가지 방식으로 두 개의 게이트전극들을 가질 수 있다.
이러한 제1게이트전극(1410) 내지 제5게이트전극(1450)의 위치가, 제1트랜지스터(T1) 내지 제5트랜지스터(T5)의 위치에 대응하는 것으로 이해될 수 있다. 그리고 이러한 제1게이트전극(1410) 내지 제5게이트전극(1450)과 반도체층(1300)이 중첩하는 부분들이, 트랜지스터들의 채널영역들일 수 있다. 반도체층(1300)에 있어서 채널영역들 각각의 일측과 타측은, 해당 박막트랜지스터의 제1단자와 제2단자일 수 있다.
층간절연막(117)은 이러한 게이트층(1400)을 덮도록 기판(100) 상에 위치할 수 있다. 도 10에 도시된 것과 같이 게이트절연막(115)이 게이트층(1400)의 구성요소들에 대응하도록 패터닝된 경우, 층간절연막(117)은 게이트층(1400)을 덮도록 제3버퍼층(113) 상에 위치할 수 있다. 층간절연막(117)은 절연물질을 포함할 수 있다. 예컨대, 층간절연막(117)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 9에 도시된 것과 같은 소스/드레인층(1500)은 층간절연막(117) 상에 위치할 수 있다.
소스/드레인층(1500)은 대략 제2방향(y축 방향)으로 연장된 데이터라인(1510, 도 2의 DL), 전원전압라인(1520, 도 2의 PL) 및 기준전압라인(1530, 도 2의 VRL)을 포함할 수 있다. 소스/드레인층(1500)은 이 외에도 고립된 형상의 연결전극들을 포함할 수 있다. 도 9에서는 소스/드레인층(1500)이 제1연결전극(1541), 제2연결전극(1542), 제3연결전극(1543), 제4연결전극(1544), 제5연결전극(1545), 제6연결전극(1546) 및 제7연결전극(1547)을 포함하는 것으로 도시하고 있다.
이러한 소스/드레인층(1500)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 소스/드레인층(1500)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 소스/드레인층(1500)은 다층구조를 가질 수 있는데, 예컨대 소스/드레인층(1500)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
데이터라인(1510)은 컨택홀(1510CNT)을 통해 그 하부의 반도체층(1300)에 전기적으로 연결되어, 데이터라인(1510)으로부터의 데이터신호(DATA)가 반도체층(1300)으로 전달되어 제2트랜지스터(T2)의 제1단자에 인가될 수 있다.
전원전압라인(1520)은 컨택홀(1520CNT1)을 통해 그 하부의 전원전압보조라인(1120)에 전기적으로 연결된다. 전원전압보조라인(1120)은 대략 제1방향(x축 방향)으로 연장되고 전원전압라인(1520)은 대략 제2방향(y축 방향)으로 연장되기에, 전기적으로 연결된 이들은 디스플레이영역(DA)에 있어서 메쉬구조의 도전층을 형성하여, 디스플레이영역(DA) 전체에 있어서 일정한 제1전원전압(ELVDD 또는 구동전압)이 유지되도록 할 수 있다.
한편, 전원전압라인(1520)은 컨택홀(1520CNT2)을 통해 그 하부의 반도체층(1300)에 전기적으로 연결된다. 이를 통해 제1전원전압(ELVDD 또는 구동전압)이 반도체층(1300)으로 전달되어 제5트랜지스터(T5)의 제1단자에 인가되도록 할 수 있다. 또한 전원전압라인(1520)은 컨택홀(1520CNT3)을 통해 그 하부의 제2하부금속층(1200)의 제2커패시터전극(1270)에 전기적으로 연결된다. 이를 통해 제1전원전압(ELVDD 또는 구동전압)이 제2커패시터(C2)의 제2커패시터전극(1270)에 인가되도록 할 수 있다.
기준전압라인(1530)은 컨택홀(1530CNT1)을 통해 제2하부금속층(1200)의 기준전압보조라인(1210)에 전기적으로 연결된다. 기준전압보조라인(1210)은 대략 제1방향(x축 방향)으로 연장되고 기준전압라인(1530)은 대략 제2방향(y축 방향)으로 연장되기에, 전기적으로 연결된 이들은 디스플레이영역(DA)에 있어서 메쉬구조의 도전층을 형성하여, 디스플레이영역(DA) 전체에 있어서 일정한 기준전압(VREF)이 유지되도록 할 수 있다. 또한, 기준전압라인(1530)은 컨택홀(1530CNT2)을 통해 그 하부의 반도체층(1300)에 전기적으로 연결된다. 이를 통해 기준전압(VREF)이 반도체층(1300)으로 전달되어 제3트랜지스터(T3)의 제1단자에 인가되도록 할 수 있다.
제1연결전극(1541)은 컨택홀(1541CNT1)을 통해 그 하부의 제1하부금속층(1100)의 제1커패시터전극(1130)에 전기적으로 연결된다. 그리고 제1연결전극(1541)은 컨택홀(1541CNT2)을 통해 그 하부의 제1트랜지스터(T1)의 제1게이트전극(1410)에 전기적으로 연결된다. 또한 제1연결전극(1541)은 컨택홀(1541CNT3)을 통해 그 하부의 반도체층(1300), 구체적으로 제1트랜지스터(T1)의 제2단자에 전기적으로 연결된다. 이처럼 제1연결전극(1541)은 도 2의 제3노드(N3)를 구성하는 역할을 할 수 있다.
이러한 제1연결전극(1541)은 그 상부에 위치하는 후술하는 평탄화층(119)에 형성된 컨택홀(211CNT)을 통해, 상부의 화소전극(210)에 연결된다. 이에 따라 반도체층(1300)으로부터의 구동전류(Id) 또는 초기화전압(VINT)이 제1연결전극(1541)을 통해 유기발광다이오드(OLED)의 화소전극(210)으로 전달되도록 할 수 있다.
제2연결전극(1542)은 컨택홀(1542CNT1)을 통해 하부의 제1스캔라인(1230)에 전기적으로 연결되고, 아울러 컨택홀(1542CNT2)을 통해 하부의 제2게이트전극(1420)에 전기적으로 연결된다. 이에 따라 제2연결전극(1542)은 제1스캔라인(1230)으로부터의 스캔신호가 데이터 기입 트랜지스터인 제2트랜지스터(T2)의 제2게이트전극(1420)에 인가될 수 있도록 한다.
제3연결전극(1543)은 컨택홀(1543CNT1)을 통해 하부의 제3스캔라인(1220)에 전기적으로 연결되고, 아울러 컨택홀(1543CNT2)을 통해 하부의 제3게이트전극(1430)에 전기적으로 연결된다. 이에 따라 제3연결전극(1543)은 제3스캔라인(1220)으로부터의 스캔신호가 제1초기화 트랜지스터인 제3트랜지스터(T3)의 제3게이트전극(1430)에 인가될 수 있도록 한다.
제4연결전극(1544)은 컨택홀(1544CNT1)을 통해 하부의 제2스캔라인(1260)에 전기적으로 연결되고, 아울러 컨택홀(1544CNT2)을 통해 하부의 제4게이트전극(1440)에 전기적으로 연결된다. 이에 따라 제4연결전극(1544)은 제2스캔라인(1260)으로부터의 스캔신호가 제2초기화 트랜지스터인 제4트랜지스터(T4)의 제4게이트전극(1440)에 인가될 수 있도록 한다.
제5연결전극(1545)은 컨택홀(1545CNT1)을 통해 하부의 발광제어라인(1240)에 전기적으로 연결되고, 아울러 컨택홀(1545CNT2)을 통해 하부의 제5게이트전극(1450)에 전기적으로 연결된다. 이에 따라 제5연결전극(1545)은 발광제어라인(1240)으로부터의 스캔신호가 발광제어 트랜지스터인 제5트랜지스터(T5)의 제5게이트전극(1450)에 인가될 수 있도록 한다.
제6연결전극(1546)은 컨택홀(1546CNT1)을 통해 하부의 제3커패시터전극(1280)에 전기적으로 연결되고, 아울러 컨택홀(1546CNT2)을 통해 하부의 반도체층(1300)에 전기적으로 연결된다. 이에 따라 제6연결전극(1546)은 제1커패시터(C1)의 제3커패시터전극(1280)을 데이터 기입 트랜지스터인 제2트랜지스터(T2)의 제2단자와 제1초기화 트랜지스터인 제3트랜지스터(T3)의 제2단자에 전기적으로 연결한다. 이처럼 제6연결전극(1546)은 도 2의 제1노드(N1)를 구성하는 역할을 할 수 있다.
제7연결전극(1547)은 컨택홀(1547CNT1)을 통해 하부의 초기화전압라인(1250)에 전기적으로 연결되고, 아울러 컨택홀(1547CNT2)을 통해 하부의 반도체층(1300)에 전기적으로 연결된다. 이에 따라 제7연결전극(1547)은 초기화전압라인(1250)으로부터의 초기화전압(VINT)이 제2초기화 트랜지스터인 제4트랜지스터(T4)의 제2단자에 인가될 수 있도록 한다.
평탄화층(119)은 이러한 소스/드레인층(1500)을 덮으며 층간절연막(117) 상에 위치할 수 있다. 평탄화층(119)은 유기 절연 물질을 포함할 수 있다. 예컨대, 평탄화층(119)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
평탄화층(119) 상에는 유기발광다이오드(OLED)가 위치할 수 있다. 유기발광다이오드(OLED)는 화소전극(210), 발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함할 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 예컨대 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 위치하는 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnOx: ZnO 또는 ZnO2), 인듐옥사이드(In2O3), 인듐갈륨옥사이드(IGO) 및 알루미늄징크옥사이드(AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
평탄화층(119) 상에는 화소정의막(121)이 배치될 수 있다. 화소정의막(121)은 화소전극(210)의 가장자리와 화소전극(210)과 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써, 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 즉, 화소정의막(121)은 개구를 가져 화소전극(210)의 중앙부를 노출시킬 수 있다. 이러한 화소정의막(121)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 발광층을 포함하는 중간층(220)의 적어도 일부는 화소정의막(121)에 형성된 개구 내에 위치할 수 있다. 이러한 개구에 의해 유기발광다이오드(OLED)의 발광영역이 정의될 수 있다. 이러한 중간층(220)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
발광층은 화소전극(210)에 대응하여 패터닝된 형상을 가질 수 있다. 중간층이 포함하는 발광층 이외의 층은, 복수개의 화소전극(210)들에 있어서 일체(一體)일 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 예컨대 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 대향전극(230)은 금속 박막 위에 위치하는 ITO, IZO, ZnO, ZnO2 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수도 있다. 대향전극(230)은 디스플레이영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층과 화소정의막(121)의 상부에 배치될 수 있다.
이러한 본 실시예에 따른 디스플레이 장치의 경우, 제1커패시터(C1)는 제1커패시터전극(1130)의 제2부분(1132)과 그 상부에 위치한 제3커패시터전극(1280)에 의해 형성되고, 제2커패시터(C2)는 제1커패시터전극(1130)의 제1부분(1131)과 그 상부에 위치한 제2커패시터전극(1270)에 의해 형성된다. 이때 제1커패시터전극(1130)의 제2부분(1132)과 제3커패시터전극(1280)사이와, 제1커패시터전극(1130)의 제1부분(1131)과 제2커패시터전극(1270) 사이는, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등과 같은 무기절연층을 포함하는 무기절연층인 제2버퍼층(112)이 개재된다.
이러한 무기절연층은 그 두께가 유기절연층에 비해 얇고, 또한 그 유전율이 상대적으로 높다. 따라서 이러한 구성을 통해 제1커패시터(C1)와 제2커패시터(C2) 각각의 커패시턴스를 획기적으로 높일 수 있다. 고해상도의 디스플레이 장치를 구현할 경우 평면도 상에서의 커패시터들 각각의 면적이 줄어들 수밖에 없다. 하지만 본 실시예에 따른 디스플레이 장치의 경우에는 상술한 것과 같은 구성을 통해, 고해상도 디스플레이 장치를 구현하면서도 제1커패시터(C1)와 제2커패시터(C2)의 커패시턴스를 충분히 높게 유지할 수 있다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소가 포함하는 반도체층(1300)과 게이트층(1400)을 개략적으로 도시하는 평면도이고, 도 12는 도 11의 A-A'선 및 B-B'선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치의 일 화소는, 도 5의 제1하부금속층(1100), 도 6의 제2하부금속층(1200), 도 11의 반도체층(1300)과 게이트층(1400), 그리고 도 9의 소스/드레인층(1500)을 구비할 수 있다.
본 실시예에 따른 디스플레이 장치의 반도체층(1300)이 도 7 및 도 8을 참조하여 전술한 실시예에 따른 디스플레이 장치의 반도체층(1300)과 상이한 점은, 구동 트랜지스터인 제1트랜지스터(T1)의 제2단자에 해당하는 반도체층(1300)의 부분이 연장되어, 제2커패시터전극(1270)과 중첩한다는 것이다. 도 11에서는 반도체층(1300)의 연장된 부분을 참조번호 1310으로 표시하고 있다. 이와 같이 반도체층(1300)의 연장된 부분을 제4커패시터전극(1310)이라 할 수 있다. 따라서 이러한 제4커패시터전극(1310)은 반도체층(1300)과 일체일 수 있다. 그러므로 제4커패시터전극(1310)은 반도체층(1300)과 마찬가지로 산화물반도체를 포함할 수 있다.
본 실시예에 따른 디스플레이 장치의 경우, 도 11의 B-B'선을 따라 취한 단면을 개략적으로 도시하는 도 12의 우측 부분에서 확인할 수 있는 것과 같이, 제4커패시터전극(1310)이 제2커패시터전극(1270)과 중첩하도록 제2커패시터전극(1270) 상부에 위치한다. 그리고 이러한 제4커패시터전극(1310)은 구동 트랜지스터인 제1트랜지스터(T1)의 제2단자에 해당하는 반도체층(1300)의 부분에서 연장되어 있기에, 제1연결전극(1541)을 통해 제1커패시터전극(1130)의 제1부분(1131)에 전기적으로 연결되어 있다. 따라서 제1하부금속층(1100)의 제1커패시터전극(1130)의 제1부분(1131)과 제2하부금속층(1200)의 제2커패시터전극(1270)이 형성하는 커패시터와, 반도체층(1300)의 제4커패시터전극(1310)과 제2하부금속층(1200)의 제2커패시터전극(1270)이 형성하는 커패시터가, 병렬연결되어 있는 것으로 간주될 수 있다.
커패시터들이 병렬연결될 경우, 총 커패시턴스는 커패시터들 각각의 커패시턴스의 합이 된다. 그러므로 제1커패시터전극(1130)의 제1부분(1131), 제2커패시터전극(1270) 및 제4커패시터전극(1310)이 형성하는 제2커패시터(C2)의 커패시턴스를, 평면도상에서의 그 넓이를 크게 넓히지 않더라도 획기적으로 높일 수 있다.
참고로 제4커패시터전극(1310)은 반도체층(1300)의 일부인 바, 필요하다면 제4커패시터전극(1310) 부분을 불순물 등으로 도핑함으로써 해당 부분의 도전성을 높일 수도 있다. 예컨대 도 11에 도시된 것과 같이 게이트층(1400)을 형성한 상태에서 도핑을 실시하면, 게이트층(1400)이 실드 역할을 하여, 반도체층(1300)의 게이트층(1400)으로 덮인 부분은 도핑되지 않아서 채널 역할을 하도록 하고, 반도체층(1300)의 게이트층(1400)으로 덮이지 않은 부분은 도전성이 높아지도록 하여 배선이나 전극과 동일 및/또는 유사한 역할을 하도록 할 수 있다. 이는 전술한 실시예 및 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소가 포함하는 반도체층(1300)과 게이트층(1400)을 개략적으로 도시하는 평면도이고, 도 14는 도 13의 A-A'선 및 C-C'선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치의 일 화소는, 도 5의 제1하부금속층(1100), 도 6의 제2하부금속층(1200), 도 13의 반도체층(1300)과 게이트층(1400), 그리고 도 9의 소스/드레인층(1500)을 구비할 수 있다.
본 실시예에 따른 디스플레이 장치의 반도체층(1300)이 도 11 및 도 12를 참조하여 전술한 실시예에 따른 디스플레이 장치의 반도체층(1300)과 상이한 점은, 제4커패시터전극(1310)의 제1방향(x축 방향)으로의 폭이 더 넓어졌다는 점이다. 이에 따라 제4커패시터전극(1310)은 그 상부의 전원전압라인(1520)과 중첩하는 부분을 갖게 된다. 즉, 제4커패시터전극(1310)은 그 하부의 제2커패시터전극(1270)과 중첩하는 부분 및 그 상부의 전원전압라인(1520)과 중첩하는 부분을 갖는다. 층 구조에 있어서, 제4커패시터전극(1310)은 제2커패시터전극(1270)과 전원전압라인(1520) 사이에 위치하게 된다.
도 11 및 도 12를 참조하여 전술한 것과 같이, 제4커패시터전극(1310)은 구동 트랜지스터인 제1트랜지스터(T1)의 제2단자에 해당하는 반도체층(1300)의 부분이 연장된 것으로 이해될 수 있다. 따라서 이러한 제4커패시터전극(1310)은 반도체층(1300)과 일체일 수 있다. 그러므로 제4커패시터전극(1310)은 반도체층(1300)과 마찬가지로 산화물반도체를 포함할 수 있다.
본 실시예에 따른 디스플레이 장치의 경우, 도 13의 C-C'선을 따라 취한 단면을 개략적으로 도시하는 도 14의 우측 부분에서 확인할 수 있는 것과 같이, 제4커패시터전극(1310)이 제2커패시터전극(1270)과 중첩하도록 제2커패시터전극(1270) 상부에 위치한다. 또한 제4커패시터전극(1310)은 그 상부의 전원전압라인(1520)과 중첩하는 부분을 갖는다. 그리고 이러한 제4커패시터전극(1310)은 구동 트랜지스터인 제1트랜지스터(T1)의 제2단자에 해당하는 반도체층(1300)의 부분에서 연장되어 있기에, 제1연결전극(1541)을 통해 제1커패시터전극(1130)의 제1부분(1131)에 전기적으로 연결되어 있다. 물론 전원전압라인(1520)은 컨택홀(1520CNT3)을 통해 제2커패시터전극(1270)과 전기적으로 연결되어 있다. 따라서 제1하부금속층(1100)의 제1커패시터전극(1130)의 제1부분(1131)과 제2하부금속층(1200)의 제2커패시터전극(1270)이 형성하는 커패시터와, 반도체층(1300)의 제4커패시터전극(1310)과 제2하부금속층(1200)의 제2커패시터전극(1270)이 형성하는 커패시터와, 반도체층(1300)의 제4커패시터전극(1310)과 전원전압라인(1520)이 형성하는 커패시터까지, 총 3개의 커패시터가, 병렬연결되어 있는 것으로 간주될 수 있다.
커패시터들이 병렬연결될 경우, 총 커패시턴스는 커패시터들 각각의 커패시턴스의 합이 된다. 그러므로 제1커패시터전극(1130)의 제1부분(1131), 제2커패시터전극(1270), 제4커패시터전극(1310) 및 전원전압라인(1520)이 형성하는 제2커패시터(C2)의 커패시턴스를, 평면도상에서의 그 넓이를 크게 넓히지 않더라도 획기적으로 높일 수 있다.
도 15 내지 도 18는 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소가 포함하는 층들을 개략적으로 도시하는 평면도들이다. 구체적으로, 도 15는 제1하부금속층(1100)을 개략적으로 도시하는 평면도이고, 도 16은 제1하부금속층(1100) 상부에 위치하는 제2하부금속층(1200)을 개략적으로 도시하는 평면도이며, 도 17은 제2하부금속층(1200) 상부에 위치하는 반도체층(1300)과 그 상부에 위치하는 게이트층(1400)을 개략적으로 도시하는 평면도이고, 도 18은 게이트층(1400) 상부에 위치하는 소스/드레인층(1500)을 개략적으로 도시하는 평면도이다. 그리고 도 19는 도 15 내지 도 18의 A-A'선 및 D-D'선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
도 15의 제1하부금속층(1100)은, 도 5를 참조하여 전술한 실시예에 따른 디스플레이 장치의 제1하부금속층(1100)에 있어서 제1커패시터전극(1130)의 형상이 변형된 것 외에는 동일하다. 도 5에서는 제1커패시터전극(1130)이 서로 연결된 제1부분(1131)과 제2부분(1132)을 갖는 것으로 도시하고 있으나, 도 15에서는 도 5에서의 제1부분(1131)이 삭제되고 그 대신 도 5에서의 제2부분(1132)이 제1부분(1131)이 있던 방향으로 확장된 형상을 갖는 것으로 도시하고 있다.
도 16의 제2하부금속층(1200)은, 도 6을 참조하여 전술한 실시예에 따른 디스플레이 장치의 제2하부금속층(1200)에 있어서 제2커패시터전극(1270)이 제거되고 제3커패시터전극(1280)의 형상이 변형된 것 외에는 동일하다. 도 16에서는, 도 6에서의 제3커패시터전극(1280)이 제2커패시터전극(1270)이 있던 방향의 반대 방향 쪽으로 폭이 감소한 것으로 도시하고 있다. 이에 따라 제1하부금속층(1100)의 제1커패시터전극(1130)의 일부분은 제3커패시터전극(1280)과 중첩하여 제1커패시터(C1)를 형성하되, 제1커패시터전극(1130)이 제3커패시터전극(1280)과 중첩하지 않는 부분의 면적도 상당히 확보될 수 있다.
도 17의 반도체층(1300)은, 도 7 및 도 8을 참조하여 전술한 실시예에 따른 디스플레이 장치의 반도체층(1300)에 더하여 제4커패시터전극(1310)을 더 포함한다. 물론 제4커패시터전극(1310)은 그 외의 반도체층(1300)을 형성할 시 동일 물질로 동시에 형성될 수 있다. 따라서 제4커패시터전극(1310)은 산화물반도체를 포함할 수 있다. 물론 전술한 것과 같은 방법을 통해, 제4커패시터전극(1310)은 필요에 따라 불순물에 의해 도핑되어 도핑되기 전보다 상대적으로 높은 전도성을 가질 수 있다. 도 17의 게이트층(1400)은 도 8을 참조하여 전술한 실시예에 따른 디스플레이 장치의 게이트층(1400)과 동일하다.
도 18의 소스/드레인층(1500)은, 도 9를 참조하여 전술한 실시예에 따른 디스플레이 장치의 소스/드레인층(1500)에 있어서 전원전압라인(1520)이 단선되고 제1연결전극(1541)이 전원전압라인(1520)의 단선된 부분으로 연장되도록 변형된 구조를 갖는다. 도 18 및 도 19의 D-D'선으로 표시한 부분은 전원전압라인(1520)이 그와 같이 단선된 부분의 일단을 나타내고 있다.
아울러 도 18의 소스/드레인층(1500)의 컨택홀(1520CNT3)의 위치는, 도 9를 참조하여 전술한 실시예에 따른 디스플레이 장치의 소스/드레인층(1500)에 있어서의 컨택홀(1520CNT3)의 위치와 상이하다. 도 9를 참조하여 전술한 실시예에 따른 디스플레이 장치의 소스/드레인층(1500)에 있어서의 컨택홀(1520CNT3)은 전원전압라인(1520)을 그 하부의 제2하부금속층(1200)의 제2커패시터전극(1270)에 전기적으로 연결하였으나, 본 실시예에 따른 디스플레이 장치의 경우 도 16에 도시된 것과 같이 제2커패시터전극(1270)이 존재하지 않는다. 따라서 본 실시예에 따른 디스플레이 장치의 경우 컨택홀(1520CNT3)은, 단선된 전원전압라인(1520)의 (+y 방향) 일측을 그 하부의 제4커패시터전극(1310)에 전기적으로 연결하도록 위치한다. 그리고 본 실시예에 따른 디스플레이 장치의 소스/드레인층(1500)은 도 9를 참조하여 전술한 실시예에 따른 디스플레이 장치의 소스/드레인층(1500)이 갖지 않았던 컨택홀(1520CNT4)을 더 가져, 이 컨택홀(1520CNT4)을 통해 단선된 전원전압라인(1520)의 (-y 방향) 타측 역시 그 하부의 제4커패시터전극(1310)에 전기적으로 연결되도록 한다. 그 결과 단선된 전원전압라인(1520)의 일측 부분과 타측 부분은 제4커패시터전극(1310)을 통해 전기적으로 연결된다.
참고로 소스/드레인층(1500)의 이 외의 부분들은 도 9를 참조하여 전술한 실시예에 따른 디스플레이 장치의 소스/드레인층(1500)에 있어서의 대응하는 부분들과 동일할 수 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 도 10 등을 참조하여 전술한 실시예에 따른 디스플레이 장치와 마찬가지로, 제1하부금속층(1100)의 제1커패시터전극(1130)과 이와 중첩하도록 그 상부에 위치하는 제2하부금속층(1200)의 제3커패시터전극(1280)에 의해, 제1커패시터(C1)를 형성한다. 하지만 본 실시예에 따른 디스플레이 장치의 제2커패시터(C2)는, 도 10 등을 참조하여 전술한 실시예에 따른 디스플레이 장치의 제2커패시터(C2)와 상이하다.
제2커패시터(C2)의 경우, 도 19의 D-D' 부분에서 알 수 있는 것과 같이, 제1하부금속층(1100)의 제1커패시터전극(1130)과, 그 상부의 반도체층(1300)의 일부분으로서 제1커패시터전극(1130)과 중첩하는 제4커패시터전극(1310)과, 제4커패시터전극(1310) 상부의 소스/드레인층(1500)의 일부이며 제1커패시터전극(1130)에 전기적으로 연결된 제1연결전극(1541)에 의해 형성된다. 제1연결전극(1541)은 컨택홀(1541CNT1)에 의해 제1커패시터전극(1130)에 전기적으로 연결되어 있고, 제4커패시터전극(1310)은 컨택홀(1520CNT3)에 의해 제1연결전극(1541)과 동일층에 위치하는 전원전압라인(1520)에 전기적으로 연결되어 있다. 따라서, 제1커패시터전극(1130)과 제4커패시터전극(1310)이 형성하는 커패시터와, 제1연결전극(1541)과 제4커패시터전극(1310)이 형성하는 커패시터가, 병렬연결되어 있는 것으로 간주될 수 있다. 커패시터들이 병렬연결될 경우, 총 커패시턴스는 커패시터들 각각의 커패시턴스의 합이 된다. 그러므로 제1커패시터전극(1130), 제4커패시터전극(1310) 및 제1연결전극(1541)이 형성하는 제2커패시터(C2)의 커패시턴스를, 평면도상에서의 그 넓이를 크게 넓히지 않더라도 획기적으로 높일 수 있다. 참고로 제1연결전극(1541)이 전술한 것과 같이 전원전압라인(1520)의 단선된 부분으로 연장되어 있기에, 제1연결전극(1541)과 제4커패시터전극(1310) 사이의 충분한 중첩면적을 확보할 수 있다.
도 20은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 화소의 일부분을 개략적으로 도시하는 단면도이다.
본 실시예에 따른 디스플레이 장치가 도 19를 참조하여 전술한 실시예에 따른 디스플레이 장치와 상이한 점은, 제2커패시터(C2)의 형성 구조이다. 도 20에 도시된 것과 같이, 제2하부금속층(1200)이 제2커패시터전극(1270)을 구비하고, 반도체층(1300)의 제4커패시터전극(1310)이 제2커패시터전극(1270)과 중첩하도록 제2커패시터전극(1270) 상부에 위치할 수 있다. 그리고 제4커패시터전극(1310)은 그 상부에 위치하며 제1연결전극(1541)과 동일층에 위치하는 전원전압라인(1520)에 컨택홀(1520CNT4)을 통해 전기적으로 연결될 수 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 제2커패시터(C2)는 제2하부금속층(1200)의 제2커패시터전극(1270)과 반도체층(1300)의 제4커패시터전극(1310)에 의해 형성된다. 제2커패시터전극(1270)과 산화물반도체를 포함하는 제4커패시터전극(1310) 사이에는 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등과 같은 무기절연층을 포함하는 무기절연층인 제3버퍼층(113)만이 개재된다.
이러한 무기절연층은 그 두께가 유기절연층에 비해 얇고, 또한 그 유전율이 상대적으로 높다. 따라서 이러한 구성을 통해 제2커패시터(C2)의 커패시턴스를 획기적으로 높일 수 있다. 고해상도의 디스플레이 장치를 구현할 경우 평면도 상에서의 커패시터의 면적이 줄어들 수밖에 없다. 하지만 본 실시예에 따른 디스플레이 장치의 경우에는 상술한 것과 같은 구성을 통해, 고해상도 디스플레이 장치를 구현하면서도 제2커패시터(C2)의 커패시턴스를 충분히 높게 유지할 수 있다. 물론 제1하부금속층(1100)의 제1커패시터전극(1130)과 제2하부금속층(1200)의 제3커패시터전극(1280)에 의해 형성되는 제1커패시터(C1)의 경우에도 그 사이에는 무기절연층인 제2버퍼층(112)만이 개재되므로, 제1커패시터(C1)의 커패시턴스를 획기적으로 높일 수 있다.
참고로 컨택홀(1541CNT2)에 의해 제1게이트전극(1410)에 전기적으로 연결되고, 컨택홀(1541CNT1)에 의해 제1커패시터전극(1130)에 전기적으로 연결되며, 컨택홀(1541CNT3)에 의해 반도체층(1300)에 전기적으로 연결되는 제1연결전극(1541)의 구성, 그리고 제1연결전극(1541)에 전기적으로 연결되는 화소전극(210)의 구성 등등은, 전술한 실시예에 따른 디스플레이 장치에서 설명한 것과 같다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 111, 112, 113: 제1버퍼층 내지 제3버퍼층
115: 게이트절연막 117: 층간절연막
119: 평탄화층 121: 화소정의막
210: 화소전극 220: 중간층
230: 대향전극 1100: 제1하부금속층
1110: 전극전원보조라인 1120: 전원전압보조라인
1130: 제1커패시터전극 1200: 제2하부금속층
1210: 기준전압보조라인 1220: 제3스캔라인
1230: 제1스캔라인 1240: 발광제어라인
1250: 초기화전압라인 1260: 제2스캔라인
1270: 제2커패시터전극 1280: 제3커패시터전극
1300: 반도체층 1310: 제4커패시터전극
1400: 게이트층 1500: 소스/드레인층
1510: 데이터라인 1520: 전원전압라인
1530: 기준전압라인
1541-1547: 제1연결전극 내지 1547: 제7연결전극
T1-T5: 제1트랜지스터 내지 제5트랜지스터
C1, C2: 제1커패시터 및 제2커패시터

Claims (21)

  1. 제1커패시터전극;
    상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하는 제2커패시터전극;
    상기 제2커패시터전극 상부에 위치하며 상기 제2커패시터전극에 전기적으로 연결된 전원전압라인;
    상기 전원전압라인과 동일층 상에 위치하며 상기 제1커패시터전극에 전기적으로 연결된 연결전극; 및
    상기 연결전극 상부에 위치하며 상기 연결전극에 전기적으로 연결된 화소전극;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2커패시터전극을 덮는 절연층 상에 위치하는 반도체층; 및
    상기 반도체층 상부에 위치하는 게이트전극;
    을 더 구비하고, 상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 반도체층은 산화물반도체를 포함하는, 디스플레이 장치.
  4. 제2항에 있어서,
    상기 연결전극은 상기 게이트전극 및 상기 반도체층에 전기적으로 연결된, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하되, 상기 제2커패시터전극으로부터 이격되도록 상기 제2커패시터전극과 동일층에 위치하는, 제3커패시터전극을 더 구비하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제2커패시터전극과 중첩하도록 상기 제2커패시터전극 상부에 위치하며, 상기 연결전극에 전기적으로 연결된, 제4커패시터전극을 더 구비하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2커패시터전극을 덮는 절연층 상에 위치하는 반도체층; 및
    상기 반도체층 상부에 위치하는 게이트전극;
    을 더 구비하고,
    상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치하며,
    상기 제4커패시터전극은 상기 반도체층과 일체(一體)인, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 반도체층은 산화물반도체를 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제2커패시터전극과 중첩하는 부분 및 상기 전원전압라인과 중첩하는 부분을 갖도록 상기 제2커패시터전극과 상기 전원전압라인 사이에 위치하며, 상기 연결전극에 전기적으로 연결된, 제4커패시터전극을 더 구비하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2커패시터전극을 덮는 절연층 상에 위치하는 반도체층; 및
    상기 반도체층 상부에 위치하는 게이트전극;
    을 더 구비하고,
    상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치하며,
    상기 제4커패시터전극은 상기 반도체층과 일체(一體)인, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 반도체층은 산화물반도체를 포함하는, 디스플레이 장치.
  12. 제1커패시터전극;
    상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하는 제3커패시터전극;
    상기 제3커패시터전극을 덮는 절연층 상에 위치하는 반도체층;
    상기 반도체층으로부터 이격되도록 상기 반도체층과 동일층에 위치하며, 상기 제1커패시터전극과 중첩하는, 제4커패시터전극;
    상기 제4커패시터전극 상부에 위치하며 상기 제4커패시터전극에 전기적으로 연결된 전원전압라인;
    상기 전원전압라인과 동일층 상에 위치하며 상기 제1커패시터전극에 전기적으로 연결된 연결전극; 및
    상기 연결전극 상부에 위치하며 상기 연결전극에 전기적으로 연결된 화소전극;
    을 구비하는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제4커패시터전극은 상기 반도체층이 포함하는 물질과 동일한 물질을 포함하는, 디스플레이 장치.
  14. 제12항에 있어서,
    상기 반도체층과 상기 제4커패시터전극은 산화물반도체를 포함하는, 디스플레이 장치.
  15. 제12항에 있어서,
    상기 반도체층 상부에 위치하는 게이트전극을 더 구비하고,
    상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 연결전극은 상기 게이트전극 및 상기 반도체층에 전기적으로 연결된, 디스플레이 장치.
  17. 제1커패시터전극;
    상기 제1커패시터전극과 중첩하도록 상기 제1커패시터전극 상부에 위치하는 제3커패시터전극;
    상기 제3커패시터전극으로부터 이격되도록 상기 제3커패시터전극과 동일층에 위치하는 제2커패시터전극;
    상기 제3커패시터전극을 덮는 절연층 상에 위치하는 반도체층;
    상기 반도체층으로부터 이격되도록 상기 반도체층과 동일층에 위치하며, 상기 제2커패시터전극과 중첩하는, 제4커패시터전극;
    상기 제4커패시터전극 상부에 위치하며 상기 제4커패시터전극에 전기적으로 연결된 전원전압라인;
    상기 전원전압라인과 동일층 상에 위치하며 상기 제1커패시터전극에 전기적으로 연결된 연결전극; 및
    상기 연결전극 상부에 위치하며 상기 연결전극에 전기적으로 연결된 화소전극;
    을 구비하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제4커패시터전극은 상기 반도체층이 포함하는 물질과 동일한 물질을 포함하는, 디스플레이 장치.
  19. 제17항에 있어서,
    상기 반도체층과 상기 제4커패시터전극은 산화물반도체를 포함하는, 디스플레이 장치.
  20. 제17항에 있어서,
    상기 반도체층 상부에 위치하는 게이트전극을 더 구비하고,
    상기 전원전압라인과 상기 연결전극은 상기 게이트전극을 덮는 절연층 상에 위치하는, 디스플레이 장치.
  21. 제20항에 있어서,
    상기 연결전극은 상기 게이트전극 및 상기 반도체층에 전기적으로 연결된, 디스플레이 장치.
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