KR20220110396A - 디스플레이 장치 - Google Patents

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KR20220110396A
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layer
auxiliary
electrode
disposed
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김성호
성석제
안진성
우민우
이승현
이왕우
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삼성디스플레이 주식회사
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Abstract

본 발명은 메인표시영역과, 컴포넌트영역 및 중간영역을 포함하는 보조표시영역을 구비한, 기판; 상기 메인표시영역 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소; 상기 컴포넌트영역 상에 배치된, 제1 보조 표시요소; 상기 중간영역 상에 배치된, 제1 보조 화소회로, 제2 보조 화소회로 및 상기 제2 보조 화소회로에 연결된 제2 보조 표시요소; 및 상기 제1 보조 표시요소와 상기 제1 보조 화소회로를 연결하는, 연결배선;을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 고품질의 이미지를 제공하면서도 동시에 컴포넌트를 통해 출력되는 이미지의 품질이 향상된 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치의 사용 범위가 다각화됨에 따라 디스플레이 장치의 형태를 설계하는데 다양한 방법이 연구되고 있다.
그러나 이러한 종래의 디스플레이 패널 및 이를 포함하는 디스플레이 장치 에는, 고품질의 이미지를 디스플레이 하기 위한 설계 과정에서 카메라 촬영 시 품질이 저하되는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고품질의 이미지를 제공하면서도 동시에 컴포넌트를 통해 출력되는 이미지의 품질이 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 메인표시영역과, 컴포넌트영역 및 중간영역을 포함하는 보조표시영역을 구비한, 기판; 상기 메인표시영역 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소; 상기 컴포넌트영역 상에 배치된, 제1 보조 표시요소; 상기 중간영역 상에 배치된, 제1 보조 화소회로, 제2 보조 화소회로 및 상기 제2 보조 화소회로에 연결된 제2 보조 표시요소; 및 상기 제1 보조 표시요소와 상기 제1 보조 화소회로를 연결하는, 연결배선;을 구비하고, 상기 보조표시영역은, 상기 컴포넌트영역 중앙부분 및 상기 중간영역의 일부를 포함하는, 제1 영역; 상기 제1 영역을 일측에 두고, 상기 컴포넌트영역의 일부 및 상기 중간영역의 일부를 포함하는, 제2 영역;을 포함하고, 상기 연결배선은, 상기 제1 영역 및 상기 제2 영역에 각각 배치되는 제1 연결배선 및 제2 연결배선을 포함하고, 상기 제1 연결배선은 제1 방향으로 연장되고, 상기 제2 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 보조표시영역은, 상기 제1 영역을 타측에 두고 상기 제2 영역과 대칭으로 배치되며, 상기 컴포넌트영역의 일부 및 상기 중간영역의 일부를 포함하는, 제3 영역;을 더 포함하고, 상기 연결배선은, 상기 제3 영역에 배치되는 제3 연결배선을 더 포함하고, 상기 제3 연결배선은 상기 제2 방향으로 연장될 수 있다.
본 실시예에 따르면, 상기 보조표시영역은, 상기 메인표시영역, 상기 제1 영역 및 상기 제2 영역에 각각 접하며, 상기 컴포넌트영역의 일부 및 상기 중간영역의 일부를 포함하는, 제4 영역;을 더 포함하고, 상기 연결배선은, 상기 제4 영역 상에 배치되며 상기 제2 방향으로 연장되는 제4 연결배선을 더 포함할 수 있다.
상기 제1 연결배선, 상기 제2 연결배선, 상기 제3 연결배선 및 상기 제4 연결배선은 투광성 도전 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제4 영역은 상기 제1 방향으로 제1 폭을 갖고, 상기 컴포넌트영역은 상기 제1 방향으로 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭의 최대값의 25%일 수 있다.
본 실시예에 따르면, 상기 제4 영역 상의 상기 제4 연결배선은, 상호 대칭적으로 배치되는 제4-1 연결배선 및 제4-2 연결배선을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 보조 표시요소는 제1 보조 화소전극을 포함하고, 상기 제1 보조 화소전극은 타원형일 수 있다.
본 실시예에 따르면, 상기 제1 보조 화소전극은 일측에 상기 제1 보조 화소회로와 전기적으로 연결되는 제1 콘택부를 갖고, 상기 제1 콘택부는 상기 제1 보조 화소전극와 중첩할 수 있다.
본 실시예에 따르면, 상기 제2 보조 표시요소는 제2 보조 화소전극을 포함하고, 상기 제2 보조 화소전극은 원형일 수 있다.
본 실시예에 따르면, 상기 제2 보조 화소전극은 일측으로 연장된 연장부분을 포함하고, 상기 연장부분은 상기 제2 보조 화소회로와 전기적으로 연결되는 제2 콘택부를 가질 수 있다.
본 실시예에 따르면, 상기 제1 보조 화소회로 및 상기 제2 보조 화소회로 각각은, 서로 다른 층에 배치되는, 실리콘 반도체층 및 산화물 반도체층; 상기 실리콘 반도체층과 중첩하여 배치되는, 제1 게이트 전극; 상기 제1 게이트 전극 상에 배치되며 상기 실리콘 반도체층과 연결된, 제1 전극층; 상기 산화물 반도체층과 중첩하여 배치되는, 제2 게이트 전극; 및 상기 제2 게이트 전극 상에 배치되며 상기 산화물 반도체층과 연결된, 제2 전극층;을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 전극층 및 상기 제2 전극층과 동일 층에 배치되는 제1 투광성 도전층을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1 투광성 도전층 상에 배치되는 제2 투광성 도전층을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1 투광성 도전층 및 상기 제2 투광성 도전층은 각각 복수 개 구비되며, 평면 상에서 서로 교번하도록 배치될 수 있다.
본 실시예에 따르면, 상기 연결배선은, 상기 제1 투광성 도전층으로 구비되거나, 또는 제2 투광성 도전층으로 구비될 수 있다.
본 실시예에 따르면, 상기 제1 보조 화소회로 및 상기 제2 보조 화소회로 각각은, 상기 기판과 상기 실리콘 반도체층 사이에 개재되는, 제1 배면금속층; 및 상기 기판과 상기 산화물 반도체층 사이에 개재되는, 제2 배면금속층;을 더 포함하고, 상기 제1 배면금속층과 상기 제2 배면금속층은 서로 다른 층에 배치될 수 있다.
본 실시예에 따르면, 상기 제1 보조 화소회로 및 상기 제2 보조 화소회로 각각은, 상기 제1 게이트 전극과 일체인 하부 전극; 및 상기 하부 전극 상의 상기 하부 전극과 중첩하는 상부 전극;를 포함하는 스토리지커패시터를 더 구비하고, 상기 제2 배면금속층은 상기 상부 전극과 동일 층에 배치될 수 있다.
본 실시예에 따르면, 상기 제1 영역의 상기 중간영역의 적어도 일부에 대응하도록 배치된 제1 도전라인 및 제2 도전라인을 더 포함하고, 상기 제1 연결배선은 제1 도전라인 또는 제2 도전라인과 연결될 수 있다.
본 실시예에 따르면, 상기 제1 도전라인 및 상기 제2 도전라인 반사형 도전 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 도전라인 및 상기 제2 도전라인은 서로 다른 층에 배치되며, 평면 상에서 서로 교번하여 배치될 수 있다.
본 실시예에 따르면, 상기 기판은 상기 메인표시영역을 둘러싸는 주변영역을 포함하고, 상기 디스플레이 장치는, 상기 보조표시영역과 인접한 상기 주변영역 상에 배치되는 제3 보조 화소회로; 및 상기 컴포넌트영역 상에 배치되며 상기 제3 보조 화소회로와 전기적으로 연결되는, 제3 보조 표시요소;를 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1 영역은 상기 제2 영역, 상기 제3 영역, 상기 제4 영역 및 상기 메인표시영역과 접할 수 있다.
본 발명의 다른 관점에 따르면, 메인표시영역과, 컴포넌트영역 및 중간영역을 포함하는 보조표시영역을 구비한 기판을 준비하는 단계; 상기 기판 상에 실리콘 반도체층을 형성하는 단계; 상기 실리콘 반도체층 상에 중첩하도록 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극과 상에 중첩하도록 상부 전극을 형성하는 단계; 상기 상부 전극 상에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층 상에 중첩하도록 제2 게이트 전극을 형성하는 단계; 상기 제2 게이트 전극 상에, 상기 실리콘 반도체층과 연결되는 제1 전극층 및 상기 산화물 반도체층과 연결되는 제2 전극층을 형성하는 단계; 상기 제1 전극층 및 상기 제2 전극층과 동일 층에 제1 투광성 도전층을 형성하는 단계; 상기 제1 투광성 도전층 상에 콘택메탈층을 형성하는 단계; 상기 콘택메탈층 상에 제2 투광성 도전층을 형성하는 단계; 및 상기 제2 투광성 도전층 상에 제1 보조 화소전극 및 제2 보조 화소전극을 형성하는 단계;를 포함하고, 상기 제1 보조 화소전극은 상기 콘택메탈층을 통해 상기 제2 전극층과 연결되고, 상기 제2 보조 화소전극은 상기 제1 투광성 도전층 또는 상기 제2 투광성 도전층과 연결될 수 있다.
본 실시예에 따르면, 상기 제1 투광성 도전층을 형성하는 단계는, 상기 제1 전극층 및 상기 제2 전극층을 형성하는 단계 바로 다음에 수행될 수 있다.
본 실시예에 따르면, 상기 제1 투광성 도전층을 형성하는 단계는, 상기 제1 전극층 및 상기 제2 전극층을 직접 덮도록 제1 투광성 도전 물질층을 도포하는 단계; 및 식각액을 이용하여 상기 제1 투광성 도전 물질층을 패터닝하는 단계를 포함할 수 있다.
본 실시예에 따르면, 상기 식각액은 상기 제1 전극층 및 상기 제2 전극층을 식각하지 않을 수 있다.
본 실시예에 따르면, 상기 제1 보조 화소전극은 상기 중간영역 상에 형성되고, 상기 제2 보조 화소전극은 상기 컴포넌트영역 상에 형성될 수 있다.
본 실시예에 따르면, 상기 중간영역 상에 제1 보조 화소회로 및 제2 보조 화소회로를 형성하는 단계; 각각 상기 중간영역 및 상기 컴포넌트영역에 걸쳐 배치되도록 제1 연결배선, 제2 연결배선, 제3 연결배선 및 제4 연결배선을 형성하는 단계를 더 포함하고, 상기 제1 연결배선은 제1 방향으로 연장되고, 상기 제2 연결배선 및 상기 제3 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되도록 형성할 수 있다.
본 실시예에 따르면, 상기 제1 연결배선 내지 상기 제4 연결배선은 상기 제1 투광성 도전층을 형성하는 단계 또는 상기 제2 투광성 도전층을 형성하는 단계와 동시에 수행될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고품질의 이미지를 제공하면서도 동시에 컴포넌트를 통해 출력되는 이미지의 품질이 향상된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도들이다.
도 2 및 도 3은 본 발명의 일 실시예들에 따른 디스플레이 장치의 단면의 일부를 개략적으로 도시하는 단면도들이다.
도 4는 도 1의 디스플레이 장치에 포함될 수 있는 디스플레이 패널을 개략적으로 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 유기발광다이오드 및 이에 연결된 화소회로를 개략적으로 나타낸 등가회로도이다.
도 6은 본 발명의 일 실시예에 따른 화소회로의 구조를 개략적으로 도시한 평면도이다.
도 7a 내지 도 7g는 도 6의 화소회로를 구성하는 도전패턴들을 층 별로 도시한 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 화소회로의 구조의 일부를 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 화소회로의 구조의 일부를 개략적으로 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 보조표시영역을 포함한 표시영역의 일부를 개략적으로 도시한 평면도이다.
도 11 내지 도 15는 도 10의 보조표시영역의 일부를 보다 상세하게 도시한 평면도들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 디스플레이 장치의 보조표시영역을 포함한 표시영역의 일부를 개략적으로 도시한 평면도들이다.
도 18은 도 17의 F부분을 확대하여 개략적으로 도시한 평면도이다.
도 19는 본 발명의 디스플레이 장치의 일 부분을 확대하여 도시한 평면도이다.
도 20은 도 19의 신호전달선의 단면을 개략적으로 도시한 단면도이다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 디스플레이 장치의 보조표시영역의 일부를 개략적으로 도시한 단면도들이다.
도 24a 내지 도 24d는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 공정의 일부를 개략적으로 도시하는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도들이다.
도 1a를 참조하면, 디스플레이 장치(1)는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(NDA)을 포함한다. 표시영역(DA)은 보조표시영역(ADA)과, 보조표시영역(ADA)을 적어도 부분적으로 둘러싸는 메인표시영역(MDA)을 포함한다. 보조표시영역(ADA)은 보조 이미지를 표시하고, 메인표시영역(MDA)은 메인 이미지를 표시함으로써, 보조표시영역(ADA)과 메인표시영역(MDA)은 개별적으로 또는 함께 이미지를 디스플레이 할 수 있다. 주변영역(NDA)은 표시요소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(NDA)에 의해 전체적으로 둘러싸일 수 있다.
도 1a는 메인표시영역(MDA)이 하나의 컴포넌트영역(CA)의 적어도 일부를 둘러싸도록 위치한 것을 도시한다. 다른 실시예로, 디스플레이 장치(1)는 2개 이상의 보조표시영역(ADA)들을 가질 수 있고, 복수 개의 보조표시영역(ADA)들의 형상 및 크기는 서로 상이할 수 있다. 디스플레이 장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 보조표시영역(ADA)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 1a에서는 디스플레이 장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 메인표시영역(MDA)의 (+y방향) 상측 중앙에 보조표시영역(ADA)이 배치된 것으로 도시하고 있으나, 보조표시영역(ADA)은 사각형인 메인표시영역(MDA)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
디스플레이 장치(1)는 메인표시영역(MDA)에 배치된 복수 개의 메인 부화소(Pm)들과 보조표시영역(ADA)에 배치된 복수 개의 보조 부화소(Pa1, Pa2)들을 이용하여 이미지를 제공할 수 있다. 보조표시영역(ADA)은 컴포넌트영역(CA)과, 컴포넌트영역(CA)을 적어도 부분적으로 둘러싸는 중간영역(MA)을 포함할 수 있다. 따라서, 중간영역(MA)은 컴포넌트영역(CA)과 메인표시영역(MDA) 사이에 위치할 수 있다.
도 1a 내지 도 1c에 있어서, 컴포넌트영역(CA)은 동일하나 중간영역(MA)의 변형을 통해 보조표시영역(ADA)은 다양한 형상으로 구현될 수 있다. 보조표시영역(ADA)은 도 1a와 같이 일측이 연장되어 주변영역(NDA)과 접할 수 있으며, 도 1b와 같이 일측으로 연장된 일부가 좁은 폭을 가질 수 있고, 도 1c와 같이 메인표시영역(MDA) 내측에 위치할 수도 있다. 컴포넌트영역(CA)에는 도 2를 참조하여 후술하는 것과 같이, 컴포넌트영역(CA)에 대응하여 디스플레이 패널의 하부에 전자요소인 컴포넌트(40)가 배치될 수 있다. 컴포넌트영역(CA)은 컴포넌트(40)로부터 외부로 출력되거나 외부로부터 컴포넌트(40)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과영역(TA)을 포함할 수 있다.
컴포넌트(20)는 빛 또는 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 근접센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 얼굴 등)을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 화상을 캡쳐하는 이미지 센서(예, 카메라) 등일 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다. 음향을 이용하는 전자요소는, 초음파 또는 다른 주파수 대역의 음향을 이용할 수 있다. 일부 실시예에서, 컴포넌트(20)는 발광부와 수광부와 같이 서브-컴포넌트들을 포함할 수 있다. 발광부와 수광부는 일체화된 구조이거나, 물리적으로 분리된 구조로 한 쌍의 발광부와 수광부가 하나의 컴포넌트(40)를 이룰 수 있다.
본 발명의 일 실시예에 따른 디스플레이 패널 및 이를 구비하는 디스플레이 장치의 경우, 컴포넌트영역(CA)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
보조표시영역(ADA)에는 복수 개의 보조 부화소(Pa1, Pa2)들이 배치될 수 있다. 컴포넌트영역(CA) 상에는 제1 보조 부화소(Pa1)가 위치하고, 중간영역(MA) 상에는 제2 보조 부화소(Pa2)가 위치할 수 있다.
복수 개의 보조 부화소(Pa1, Pa2)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 보조표시영역(ADA)에서 디스플레이 되는 이미지는 보조 이미지로, 메인표시영역(MDA)에서 디스플레이 되는 이미지에 비해서 해상도가 낮을 수 있다.
즉, 보조표시영역(ADA) 내의 컴포넌트영역(CA)은 빛 및 음향이 투과할 수 있는 투과영역(TA)을 구비하므로, 투과영역(TA) 상에 부화소가 배치되지 않는 경우, 단위 면적 당 배치될 수 있는 제1 보조 부화소(Pa1)들의 수가 메인표시영역(MDA)에 단위 면적 당 배치되는 메인 부화소(Pm)들의 수에 비해 적을 수 있다.
또한, 보조표시영역(ADA) 내의 중간영역(MA)은 투과영역(TA)을 구비하지는 않으나, 중간영역(MA) 상에 배치된 일부 화소회로(예컨대, 도 2의 제1 보조 화소회로(PCa1))는 컴포넌트영역(CA) 상의 제1 보조 부화소(Pa1)를 구동하기 위한 것인바, 단위 면적 당 배치될 수 있는 제2 보조 부화소(Pa2)들의 수는 메인표시영역(MDA)에 단위 면적 당 배치되는 메인 부화소(Pm)들의 수에 비해 적을 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예들에 따른 디스플레이 장치의 단면의 일부를 개략적으로 도시하는 단면도들이다.
먼저 도 2를 참조하면, 디스플레이 장치(1)는 디스플레이 패널(10) 및 상기 디스플레이 패널(10)과 중첩 배치된 컴포넌트(40)을 포함할 수 있다. 디스플레이 패널(10) 상부에는 디스플레이 패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
디스플레이 패널(10)은 보조 이미지가 디스플레이되는 보조표시영역(ADA) 및 메인 이미지가 디스플레이되는 메인표시영역(MDA)를 포함할 수 있다. 보조표시영역(ADA)은 컴포넌트(40)와 중첩되는 영역인 컴포넌트영역(CA)와 컴포넌트영역(CA)을 둘러싸는 중간영역(MA)을 포함할 수 있다.
디스플레이 패널(10)은 기판(100), 기판(100) 상의 표시층(DPL), 터치스크린층(TSL), 광학기능층(OFL) 및 기판(100) 하부에 배치된 패널 보호 부재(PB)를 포함할 수 있다.
표시층(DPL)은 박막트랜지스터(TFTm, TFTa1, TFTa2)를 포함하는 회로층(PCL), 발광소자인표시요소(EDm, EDa1, EDa2)를 포함하는 표시요소층(EDL) 및 박막봉지층(TFE) 또는 밀봉기판(미도시)과 같은 밀봉부재(ENM)를 포함할 수 있다. 기판(100)과 표시층(DPL) 사이, 표시층(DPL) 내에는 절연층(IL, IL')이 배치될 수 있다. 예컨대, 표시요소(EDm, EDa1, EDa2)는 유기발광다이오드(OLED)일 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
디스플레이 패널(10)의 메인표시영역(MDA)에는 메인 표시요소(EDm) 및 이와 연결된 메인 화소회로(PCm)가 배치될 수 있다. 메인 화소회로(PCm)는 적어도 하나의 박막트랜지스터(TFTm)을 포함하며, 메인 표시요소(EDm)의 동작을 제어할 수 있다. 메인 부화소(Pm)는 메인 표시요소(EDm)의 발광에 의해서 구현될 수 있다.
디스플레이 패널(10)의 컴포넌트영역(CA)에는 제1 보조 표시요소(EDa1)가 배치되어 제1 보조 부화소(Pa1)를 구현할 수 있다. 본 실시예에서, 제1 보조 화소회로(PCa1)는 제1 보조 표시요소(EDa1)와 비중첩하도록 배치될 수 있다. 즉, 제1 보조 표시요소(EDa1)를 구동하는 제1 보조 화소회로(PCa1)는 컴포넌트영역(CA)에 배치되지 않고, 메인표시영역(MDA)와 컴포넌트영역(CA)의 사이의 중간영역(MA)에 배치될 수 있다. 또는 다른 실시예로서 도 3와 같이, 제1 보조 표시요소(EDa1)를 구동하는 제1 보조 화소회로(PCa1)는 중간영역(MA)에 배치되고 동시에, 비표시영역인 주변영역(NDA)에 배치될 수 있다. 도 3은 후술할 도 17의 구조에 대응될 수 있다.
제1 보조 화소회로(PCa1)는 적어도 하나의 제1 보조 박막트랜지스터(TFTa1)를 포함하며, 연결배선(TWL)에 의해서 제1 보조 발광 소자(EDa)와 전기적으로 연결될 수 있다. 연결배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 제1 보조 화소회로(PCa1)는 제1 보조 표시요소(EDa1)의 동작을 제어할 수 있다. 제1 보조 부화소(Pa1)는 제1 보조 표시요소(EDa1)의 발광에 의해서 구현될 수 있다.
컴포넌트영역(CA) 중 제1 보조 표시요소(EDa1)가 배치되지 않는 영역을 투과영역(TA)으로 정의 할 수 있다. 투과영역(TA)은 컴포넌트영역(CA)에 대응하여 배치된 컴포넌트(40)로부터 방출되는 빛/신호 나 컴포넌트(40)로 입사되는 빛/신호가 투과(tansmission)되는 영역일 수 있다.
제1 보조 화소회로(PCa1)와 제1 보조 표시요소(EDa1)를 연결하는 연결배선(TWL)은 투과영역(TA)에 배치될 수 있다. 연결배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과영역(TA)에 연결배선(TWL)이 배치된다고 하더라도 투과영역(TA)의 투과율을 확보할 수 있다. 본 실시예에서는, 컴포넌트영역(CA)에 보조 화소회로(PCa)가 배치되지 않는 바, 투과영역(TA)의 면적을 확장하기에 용이하며 광 투과율이 보다 향상될 수 있다.
디스플레이 패널(10)의 중간영역(MA)에는 제2 보조 표시요소(EDa2) 및 이와 연결된 제2 보조 화소회로(PCa2)가 배치되어 제2 보조 부화소(Pa2)를 구현할 수 있다. 중간영역(MA)에 배치된 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 상호 인접하며 교번하여 배치될 수 있다.
표시요소층(EDL)은 도 2와 같이 박막봉지층(TFE)으로 커버되거나, 또는 밀봉기판으로 커버될 수 있다. 일 실시예로, 박막봉지층(TFE)은 도 2에 도시된 바와 같이 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 예컨대, 박막봉지층(TFE)은 제1 및 제2 무기봉지층(310, 330) 및 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1 무기봉지층(310) 및 제2 무기봉지층(330)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지(예컨대, 폴리메틸메타크릴레이트, 폴리아크릴산 등), 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1 무기봉지층(310), 유기봉지층(320) 및 제2 무기봉지층(330)은 메인표시영역(MDA) 및 보조표시영역(ADA)을 커버하도록 일체로 형성될 수 있다.
터치스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 터치스크린층(TSL)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치스크린층(TSL)은 박막봉지층(TFE) 상에 형성될 수 있다. 또는, 터치스크린층(TSL)은 터치기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 박막봉지층(TFE) 상에 결합될 수 있다. 일 실시예로서, 터치스크린층(TSL)은 박막봉지층(TFE) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치스크린층(TSL)과 박막봉지층(TFE) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 디스플레이 장치(1)를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 일 실시예로, 광학기능층(OFL)은 편광 필름일 수 있다. 다른 실시예로, 광학기능층(OFL)은 투과영역(TA)에 대응하는 개구(미도시)를 구비할 수 있다. 이에 따라, 투과영역(TA)의 광투과율이 현저히 향상될 수 있다. 이러한 개구에는 광투명수지(OCR, optically clear resin)와 같은 투명한 물질이 채워질 수 있다. 다른 실시예로, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트로 구비될 수 있다.
패널 보호 부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 패널 보호 부재(PB)는 컴포넌트영역(CA)에 대응하는 개구(PB_OP)를 구비할 수 있다. 패널 보호 부재(PB)에 개구(PB_OP)를 구비함으로써, 컴포넌트영역(CA)의 광 투과율을 향상시킬 수 있다. 패널 하부 커버(PB)은 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate) 또는 폴리이미드(polyimide)를 포함하여 구비될 수 있다.
컴포넌트영역(CA)의 면적은 컴포넌트(40)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 패널 보호 부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 컴포넌트영역(CA)의 면적과 일치하지 않을 수 있다. 도 2에서는 컴포넌트(40)가 디스플레이 패널(10)의 일측에 이격되어 배치된 것을 도시하나, 컴포넌트(40)의 적어도 일부는 패널 보호 부재(PB)에 구비된 개구(PB_OP) 내에 삽입될 수도 있다.
또한, 컴포넌트영역(CA)에는 컴포넌트(40)가 복수 개 배치될 수 있다. 컴포넌트(40)들은 서로 기능을 달리할 수 있다. 예컨대, 컴포넌트(40)들은 카메라(촬상소자), 태양전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
한편, 도 2와 같이 중간영역(MA)의 제1 및 제2 보조 화소회로(PCa1, PCa2)의 하부에 배치된 배면금속층(bottom metal layer, BML)이 배치될 수 있다. 배면금속층(BML)은 화소회로들을 보호하기 위해 화소회로들과 중첩하여 배치될 수 있다. 일 실시예로, 배면금속층(BML)은 중간영역(MA)에 대응한 기판(100)과 제1 및 제2 보조 화소회로(PCa1, PCa2) 사이에서, 제1 및 제2 보조 화소회로(PCa1, PCa2)와 중첩되도록 배치될 수 있다. 이러한 배면금속층(BML)은 외부 광이 제1 및 제2 보조 화소회로(PCa1, PCa2)에 도달하는 것을 차단할 수 있다. 다른 실시예로, 배면금속층(BML)은 표시영역(DA) 전체에 대응하도록 형성되고, 컴포넌트영역(CA)에 대응하는 하부-홀을 포함하도록 구비될 수도 있다. 다른 실시예로, 배면금속층(BML)은 생략될 수도 있다.
도 4는 도 1의 디스플레이 장치에 포함될 수 있는 디스플레이 패널을 개략적으로 나타내는 평면도이다.
도 4를 참조하면, 디스플레이 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치된다.
메인표시영역(MDA)에는 복수의 메인 부화소(Pm)들이 배치된다. 메인 부화소(Pm)들은 각각 유기발광다이오드(OLED)와 같은 표시요소에 의해 발광소자로 구현될 수 있다. 상기 메인 부화소(Pm)를 구동하는 메인 화소회로(PCm)는 메인표시영역(MDA)에 배치되며, 메인 화소회로(PCm)는 메인 부화소(Pm)와 중첩되어 배치될 수 있다. 각 메인 부화소(Pm)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 메인표시영역(MDA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
보조표시영역(ADA)은 전술한 바와 같이 메인표시영역(MDA)의 일측에 위치거나, 표시영역(DA)의 내측에 배치되어 메인표시영역(MDA)에 의해 둘러싸일 수 있다. 보조표시영역(ADA)에는 복수의 보조 부화소(Pa1, Pa2)들이 배치된다. 복수개의 보조 부화소(Pa1, Pa2)들은 각각 유기발광다이오드와 같은 표시요소에 의해 발광소자로 구현될 수 있다. 각 보조 부화소(Pa)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 보조표시영역(ADA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
보조표시영역(ADA)은 컴포넌트영역(CA)과 이를 적어도 부분적으로 둘러싸는 중간영역(MA)을 포함할 수 있다. 제1 보조 부화소(Pa1)는 컴포넌트영역(CA) 상에서 구현되고, 제2 보조 부화소(Pa2)는 중간영역(MA) 상에서 구현될 수 있다. 이는 즉, 제1 보조 부화소(Pa1)는 컴포넌트영역(CA)에서 실질적으로 발광하고, 제2 보조 부화소(Pa2)는 중간영역(MA)에서 실질적으로 발광하는 것을 의미할 수 있다.
한편, 제1 보조 부화소(Pa1)를 구동하는 제1 보조 화소회로(PCa1) 및 제2 보조 부화소(Pa2)를 구동하는 제2 보조 화소회로(PCa2)는 모두 중간영역(MA) 상에 배치될 수 있다. 이 경우 제1 보조 부화소(Pa1)를 구현하는 제1 보조 표시요소(EDa1)는 컴포넌트영역(CA)에 배치되고, 제1 보조 화소회로(PCa)는 중간영역(MA)에 배치되므로, 제1 보조 표시요소(EDa1)와 제1 보조 화소회로(PCa)는 연결배선(TWL)에 의해 연결될 수 있다.
한편, 컴포넌트영역(CA)은 투과영역(TA)을 가질 수 있다. 투과영역(TA)은 제1 보조 부화소(Pa1)가 배치되지 않은 영역으로 정의될 수 있다.
컴포넌트영역(CA)은 투과영역(TA)을 갖기에, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도보다 낮을 수 있다. 예컨대, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대, 메인표시영역(MDA)의 해상도는 약 400ppi 이상이고, 컴포넌트영역(CA)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
표시영역(DA) 상의 부화소들(Pm, Pa1, Pa2)을 구동하는 화소회로들(PCm, PCa1, PCa2) 각각은 주변영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(NDA)에는 제1 스캔구동회로(SDR1), 제2 스캔구동회로(SDR2), 단자부(PAD), 구동전압 공급라인(11) 및 공통전압 공급라인(13)이 배치될 수 있다.
제1 스캔구동회로(SDR1)는 스캔선(SL)을 통해 메인 부화소(Pm)를 구동하는 메인 화소회로(PCm)에 스캔 신호를 인가할 수 있다. 또한, 제1 스캔구동회로(SDR1)는 발광 제어선(EL)을 통해 각 화소회로에 발광 제어 신호를 인가할 수 있다. 제2 스캔구동회로(SDR2)는 메인표시영역(MDA)을 중심으로 제1 스캔구동회로(SDR1)와 대칭적으로 배치될 수 있다. 메인표시영역(MDA)의 메인 부화소(Pm)의 메인 화소회로(PCm) 중 일부는 제1 스캔구동회로(SDR1)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔구동회로(SDR2)에 전기적으로 연결될 수 있다.
단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 연결된다. 표시 회로 보드(30)에는 표시 구동부(32)가 배치될 수 있다.
표시 구동부(32)는 제1 스캔구동회로(SDR1)와 제2 스캔구동회로(SDR2)에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(32)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 데이터선(DL)을 통해 메인 화소회로(PCm)에 전달될 수 있다.
표시 구동부(32)는 구동전압 공급라인(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급라인(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급라인(11)과 연결된 구동전압선(PL)을 통해 부화소들(Pm, Pa)의 화소회로에 인가되고, 공통전압(ELVSS)은 공통전압 공급라인(13)과 연결되어 표시요소의 대향전극에 인가될 수 있다.
구동전압 공급라인(11)은 메인표시영역(MDA)의 하측에서 x방향으로 연장되어 구비될 수 있다. 공통전압 공급라인(13)은 루프 형상에서 일측이 개방된 형상을 가져, 메인표시영역(MDA)을 부분적으로 둘러쌀 수 있다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 유기발광다이오드 및 이에 연결된 화소회로를 개략적으로 나타낸 등가회로도이다.
도 5에 도시된 화소회로(PC)는 도 4에서 전술한 메인 화소회로(PCm), 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2) 중 적어도 하나일 수 있다.
일 예로, 화소회로(PC)는 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동전압선(PL)에 연결될 수 있다. 일 실시예로, 상술한 배선들 중 적어도 어느 하나, 예컨대, 구동전압선(PL)은 이웃하는 화소(P)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
유기발광다이오드(OLED)는 제1 전극(예를 들어, 애노드 전극) 및 제2 전극(예를 들어, 캐소드 전극)를 포함할 수 있으며, 유기발광다이오드(OLED)의 상기 제1 단자는 발광제어 박막트랜지스터(T6)을 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류를 제공받고, 상기 제2 단자는 저전원 전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)은 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn')을 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트 전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트 전극은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트 전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역은 구동 박막트랜지스터(T1)의 구동 드레인영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스영역은 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 또한, 보상 소스영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트 전극과 구동 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트 전극은 이전 스캔선(SLp)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역과 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트 전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트 전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역은 구동 박막트랜지스터(T1)의 구동 드레인영역 및 보상 박막트랜지스터(T3)의 보상 드레인영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트 전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역은 제2 초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Aint)을 제공받을 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
제2 초기화 박막트랜지스터(T7)는 도 2에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스영역들 및 드레인영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)를 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트 전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE1') 및 제2 전극(CE2')을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE1')은 스토리지 커패시터(Cst)의 제1 전극(CE1)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE2')은 제1 스캔신호(Sn')를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn')의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(P)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트 전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트 전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트 전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 6은 본 발명의 일 실시예에 따른 화소회로의 구조를 개략적으로 도시한 평면도이고, 도 7a 내지 도 7f는 도 6의 화소회로를 구성하는 도전패턴들을 층 별로 도시한 평면도들이고, 도 8은 본 발명의 일 실시예에 따른 화소회로의 구조의 일부를 개략적으로 도시한 단면도이다.
도 6을 참조하면, 디스플레이 장치(1)는 서로 인접하는 제1 부화소(P1) 및 제2 부화소(P2)를 포함할 수 있다. 일 실시예로, 제1 부화소(P1) 및 제2 부화소(P2)는 가상의 선을 기준으로 대칭시킨 구조일 수 있다. 다른 실시예로, 제1 부화소(P1) 및 제2 부화소(P2)는 대칭구조가 아닌 동일한 화소 구조가 연속적으로 반복되는 구조일 수도 있다. 제1 부화소(P1)는 제1 화소회로(PC1)를 포함하고, 제2 부화소(P2)는 제2 화소회로(PC2)를 포함할 수 있다.
이하에서는, 설명의 편의를 위해 일부 도전 패턴들에 대해서는 제1 화소회로(PC1)를 기준으로 설명하나, 상기 도전 패턴들은 제2 화소회로(PC2)에도 대칭적으로 구비됨은 물론이다. 또한, 이하 도 6, 도 7a 내지 도 7f에서 설명하는 제1 부화소(P1) 및 제2 부화소(P2)는 도 4 등에서 전술한 메인 부화소(Pm), 제1 보조 부화소(Pa1) 및 제2 보조 부화소(Pa2) 중 적어도 하나일 수 있다.
기판(100)의 버퍼층(111)(도 8 참조)은 기판(100) 상에 배치될 수 있다. 버퍼층은 기판(100)으로부터 금속 원자들이나 불순물들이 제1 액티브 패턴(1100)으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층은 제1 액티브 패턴(1100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 액티브 패턴(1100)이 균일하게 형성되도록 할 수 있다.
도 7a와 같이 제1 액티브 패턴(1100)은 버퍼층 상에 배치될 수 있다. 일 실시예에서, 제1 액티브 패턴(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 액티브 패턴(1100)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다.
일 실시예로, 제1 액티브 패턴(1100)에는 이온이 주입될 수 있다. 예를 들어, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)이 상기 PMOS 트랜지스터들인 경우, 제1 액티브 패턴(1100)에는 보론(boron) 등의 이온이 주입될 수 있다.
제1 게이트절연층(112)(도 8 참조)은 제1 액티브 패턴(1100)을 덮으며, 기판(100) 상에 배치될 수 있다. 제1 게이트절연층(112)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 게이트절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
도 7b와 같이 제1 도전 패턴(1200)은 상기 제1 게이트절연층(112) 상에 배치될 수 있다. 제1 도전 패턴(1200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 도전 패턴(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제1 도전 패턴(1200)은 제1 게이트 배선(1210), 제1 게이트 전극(1220), 제2 게이트 배선(1230)을 포함할 수 있다.
제1 게이트 배선(1210)은 x방향으로 연장될 수 있다. 제1 게이트 배선(1210)은 도 5의 제1 스캔선(SL1)에 대응될 수 있다. 제1 게이트 배선(1210)은 제1 액티브 패턴(1100)과 함께 스위칭 박막트랜지스터(T2)를 구성할 수 있다. 예를 들어, 제1 스캔신호(Sn)는 제1 게이트 배선(1210)으로 제공될 수 있다. 또한, 제1 게이트 배선(1210)은 제1 액티브 패턴(1100)과 함께 제2 초기화 박막트랜지스터(T7)을 구성할 수 있다. 예를 들어, 이후 스캔신호(Sn+1)는 제1 게이트 배선(1210)으로 제공될 수 있다. 제1 스캔신호(Sn)와 이후 스캔신호(Sn+1)는 시간차를 두고 실질적으로 동일한 파형을 가질 수 있다.
제1 게이트 전극(1220)은 섬(island) 형상으로 배치될 수 있다. 제1 게이트 전극(1220)은 제1 액티브 패턴(1100)과 함께 구동 박막트랜지스터(T1)를 구성할 수 있다.
제2 게이트 배선(1230)은 x방향으로 연장될 수 있다. 제2 게이트 배선(1230)은 도 5의 발광제어선(EL)에 대응될 수 있다. 제2 게이트 배선(1230)은 제1 액티브 패턴(1100)과 함께 동작제어 및 발광제어 박막트랜지스터들(T5, T6)을 구성할 수 있다. 예를 들어, 발광 제어 신호(En)는 제2 게이트 배선(1230)으로 제공될 수 있다.
제2 게이트절연층(113) (도 8 참조)은 제1 도전 패턴을 덮으며, 제1 게이트절연층(112) 상에 배치될 수 있다. 제2 게이트절연층(113)은 제1 게이트절연층(112)과 같이 절연 물질을 포함할 수 있다.
도 7c와 같이 제2 도전 패턴(1300)은 제2 게이트절연층(113) 상에 배치될 수 있다. 제2 도전 패턴(1300)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제2 도전 패턴(1300)은 제3 게이트 배선(1310), 제4 게이트 배선(1320), 스토리지 커패시터 전극(1330)(즉, 도 5의 제2 전극(CE2)) 및 제1 초기화 전압선(1340)(즉, 도 5의 제1 초기화전압선(VL1))을 포함할 수 있다.
제3 게이트 배선(1310)은 x방향으로 연장될 수 있다. 제3 게이트 배선(1310)은 도 5의 이전 스캔선(SLp)에 대응될 수 있다. 제3 게이트 배선(1310)은 평면 상에서 볼 때 제1 게이트 배선(1210)과 이격될 수 있다. 이전 스캔신호(Sn-1)는 제3 게이트 배선(1310)으로 제공될 수 있다.
제4 게이트 배선(1320)은 x방향으로 연장될 수 있다. 제4 게이트 배선(1320)은 도 5의 제2 스캔선(SL2)에 대응될 수 있다. 제4 게이트 배선(1320)은 평면 상에서 볼 때 제1 게이트 배선(1210) 및 제3 게이트 배선(1310)과 이격될 수 있다. 제2 스캔신호(Sn')는 제4 게이트 배선(1320)으로 제공될 수 있다.
스토리지 커패시터 전극(1330)은 제1 게이트 전극(1220)과 중첩하며, x방향으로 연장될 수 있다. 예를 들어, 스토리지 커패시터 전극(1330)은 제1 게이트 전극(1220)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다. 구동 전압(ELVDD)은 스토리지 커패시터 전극(1330)으로 제공될 수 있다. 또한, 스토리지 커패시터 전극(1330)에는 스토리지 커패시터 전극(1330)을 관통하는 홀(1330-OP)이 형성될 수 있으며, 제1 게이트 전극(1220)은 상기 홀을 통해 노출될 수 있다.
제1 초기화 전압선(1340)은 x방향으로 연장될 수 있다. 제1 초기화 전압선(1340)은 평면 상에서 볼 때 제3 게이트 배선(1310)과 이격될 수 있다. 제1 초기화 전압(Vint)은 제1 초기화 전압선(1340)을 통해 제공될 수 있다. 제1 초기화 전압선(1340)은 후술할 제2 액티브 패턴(1400)과 적어도 일부 중첩되며, 제1 초기화 전압(Vint)을 제2 액티브 패턴(1400)으로 전달할 수 있다. 제1 초기화 전압선(1340)은 후술할 도 7f에 도시된 콘택부(1680CNT1, 1680CNT2, 1680CNT3)를 통해 제2 액티브 패턴(1400)과 전기적으로 연결될 수 있다. 제1 초기화 전압선(1340)은 도 5의 제1 초기화 전압선(VL1)일 수 있다.
제1 층간절연층(114)(도 8 참조)은 제2 도전 패턴(1300)을 덮으며, 제2 게이트절연층(113) 상에 배치될 수 있다. 제1 층간절연층(114)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
도 7d와 같이 제2 액티브 패턴(1400)은 제1 층간절연층(114) 상에 배치될 수 있다. 본 실시예에서, 제2 액티브 패턴(1400)은 산화물 반도체를 포함할 수 있다. 제2 액티브 패턴(1400)은 제1 액티브 패턴(1100)과 다른 층에 배치되고, 제1 액티브 패턴(1100)과 중첩하지 않을 수 있다.
제2 층간절연층(115)은 제2 액티브 패턴(1400)을 덮으며, 제1 층간절연층(114) 상에 배치될 수 있다. 제2 층간절연층(115)은 절연 물질을 포함할 수 있다.
한편, 일 실시예로, 도 8와 같이 제2 층간절연층(115)은 제2 액티브 패턴(1400)의 일부를 덮고, 나머지 부분은 노출시키도록 패터닝될 수 있다. 이때, 제2 층간절연층(115)은 후술할 도 7e의 제2 게이트 전극(1520)과 동일 패턴으로 형성될 수 있다. 따라서, 제2 액티브 패턴(1400)은 제2 게이트 전극(1520)과 중첩하는 채널영역을 제외하고, 소스영역 및 드레인영역이 노출될 수 있다. 상기 소스영역 및 드레인영역은 도 8과 같이 제3 층간절연층(116)과 직접 접촉할 수 있다.
도 7e와 같이 제3 도전 패턴(1500)은 제2 층간절연층(115) 상에 배치될 수 있다. 제3 도전 패턴(1500)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제3 도전 패턴(1500)은 제2 게이트 전극(1520), 제5 게이트 배선(1530) 및 제1 전달 패턴(1540)을 포함할 수 있다.
제2 게이트 전극(1520)은 제3 게이트 배선(1310) 및 제2 액티브 패턴(1400)과 중첩할 수 있다. 본 실시예에서, 제2 게이트 전극(1520)은 제3 게이트 배선(1310)과 전기적으로 연결될 수 있다. 예를 들어, 제2 게이트 전극(1520)은 제3 게이트 배선(1310)과 콘택부(1520CNT)를 통해 접촉할 수 있다. 콘택부(1520CNT)는 제3 게이트 배선(1310)과 제2 게이트 전극(1520) 사이에 개재된 절연층들(예컨대, 제1 층간절연층(114) 및 제2 층간절연층(115))을 관통하는 콘택홀을 통해 형성될 수 있다.
제2 스캔신호(Sn')는 제2 게이트 전극(1520)으로 제공될 수 있다. 제3 게이트 배선(1310), 제2 액티브 패턴(1400) 및 제2 게이트 전극(1520)은 제1 초기화 박막트랜지스터(T4)를 구성할 수 있다. 예를 들어, 제3 게이트 배선(1310)은 제1 초기화 박막트랜지스터(T4)의 백-게이트 전극에 대응하고, 제2 게이트 전극(1520)은 제1 초기화 박막트랜지스터(T4)의 게이트 전극과 대응할 수 있다.
제5 게이트 배선(1530)은 x방향으로 연장될 수 있다. 제5 게이트 배선(1530)은 제4 게이트 배선(1320) 및 제2 액티브 패턴(1400)과 중첩할 수 있다. 일부 실시예에서, 제5 게이트 배선(1530)은 제4 게이트 배선(1320)과 전기적으로 연결될 수 있다. 예를 들어, 제5 게이트 배선(1530)은 제4 게이트 배선(1320)과 콘택을 통해 접촉할 수 있다.
제2 스캔신호(Sn')는 제5 게이트 배선(1530)으로 제공될 수 있다. 제4 게이트 배선(1320), 제2 액티브 패턴(1400) 및 제5 게이트 배선(1530)은 보상 박막트랜지스터(T3)를 구성할 수 있다. 예를 들어, 제4 게이트 배선(1320)은 보상 박막트랜지스터(T3)의 백-게이트 전극에 대응하고, 제5 게이트 배선(1530)은 보상 박막트랜지스터(T3)의 게이트 전극과 대응할 수 있다.
제1 전달 패턴(1540)은 스토리지 커패시터 전극(1330)의 개구(1330-OP)를 통해 노출된 제1 게이트 전극(1220)과 접촉할 수 있다. 제1 전달 패턴(1540)은 초기화 전압(Vint)을 제1 게이트 전극(1220)으로 전달할 수 있다.
제3 층간절연층(116)은 도 8과 같이 제3 도전 패턴(1500)의 적어도 일부를 덮도록 배치될 수 있다. 제3 층간절연층(116)은 절연 물질을 포함할 수 있다. 예를 들어, 제3 층간절연층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
도 7f와 같이 제4 도전 패턴(1600)은 제3 층간절연층(116) 상에 배치될 수 있다. 제4 도전 패턴(1600)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제4 도전 패턴(1600)은 제1 신호전달선(1610), 제2 전달 패턴(1620), 제2 초기화 전압선(1630), 제3 전달 패턴(1640), 제4 전달 패턴(1650), 제5 전달 패턴(1660) 및 제6 전달 패턴(1670)을 포함할 수 있다.
제1 신호전달선(1610)은 x방향으로 연장될 수 있다. 데이터 신호(Dm)는 제1 신호전달선(1610)으로 제공될 수 있다. 제1 신호전달선(1610)은 도 19에 도시된 제1 신호전달선(CL-H)에 대응될 수 있다.
제2 전달 패턴(1620)은 콘택부(1620CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있다. 데이터 신호(Dm)는 제2 전달 패턴(1620)을 통해 제1 액티브 패턴(1100)으로 전달될 수 있다.
제2 초기화 전압선(1630)(즉, 도 5의 제2 초기화 전압선(VL2))은 x방향으로 연장될 수 있다. 제2 초기화 전압(Aint)은 제2 초기화 전압선(1630)으로 제공될 수 있다. 제2 초기화 전압선(1630)은 콘택부(1630CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있으며, 제2 초기화 전압(Aint)을 제1 액티브 패턴(1100)으로 전달할 수 있다.
제3 전달 패턴(1640)은 일측 및 타측에 각각 형성된 콘택부(1640CNT1, 1640CNT2)를 통해 제2 액티브 패턴(1400) 및 제1 전달 패턴(1540)과 접촉할 수 있다. 제1 초기화 전압(Vint)은 제2 액티브 패턴(1400), 제3 전달 패턴(1640) 및 제1 전달 패턴(1540)을 통해 제1 게이트 전극(1220)으로 전달될 수 있다.
제4 전달 패턴(1650)은 일측 및 타측에 각각 형성된 콘택부(1650CNT1, 1650CNT2)를 통해 제2 액티브 패턴(1400) 및 제1 액티브 패턴(1100)과 접촉할 수 있다. 제4 전달 패턴(1650)은 제2 액티브 패턴(1400) 및 제1 액티브 패턴(1100)을 전기적으로 연결시킬 수 있다.
제5 전달 패턴(1660)은 x방향으로 연장될 수 있다. 구동 전압(ELVDD)은 제5 전달 패턴(1660)으로 제공될 수 있다. 제5 전달 패턴(1660)은 콘택부(1660CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있으며, 구동 전압(ELVDD)을 상기 제1 액티브 패턴(1100)으로 전달할 수 있다.
제6 전달 패턴(1670)은 콘택부(1670CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있다. 제6 전달 패턴(1670)은 제1 액티브 패턴(1100)으로부터 구동 전류 또는 제2 초기화 전압(Aint)을 유기발광다이오드(OLED)로 전달할 수 있다.
제7 전달 패턴(1680)은 콘택부(1680CNT1, 1680CNT2, 1680CNT3)를 통해 제2 액티브 패턴(1400)과 접촉할 수 있다. 제7 전달 패턴(1680)은 콘택부(1680CNT1)를 통해 도 7c의 제1 초기화 전압선(1340)과 접촉하고, 콘택부(1680CNT2, 1680CNT3)를 통해 도 7d의 제2 액티브 패턴(1400)과 접촉함으로써, 제1 초기화 전압(Vint)을 제1 초기화 박막트랜지스터(T4)로 전달할 수 있다.
제1 유기절연층(117)(도 8 참조)은 제4 도전 패턴(1600)을 덮으며, 제3 층간절연층(116) 상에 배치될 수 있다.
도 7g와 같이 제5 도전 패턴(1700)은 제1 유기절연층(117) 상에 배치될 수 있다. 제5 도전 패턴(1700)은 데이터 배선(1710), 제2 신호전달선(1720), 전압 배선(1730) 및 제8 전달 패턴(1740)을 포함할 수 있다.
데이터 배선(1710)은 y방향으로 연장될 수 있다. 데이터 배선(1710)은 도 5의 데이터선(DL)에 대응될 수 있다. 데이터 배선(1710)은 콘택부(1710CNT)를 통해 제2 전달 패턴(1620)에 접속될 수 있다. 데이터 신호(Dm)는 데이터 배선(1710) 및 제2 전달 패턴(1620)을 통해 제1 액티브 패턴(1100)으로 전달될 수 있다.
제2 신호전달선(1720)은 y방향으로 연장될 수 있다. 제2 신호전달선(1720)은 제1 신호전달선(1610)과 접촉하여 데이터 신호(Dm)가 제공될 수 있다. 제2 신호전달선(1720)은 도 19에 도시된 제2 신호전달선(CL-V)에 대응될 수 있다.
예를 들어, 데이터 배선(1710) 및 제2 신호전달선(1720)에는 서로 다른 데이터 전압들이 제공될 수 있다. 구체적으로, 제1 데이터 전압은 데이터 배선(1710)을 통해 제1 액티브 패턴(1100)으로 전달되고, 상기 제1 데이터 전압과 다른 제2 데이터 전압은 제2 신호전달선(1720)을 통해 제1 신호전달선(1610)으로 전달될 수 있다.
전압 배선(1730)은 y방향으로 연장될 수 있다. 전압 배선(1730)은 도 5의 구동전압선(PL)에 대응할 수 있다. 전압 배선(1730)은 구동 전압(ELVDD)를 제공할 수 있다. 전압 배선(1730)은 콘택부(1730CNT)를 통해 제5 전달 패턴(1660)과 연결되고, 이를 스토리지 커패시터 전극(1330) 및 동작제어 박막트랜지스터(T5)로 제공할 수 있다.
한편, 전압 배선(1730)은 인접한 제1 화소회로(PC1) 및 제2 화소회로(PC2)에서 서로 공유될 수 있다. 다른 실시예로, 전압 배선(1730)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)에 각각 구비될 수도 있다.
제8 전달 패턴(1740)은 콘택부(1740CNT1)을 통해 제6 전달 패턴(1670)과 접촉할 수 있다. 제8 전달 패턴(1740)은 제6 전달 패턴(1670)으로부터 구동 전류(IOLED) 또는 애노드 초기화 전압(Aint)을 유기발광다이오드(OLED)로 전달할 수 있다.
또한, 제8 전달 패턴(1740)은 콘택부(1740CNT2)을 통해 화소전극(210, 도 8 참조)과 접촉할 수 있다. 제8 전달 패턴(1740)을 통해 발광제어 박막트랜지스터(T6)가 화소전극(210)과 전기적으로 연결될 수 있다.
제5 도전 패턴(1700) 상의 적층 구조에 대해 도 8을 참조하여 설명한다. 제2 유기절연층(118)은 제5 도전 패턴(1700)을 덮으며 배치될 수 있다. 제2 유기절연층(118) 상에는 제3 유기절연층(119)이 배치될 수 있다. 제1 유기절연층(117) 내지 제3 유기절연층(119)은 예컨대, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제2 유기절연층(118) 상에는 표시요소로서 유기발광다이오드(OLED)가 배치된다. 유기발광다이오드(OLED)는 화소전극(210), 유기발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함한다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
제3 유기절연층(119) 상에는 화소정의막(120)이 배치될 수 있다. 화소정의막(120)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(120)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)은 화소정의막(120)에 의해 형성된 개구(OP) 내에 배치될 수 있다. 개구(120OP)에 의해 유기발광다이오드(OLED)의 발광영역(EA)이 정의될 수 있다.
중간층(220)은 유기발광층(220b)을 포함할 수 있다. 유기발광층(220b)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층(220b)은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층(220b)의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer)을 포함하는 제1 기능층(220a), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer)을 포함하는 제2 기능층(220c)이 선택적으로 더 배치될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층(220)과 화소정의막(120)의 상부에 배치될 수 있다.
대향전극(230) 상에는 유기물질을 포함하는 상부층(250)이 형성될 수 있다. 상부층(250)은 대향전극(230)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 상부층(250)은 대향전극(230) 보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 상부층(250)은 굴절률이 서로 다른층들이 적층되어 구비될 수 있다. 예컨대, 상부층(250)은 고굴절률층/저굴절률층/고굴절률층이 적층되어 구비될 수 있다. 이 때, 고굴절률층의 굴절률은 1.7이상 일 수 있으며, 저굴절률층의 굴절률은 1.3이하 일 수 있다.
상부층(250)은 추가적으로 LiF를 포함할 수 있다. 또는, 상부층(250)은 추가적으로 실리콘산화물(SiO2), 실리콘질화물(SiNX)와 같은 무기 절연물을 포함할 수 있다.
상술한 도 7a 내지 도 7g의 액티브 패턴들(1100, 1400) 및 도전 패턴들(1200, 1300, 1500, 1600, 1700)은 도 8에 도시된 것과 같이 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)를 구성할 수 있다. 도 8의 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)는 전술한 도 5의 복수의 박막트랜지스터들(T1 내지 T7) 중 하나일 수 있다.
실리콘 박막트랜지스터(S-TFT)는 실리콘 반도체층(SA), 제1 게이트 전극(G1), 소스전극(S1) 및 드레인전극(D1)을 포함하는 제1 전극층(E1)을 포함할 수 있다. 실리콘 반도체층(SA)은 도 7a의 제1 액티브 패턴(1100)의 일부에 대응하고, 제1 게이트 전극(G1)은 도 7b의 제1 도전 패턴(1200)의 일부에 대응하고, 제1 전극층(E1)은 도 7f의 제4 도전 패턴(1600)의 일부에 대응할 수 있다. 제1 전극층(E1)은 콘택메탈(CM)에 의해 화소전극(210)과 연결될 수 있다.
제1 게이트 전극(G1) 상에는 상부 전극(CE2)이 배치되어, 제1 게이트 전극(G1)과 일체인 하부 전극(CE1)과 함께 스토리지커패시터(Cst)를 구성할 수 있다.
산화물 박막트랜지스터(O-TFT)는 산화물 반도체층(OA), 제2 게이트 전극(G2), 소스전극(S2) 및 드레인전극(D2)을 포함하는 제2 전극층(E2)을 포함할 수 있다. 산화물 반도체층(OA)은 도 7d의 제2 액티브 패턴(1400)의 일부에 대응하고, 제2 게이트 전극(G2)은 도 7e의 제3 도전 패턴(1500)의 일부에 대응하고, 제2 전극층(E2)은 도 7f의 제4 도전 패턴(1600)의 일부에 대응할 수 있다.
도 9는 본 발명의 일 실시예에 따른 화소회로의 구조의 일부를 개략적으로 도시한 단면도이다.
한편 다른 실시예로, 도 9의 단면 구조는 전술한 도 8과 유사하나, 박막트랜지스터들(S-TFT, O-TFT) 하부에 배치된 제1 배면금속층(BML1) 및 제2 배면금속층(BML2)을 더 포함할 수 있다.
제1 배면금속층(BML1)은 화소회로(PC)의 적어도 일부 영역에 대응하여 배치될 수 있다. 일 실시예로, 제1 배면금속층(BML1)은 실리콘 박막트랜지스터(S-TFT)로 구비되는 구동 박막트래내지스터(T1)(도 5 참조)와 중첩하도록 배치될 수 있다.
제1 배면금속층(BML1)은 기판(100)과 버퍼층(111) 사이에 개재될 수 있다. 일 실시예로, 제1 배면금속층(BML1)은 유기막과 무기막이 교번하여 적층된 기판(100) 상에 배치되고, 제1 배면금속층(BML1)과 버퍼층(111) 사이에는 무기배리어층이 더 개재될 수도 있다. 제1 배면금속층(BML1)은 전극 또는 배선과 연결되어, 이로부터 정전압 또는 신호를 인가 받을 수 있다. 다른 실시예로, 제1 배면금속층(BML1)은 다른 전극 또는 배선과 고립된(isolated) 형태로 구비될 수도 있다.
제2 배면금속층(BML2)는 산화물 박막트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 제2 배면금속층(BML2)은 제2 게이트절연층(113)과 제1 층간절연층(114) 사이에 개재될 수 있다. 제2 배면금속층(BML2)은 스토리지커패시터(Cst)의 상부 전극(CE2)과 동일 층에 배치될 수 있다. 제2 배면금속층(BML2)은 콘택전극(BML2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 콘택전극(BML2-C)은 산화물 박막트랜지스터(O-TFT)의 제2 게이트 전극(G2)과 동일 층에 배치될 수 있다.
제1 배면금속층(BML1) 및 제2 배면금속층(BML2)은 반사형 금속으로 형성될 수 있으며, 예컨대 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 제1 배면금속층(BML1) 및 제2 배면금속층(BML2)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 보조표시영역을 포함한 표시영역의 일부를 개략적으로 도시한 평면도이다.
도 10을 참조하면, 보조표시영역(ADA)은 컴포넌트영역(CA)과, 컴포넌트영역(CA)을 적어도 부분적으로 둘러싸는 중간영역(MA)을 포함할 수 있다. 전술한 것과 같이, 보조표시영역(ADA)은 컴포넌트영역(CA)의 중앙부분과 중간영역(MA)의 일부를 포함하는 제1 영역(A1), 각각이 컴포넌트영역(CA)의 일부 및 중간영역(MA)의 일부를 포함하는 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)을 포함할 수 있다. 제2 영역(A2)은 제1 영역(A1)을 일측에 두고 배치되고, 제3 영역(A3)은 제1 영역(A1)을 타측에 두고 배치될 수 있다. 즉, 제2 영역(A2)과 제3 영역(A3)은 제1 영역(A1)을 중심으로 대칭적으로 배치될 수 있다. 제4 영역(A4)은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)의 하측에 배치되며, 제1 영역(A1), 제2 영역(A2), 제3 영역(A3) 및 메인표시영역(MDA)과 접할 수 있다.
제1 영역(A1) 내지 제4 영역(A4) 상에는 각각 제1 연결배선(TWL1) 내지 제4 연결배선(TWL4)이 배치될 수 있으며, 보조표시영역(ADA)에서 제1 영역(A1) 내지 제4 영역(A4)은 상기 제1 연결배선(TWL1) 내지 제4 연결배선(TWL4)의 배치 관계를 기준으로 구분된 영역일 수 있다.
제1 영역(A1)에 대응하는 컴포넌트영역(CA) 상에는 제1-1 보조 표시요소(Pa1-1)가 배치되고, 중간영역(MA) 상에는 제1-1 보조 화소회로(PCa1-1)가 배치될 수 있다. 제1-1 보조 표시요소(Pa1-1)와 제1-1 보조 화소회로(PCa1-1)는 제1 연결배선(TWL1)에 의해 연결될 수 있다. 제1 영역(A1) 상에서 제1 연결배선(TWL1)은 제1 방향(예, y방향)으로 연장될 수 있다.
제2 영역(A2)에 대응하는 컴포넌트영역(CA) 상에는 제1-2 보조 표시요소(Pa1-2)가 배치되고, 중간영역(MA) 상에는 제1-2 보조 화소회로(PCa1-2)가 배치될 수 있다. 제1-2 보조 표시요소(Pa1-2)와 제1-2 보조 화소회로(PCa1-2)는 제2 연결배선(TWL2)에 의해 연결될 수 있다. 제2 영역(A2) 상에서 제2 연결배선(TWL2)은 제2 방향(예, x방향)으로 연장될 수 있다.
제2 영역(A2)과 유사하게, 제3 영역(A3)에 대응하는 컴포넌트영역(CA) 상에는 제1-3 보조 표시요소(Pa1-3)가 배치되고, 중간영역(MA) 상에는 제1-3 보조 화소회로(PCa1-3)가 배치될 수 있다. 제1-3 보조 표시요소(Pa1-3)와 제1-3 보조 화소회로(PCa1-3)는 제3 연결배선(TWL3)에 의해 연결될 수 있다. 제3 영역(A3) 상에서 제3 연결배선(TWL3)은 제2 방향(예, x방향)으로 연장될 수 있다.
제4 영역(A4)에 대응하는 컴포넌트영역(CA) 상에는 제1-4 보조 표시요소(Pa1-4)가 배치되고, 중간영역(MA) 상에는 제1-4 보조 화소회로(PCa1-4)가 배치될 수 있다. 제1-4 보조 표시요소(Pa1-4)와 제1-4 보조 화소회로(PCa1-4)는 제4 연결배선(TWL4)에 의해 연결될 수 있다. 제4 영역(A4) 상에서 제4 연결배선(TWL4)은 제2 방향(예, x방향)으로 연장될 수 있다.
한편, 일 실시예로, 제4 영역(A4) 상의 제4 연결배선(TWL4)은 서로 마주보도록 배치된 제4 연결배선들(TWL4-1, TWL4-2)을 포함할 수 있다. 제4 연결배선들(TWL4-1, TWL4-2)은 제4 영역(A4)의 중심을 지나는 가상의 중앙선을 기준으로 대칭적으로 배치될 수 있다. 예컨대, 제4 영역(A4)의 중심을 지나는 가상의 중앙선은 컴포넌트영역(DA)의 중심을 지나는 중앙선일 수 있다. 이때, 컴포넌트영역(DA)의 중심이라고 함은, 컴포넌트영역(DA)의 형상을 이루는 도형의 중심을 의미하는 것일 수 있다.
한편, 도 9 및 도 10을 참조하면, 제4 영역(A4)은 상측으로 제1 영역(A1), 제2 영역(A2), 제3 영역(A3)과 접하고, 하측으로 메인표시영역(MDA)과 접할 수 있다. 제4 영역(A4)은 제1 영역(A1)이 연장된 방향(예, -y방향)으로 배치된 컴포넌트영역(CA)의 일부를 포함할 수 있다. 비교예로, 제1 영역이 메인표시영역까지 연장된 경우를 가정하면, 제1 영역 상에 배치되는 제1 연결배선의 최대 길이는 더욱 길어질 수 밖에 없고, 이는 제1 연결배선의 저항이 상승하는 문제점이 발생할 수 있다.
따라서, 본 발명의 일 실시예에서는, 제1 방향(예, x방향)을 따라 연장된 제1 영역(A1) 상의 제1 연결배선(TWL1)과, 제2 방향(예, x방향)을 따라 연장된 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4) 상의 제2 연결배선(TWL2), 제3 연결배선(TWL3) 및 제4 연결배선(TWL4)을 혼합(hydrid) 배치하는 구조를 채용할 수 있다. 이러한 구조를 통해, 제1 영역(A1) 내지 제4 영역(A4)이 각각 컴포넌트영역(CA) 및 중간영역(MA)을 포함하도록 보조표시영역(ADA)을 분할하고, 특히 제1 영역(A1)과 메인표시영역(MDA) 사이에 제4 영역(A4)을 배치함으로서 제1 방향(예, x방향)을 따라 연장되는 제1 연결배선(TWL1)의 길이를 줄여 특정 방향으로 연장된 연결배선의 길이에 따른 저항을 효율적으로 제어할 수 있다.
일 실시예로, 상술한 효과를 극대화하기 위해, 제4 영역(A4)의 제1 방향(예, y방향)을 따르는 제1 폭(W1)은 컴포넌트영역(CA)의 제1 방향(예, y방향)을 따르는 제2 폭(D1)의 약 25% (또는, 약 1/4)일 수 있다. 이때, 컴포넌트영역(CA)의 제2 폭(D1)이라고 함은 제1 방향(예, y방향)을 따르는 폭의 최대값을 의미할 수 있다. 예를 들어, 컴포넌트영역(CA)의 형상이 원형인 경우, 제2 폭(D1)은 컴포넌트영역(CA)의 지름을 의미할 수 있다. 이와 같이, 제4 영역(A4)의 제1 폭(W1)이 컴포넌트영역(CA)의 제2 폭(D1)의 1/4 지점으로 확보되는 경우, 제1 영역(A1)에 배치되는 제1 연결배선(TWL1)과 제4 영역(A4)에 배치되는 제4 연결배선(TWL4)의 길이를 최적화로 설계할 수 있다.
한편, 제1 연결배선(TWL1) 내지 제4 연결배선(TWL4)은 투명 도전 물질을 포함할 수 있으며, 예컨대 IGZO, ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막으로 형성될 수 있다. 따라서, 컴포넌트영역(CA)에서 제1 보조 부화소(Pa1)가 배치되지 않은 영역은 제1 연결배선(TWL1) 내지 제4 연결배선(TWL4)의 배치와는 무관하게 모두 투과영역(TA)으로 구비될 수 있다.
도 11 내지 도 15는 도 10의 보조표시영역의 일부를 보다 상세하게 도시한 평면도들이다.
이하 도 11 내지 도 15를 참조하여, 보조표시영역(ADA)의 각 제1 영역(A1) 내지 제4 영역(A4) 상의 구조를 상세하게 설명한다.
도 11은 제2 영역(A2), 제4 영역(A4) 및 메인표시영역(MDA)의 일부를 확대하여 도시한다. 도 11은 도 10의 A부분에 대응될 수 있다. 제4 영역(A4)의 구조는 실질적으로 제2 영역(A2)의 구조와 유사한 바, 설명의 편의 상 구체적인 도시는 생략한다.
도 11을 참조하면, 제2 영역(A2)에 대응하는 컴포넌트영역(CA) 상에는 제1 보조 부화소(Pa1)가 배치될 수 있다. 이때, 제2 영역(A2)에 대응하는 컴포넌트영역(CA) 상에 배치되는 제1 보조 부화소(Pa1)라고 함은, 실질적으로는 발광소자(즉, OLED)에 대응하는 제1-2 보조 표시요소(Pa1-2)를 의미하는 것일 수 있다. 제1 보조 부화소(Pa1)는 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다. 일 실시예로, 제1 보조 부화소(Pa1)은 제1 적색 보조 부화소(Pr1'), 제1 녹색 보조 부화소(Pg1') 및 제1 청색 보조 부화소(Pb1')를 포함할 수 있다.
도 11에 도시된 것과 같이 제1-2 보조 표시요소(Pa1-2) 하부에는 제1-2 보조 표시요소(Pa1-2)를 구동시키기 위한 화소 회로가 배치되지 않을 수 있다. 일 실시예로, 제1-2 보조 표시요소(Pa1-2)를 구동시키기 위한 제1-2 보조 화소회로(PCa1-2)는 제2 영역(A2)에 대응하는 중간영역(MA) 상에 배치될 수 있다.
제2 연결배선(TWL2)은 제2 방향(예, x방향)으로 연장되어 배치될 수 있다. 제2 연결배선(TWL2)은 제1 방향(예, y방향)으로 연장된 제2 데이터선(DL2)과 교차, 예컨대 직교하는 방향으로 배치될 수 있다. 일 실시예로, 도 11의 제2 데이터선(DL2)은 도 19의 제2 데이터선(DL2)에 대응될 수 있다.
제1-2 보조 화소회로(PCa1-2)는 제2 연결배선(TWL2)을 통해 제1-2 보조 표시요소(Pa1-2)와 연결될 수 있다. 일 실시예로, 제2 연결배선(TWL2)은 평면 상에서 서로 교번하여 배치되는 제2-1 연결배선(TWL2a) 및 제2-2 연결배선(TWL2b)을 포함할 수 있다. 제2-1 연결배선(TWL2a) 및 제2-2 연결배선(TWL2b)은 서로 다른 층에 배치될 수 있다. 이를 통해 제2 연결배선(TWL2)들 사이의 간격을 더욱 좁혀 컴포넌트영역(CA)의 해상도를 높일 수 있고, 제2 연결배선(TWL2)들 간의 쇼트 등의 불량을 방지할 수 있다.
한편, 제2 영역(A2)에 대응하는 중간영역(MA) 상에는 제2 보조 부화소(Pa2) 및 제2 보조 화소회로(PCa2)가 배치될 수 있다. 이때, 제2 영역(A2)에 대응하는 중간영역(MA) 상에 배치되는 제2 보조 부화소(Pa2)라고 함은, 실질적으로는 발광소자에 대응하는 표시요소(즉, OLED)를 의미하는 것일 수 있다. 제2 보조 부화소(Pa2)는 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다. 일 실시예로, 제2 보조 부화소(Pa2)는 제2 적색 보조 부화소(Pr2'), 제2 녹색 보조 부화소(Pg2') 및 제2 청색 보조 부화소(Pb2')를 포함할 수 있다.
제2 보조 화소회로(PCa2)는 제2 보조 부화소(Pa2)와 중첩하거나, 제2 보조 부화소(Pa2)와 인접하여 배치될 수 있다. 제2 보조 부화소(Pa2)는 제2 연결배선(TWL2)을 통하지 않고, 제2 보조 화소회로(PCa2)와 직접 연결될 수 있다.
제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 중간영역(MA) 상에 배치될 수 있다. 일 실시예로, 제1 보조 화소회로(PCa1)와 제2 보조 화소회로(PCa2)는 상호 인접하여 배치될 수 있으며, 서로 교번하도록 배치될 수 있다. 도 6 등에서 전술한 것과 같이, 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2) 각각은 2개의 화소회로가 쌍을 이루어 배치될 수 있다.
일 실시예로, 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 제1 보조 부화소(Pa1) 및 제2 보조 부화소(Pa2)가 행과 열을 갖는 매트릭스 형태로 배치된다고 가정할 때, 짝수 행 또는 홀수 행에 배치될 수 있다. 즉, 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 매 행마다 연속적으로 배치되지 않고, 예컨대 짝수 행에 배치되는 경우 홀수 행에는 배치되지 않을 수 있다. 이러한 화소회로의 배치를 통해, 보조표시영역(ADA)의 해상도는 메인표시영역(MDA)의 해상도에 비해 더 낮을 수 있다.
컴포넌트영역(CA) 상에 배치되는 제1 보조 부화소(Pa1)는 제1 보조 화소전극(210a1)을 포함할 수 있다. 도 12를 함께 참조하면, 제1 보조 화소전극(210a1)은 직선과 직선이 만나는 모서리 또는 코너부를 갖지 않는 곡선 형태를 가질 수 있다. 일 실시예로, 본 실시예에서는 제1 보조 화소전극(210a1)이 타원형으로 구비되는 경우를 도시하나, 본 발명이 반드시 이에 한정되는 것은 아니다. 제1 보조 화소전극(210a1)은 원형, 타원형, 일부가 원형 또는 일부가 타원형인 경우를 포함할 수 있다. 이와 같이 제1 보조 화소전극(210a1)의 형상을 곡선 형태로 형성함으로써, 컴포넌트영역(CA)의 투과영역(TA)을 통과하는 빛의 회절을 최소화할 수 있다.
제2 연결배선(TWL2)은 제1 보조 화소전극(210a1)과 직접 접촉함으로써 중간영역(MA)에 위치한 제1 보조 화소회로(PCa1)의 신호를 제1 보조 화소전극(210a1)에 전달할 수 있다. 도 12에서는 제2-1 연결배선(TWL2a)이 제1 보조 화소전극(210a1)에 연결된 것을 도시하나, 제1 보조 화소전극(210a1)은 제2-2 연결배선(TWL2b)와 연결될 수도 있다.
제2 연결배선(TWL2)은 제1 콘택부(ACNT1)를 통해 제1 보조 화소전극(210a1)과 연결될 수 있다. 제1 콘택부(ACNT1)는 제2 연결배선(TWL2)과 제1 보조 화소전극(210a1) 사이에 개재된 절연층에 정의될 수 있다. 일 실시예로, 제1 콘택부(ACNT1)는 제1 보조 화소전극(210a1)의 일측에 배치되어 제1 보조 화소전극(210a1)과 중첩할 수 있다. 다만, 이 경우 제1 콘택부(ACNT1)는 제1 보조 부화소(Pa1)의 발광영역(EA)과는 중첩하지 않을 수 있다. 발광영역(EA)은 제1 보조 화소전극(210a1) 상에 배치된 화소정의막(120)의 개구(120OP)를 통해 정의될 수 있다.
제1 콘택부(ACNT1)가 발광영역(EA)과 비중첩하여 배치됨으로써, 제1 콘택부(ACNT1)에 의해 발광영역(EA)의 평탄도가 저하되어 색좌표가 틀어지는 것을 방지할 수 있다. 상술한 것과 같이, 제1 보조 화소전극(210a1)이 대략 타원형을 갖도록 구비됨으로써, 장축 방향의 일측에 제1 콘택부(ACNT1)를 구비하여, 제1 콘택부(ACNT1)가 발광영역(EA)과 중첩하지 않도록 구현할 수 있다.
다시 도 11을 참조하면, 중간영역(MA) 상에 배치되는 제2 보조 부화소(Pa2)는 제2 보조 화소전극(210a2)을 포함할 수 있다. 제2 보조 화소전극(210a2)은 대략 원형으로 구비되며, 일측으로 연장된 연장부분(210e)을 구비할 수 있다. 연장부분(210e)의 끝단에는 제2 콘택부(ACNT2)가 형성될 수 있다. 제2 콘택부(ACNT2)를 통해 제2 보조 화소회로(PCa2)가 제2 보조 화소전극(210a2)과 연결될 수 있다. 제2 보조 화소전극(210a2)이 일측으로 연장된 연장부분(210e)을 구비함에 따라, 제2 보조 화소전극(210a2)은 이를 구동시키는 제2 보조 화소회로(PCa2)과 완전히 중첩되지 않도록 배치될 수 있다.
한편, 도 11에서 제2 영역(A2)과 접하는 메인표시영역(MDA)이 위치할 수 있다. 메인표시영역(MDA) 상에는 메인 화소회로(Pm) 및 이와 연결된 메인 부화소(Pm)가 배치될 수 있다. 메인 부화소(Pm)는 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다. 일 실시예로, 메인 부화소(Pm)는 적색 메인 부화소(Pr), 녹색 메인 부화소(Pg) 및 청색 메인 부화소(Pb)를 포함할 수 있다.
메인 부화소(Pm)는 메인 화소전극(210m)을 포함할 수 있다. 메인 화소전극(210m)은 제2 보조 화소전극(210a2)과 유사하게, 대략 원형으로 구비되며, 일측으로 연장된 연장부분(210e)을 구비할 수 있다. 연장부분(210e)의 끝단에는 콘택부가 형성될 수 있다. 콘택부를 통해 메인 화소회로(PCm)가 메인 화소전극(210m)과 연결될 수 있다.
메인 부화소(Pm)의 메인 화소전극(210m) 각각은 동일 색을 발광하는 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2) 보다 작은 면적을 가질 수 있다. 따라서, 동일 면적 상에 배치되는 메인 부화소(Pm)의 수는 제1 보조 부화소(Pa1) 및 제2 보조 부화소(Pa2)의 수보다 많을 수 있다. 메인화소영역(MDA)의 해상도는 보조화소영역(ADA)의 해상도보다 높을 수 있다.
상술한 것과 같이 도 11을 참조하여 설명한 제1 보조 화소전극(210a1) 및 제2 보조 화소전극(210a2)의 배치 및 구조는 후술할 도 13 내지 도 15에도 동일하게 적용될 수 있다.
도 13은 도 10의 C부분에 대응될 수 있다. 도 10 및 도 13을 참조하면, 제1 영역(A1)과, 제1 영역(A1)에 접하는 제2 영역(A2)을 함께 도시한다. 제1 영역(A1)에 대응하는 컴포넌트영역(CA) 상에는 제1-1 보조 표시요소(Pa1-1)가 배치되고, 제2 영역(A2)에 대응하는 컴포넌트영역(CA) 상에는 제1-2 보조 표시요소(Pa1-2)가 배치될 수 있다. 제1-1 보조 표시요소(Pa1-1)는 제1 연결배선(TWL1)에 의해 제1 영역(A1)에 대응하는 중간영역(MA) 상에 배치된 제1-1 보조 화소회로(PCa1-1)와 연결되고, 제1-2 보조 표시요소(Pa1-2)는 제2 연결배선(TWL2)에 의해 제2 영역(A2)에 대응하는 중간영역(MA) 상에 배치된 제1-2 보조 화소회로(PCa1-2)와 연결될 수 있다.
제1 영역(A1) 상에서 제1 연결배선(TWL1)은 제1 방향(예, y방향)으로 연장될 수 있다. 또한, 제2 영역(A2) 상에서 제2 연결배선(TWL2)은 제2 방향(예, x방향)으로 연장될 수 있다.
도 14는 도 10의 D부분에 대응되고, 도 15는 도 14의 E부분에 대응될 수 있다. 도 14 및 도 15는 제1 영역(A1)의 일부를 확대하여 도시한다.
도 10, 도 14 및 도 15를 참조하면, 제1 영역(A1)에 대응하는 컴포넌트영역(CA) 상에는 제1 보조 부화소(Pa1)가 배치될 수 있다. 이때, 제1 보조 부화소(Pa1)라고 함은, 실질적으로는 발광소자(즉, OLED)에 대응하는 제1-1 보조 표시요소(Pa1-1)를 의미하는 것일 수 있다. 제1 보조 부화소(Pa1)는 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다. 일 실시예로, 제1 보조 부화소(Pa1)은 제1 적색 보조 부화소(Pr1'), 제1 녹색 보조 부화소(Pg1') 및 제1 청색 보조 부화소(Pb1')를 포함할 수 있다.
도 14 및 도 15에 도시된 것과 같이 제1-1 보조 표시요소(Pa1-1) 하부에는 제1-1 보조 표시요소(Pa1-1)를 구동시키기 위한 화소 회로가 배치되지 않을 수 있다. 일 실시예로, 제1-1 보조 표시요소(Pa1-1)를 구동시키기 위한 제1-1 보조 화소회로(PCa1-1)는 제1 영역(A1)에 대응하는 중간영역(MA) 상에 배치될 수 있다.
제1 연결배선(TWL1)은 제1 방향(예, y방향)으로 연장되어 배치될 수 있다. 제1-1 보조 화소회로(PCa1-1)는 제1 연결배선(TWL1)을 통해 제1-1 보조 표시요소(Pa1-1)와 연결될 수 있다.
일 실시예로, 제1 연결배선(TWL1)은 평면 상에서 서로 교번하여 배치되는 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b)을 포함할 수 있다. 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b)은 서로 다른 층에 배치될 수 있다. 이를 통해 제1 연결배선(TWL1)들 사이의 간격을 더욱 좁혀 컴포넌트영역(CA)의 해상도를 높일 수 있고, 제1 연결배선(TWL1)들 간의 쇼트 등의 불량을 방지할 수 있다.
한편, 제1 영역(A1)에 대응하는 중간영역(MA) 상에는 제2 보조 부화소(Pa2) 및 제2 보조 화소회로(PCa2)가 배치될 수 있다. 제2 보조 부화소(Pa2)는 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다. 일 실시예로, 제2 보조 부화소(Pa2)는 제2 적색 보조 부화소(Pr2'), 제2 녹색 보조 부화소(Pg2') 및 제2 청색 보조 부화소(Pb2')를 포함할 수 있다.
제2 보조 화소회로(PCa2)는 제2 보조 부화소(Pa2)와 중첩하거나, 제2 보조 부화소(Pa2)와 인접하여 배치될 수 있다. 제2 보조 부화소(Pa2)는 제2 연결배선(TWL2)을 통하지 않고, 제2 보조 화소회로(PCa2)와 직접 연결될 수 있다.
제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 중간영역(MA) 상에 배치될 수 있다. 일 실시예로, 제1 보조 화소회로(PCa1)와 제2 보조 화소회로(PCa2)는 상호 인접하여 배치될 수 있으며, 서로 교번하도록 배치될 수 있다. 도 6 등에서 전술한 것과 같이, 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2) 각각은 2개의 화소회로가 쌍을 이루어 배치될 수 있다.
컴포넌트영역(CA) 상에 배치되는 제1 보조 부화소(Pa1)는 제1 보조 화소전극(210a1)을 포함할 수 있다. 일 실시예로, 제1 보조 화소전극(210a1)은 대략 타원형으로 구비될 수 있다. 이와 같이 제1 보조 화소전극(210a1)의 형상을 곡선 형태로 형성함으로써, 컴포넌트영역(CA)의 투과영역(TA)을 통과하는 빛의 회절을 최소화할 수 있다. 제2 연결배선(TWL2)은 제1 콘택부(ACNT1)를 통해 제1 보조 화소전극(210a1)과 연결될 수 있다.
중간영역(MA) 상에 배치되는 제2 보조 부화소(Pa2)는 제2 보조 화소전극(210a2)을 포함할 수 있다. 일 실시예로, 제2 보조 화소전극(210a2)은 대략 원형으로 구비되며, 일측으로 연장된 연장부분(210e)을 구비할 수 있다. 연장부분(210e)의 끝단에는 제2 콘택부(ACNT2)가 형성될 수 있다. 제2 콘택부(ACNT2)를 통해 제2 보조 화소회로(PCa2)가 제2 보조 화소전극(210a2)과 연결될 수 있다.
이상 도 10 내지 도 15를 참조하여 설명한 것과 같이, 컴포넌트영역(CA) 상에 배치된 제1 보조 부화소(Pa1)와 중간영역(MA)에 배치된 화소회로들(예, PCa1-1, PCa1-2, PCa1-3, PCa1-4)과 연결배선들(예, TWL1, TWL2, TWL3, TWL4)을 통해 연결함에 있어서, 컴포넌트영역(CA) 및 중간영역(MA)을 제1 영역(A1) 내지 제4 영역(A4)으로 구획하고, 각 영역 상에서 연결배선들(예, TWL1, TWL2, TWL3, TWL4)을 제1 방향(예, y방향) 또는 제2 방향(예, x방향)으로 나누어 배치함으로써, 컴포넌트영역(CA) 에만 선택적으로 투과율을 확보하여 전체적인 해상도를 증가시킬 수 있으며, 표시영역(DA) 전체의 화질을 개선할 수 있다. 또한, 연결배선들(예, TWL1, TWL2, TWL3, TWL4)의 전체적인 길이를 감소시킴으로써 연결배선들(예, TWL1, TWL2, TWL3, TWL4) 두께 및 폭을 감소시켜 연결배선들(예, TWL1, TWL2, TWL3, TWL4)의 저항을 낮춰 제1 보조 부화소(Pa1)의 표시 품질을 향상시킬 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 디스플레이 장치의 보조표시영역을 포함한 표시영역의 일부를 개략적으로 도시한 평면도들이다.
도 16 및 도 17은 도 10의 변형예에 해당한다.
도 16은 전술한 도 10과 유사하나, 보조표시영역(ADA)의 형상에서 도 10과 차이가 있다. 도 16에서 보조표시영역(ADA)의 형상을 제외한 나머지 구성은 전술한 도 10과 동일한 바 이를 원용하고, 이하에서는 차이점을 위주로 설명한다.
도 16에 도시된 보조표시영역(ADA)은 전술한 도 1b에 대응될 수 있다. 보조표시영역(ADA)은 주변영역(NDA) 측을 향하는 부분의 폭이 더 좁게 형성될 수 있다. 도 10과 비교하면, 도 16의 보조표시영역(ADA)에 있어서, 제2 영역(A2) 및 제3 영역(A3)에 대응하는 중간영역(MA)의 면적이 줄어들고, 해당 영역이 메인표시영역(MDA)으로 구비될 수 있다. 메인표시영역(MDA)에서 표시되는 이미지의 해상도 및 화질이 보조표시영역(ADA)에서 표시되는 이미지의 해상도 및 화질보다 우수한 바, 이와 같이 메인표시영역(MDA)을 확대함으로써 표시영역(DA) 전체의 표시 품질을 향상시킬 수 있다.
도 17은 전술한 도 10 및 도 16과 유사하나, 주변영역(NDA) 상에 제3 보조 화소회로(PCa1')를 더 구비한다는 점에서 차이가 있다. 도 17에서 제3 보조 화소회로(PCa1')를 제외한 나머지 구성은 전술한 도 10 및 도 16과 동일한 바 이를 원용하고, 이하에서는 차이점을 위주로 설명한다.
제3 보조 화소회로(PCa1')는 보조표시영역(ADA)와 인접한 주변영역(NDA) 상에 배치될 수 있다. 일 실시예로, 제3 보조 화소회로(PCa1')는 보조표시영역(ADA)의 제1 영역(A1)과 인접하여 배치될 수 있다. 제3 보조 화소회로(PCa1')는 제1 연결배선(TWL1')을 통해 제1 영역(A1)에 대응하는 컴포넌트영역(CA)에 위치한 제1-1 보조 부화소(Pa1-1')와 연결될 수 있다. 이와 같이, 제1 영역(A1)에 대응하는 중간영역(MA) 상에 위치한 제1-1 보조 화소회로(PCa1-1) 이외의 제3 보조 화소회로(PCa1')를 추가적으로 구비함에 따라, 제1 영역(A1)에 대응하는 중간영역(MA)의 폭을 더 줄일 수 있고, 그 만큼 메인표시영역(MDA)의 면적을 확보할 수 있다.
도 18은 도 17의 F부분을 확대하여 개략적으로 도시한 평면도이다.
도 18을 참조하면, 제1 영역(A1)의 중간영역(MA)의 적어도 일부에 대응하여, 제1 도전라인(BL1) 및 제2 도전라인(BL2)이 위치할 수 있다. 제1 도전라인(BL1) 및 제2 도전라인(BL2)은 제1 연결배선(TWL1)을 따라 연속되도록 제1 방향(예, y방향)으로 연장될 수 있다. 일 실시예로, 제1 도전라인(BL1) 및 제2 도전라인(BL2)은 서로 다른 층에 배치될 수 있으며, 도 18과 같이 평면 상에서 서로 중첩하지 않고 교번하여 배치될 수 있다.
일 실시예로, 제1 도전라인(BL1) 및 제2 도전라인(BL2)은 반사형 금속을 포함할 수 있으며, 예컨대 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제1 영역(A1)에서, 중간영역(MA)은 컴포넌트영역(CA)과는 달리 투과영역(TA)을 구비하지 않아도 무방한 바, 중간영역(MA) 상에는 상대적으로 저항이 더 낮은 반사형 금속을 포함하는 제1 도전라인(BL1) 및 제2 도전라인(BL2)이 배치되도록 하고, 컴포넌트영역(CA) 상에는 상대적으로 저항이 더 크지만 투광성을 갖는 도전 물질을 포함하는 제1 연결배선(TWL1)이 배치되도록 할 수 있다.
일 실시예로, 제1 연결배선(TWL1)은 서로 다른 층에 배치되는 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b)을 포함할 수 있다. 제1-1 연결배선(TWL1a)은 제1 도전라인(BL1)과 제1 콘택부(CNTa)를 통해 연결되고, 제1-2 연결배선(TWL1b)은 제2 도전라인(BL2)과 제2 콘택부(CNTb)를 통해 연결될 수 있다. 예를 들어, 제1-1 연결배선(TWL1a)과 제1 도전라인(BL1)은 절연층을 사이에 두고 상기 절연층에 정의된 제1 콘택부(CNTa)를 통해 연결될 수도 있고, 또는 제1-1 연결배선(TWL1a)과 제1 도전라인(BL1) 사이에 절연층이 개지되지 않고 제1-1 연결배선(TWL1a)과 제1 도전라인(BL1)이 직접 연결될 수도 있다. 이와 유사하게, 제1-2 연결배선(TWL1b)과 제2 도전라인(BL2)은 절연층을 사이에 두고 상기 절연층에 정의된 제2 콘택부(CNTb)를 통해 연결될 수도 있고, 또는 제1-2 연결배선(TWL1b)과 제2 도전라인(BL2) 사이에 절연층이 개재되지 않고 제1-2 연결배선(TWL1b)과 제2 도전라인(BL2)이 직접 연결될 수도 있다.
도 18과 함께 전술한 도 9를 참조하면, 제1 도전라인(BL1)은 제3 층간절연층(116) 상에 배치되며, 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)과 동일 물질을 포함할 수 있다. 제2 도전라인(BL2)은 제1 유기절연층(117) 상에 배치되며, 콘택메탈층(CM)과 동일 물질을 포함할 수 있다. 도 9에 도시되지는 않았으나, 제1-1 연결배선(TWL1a)은 제1 전극층(S1, D1) 및 제2 전극층(S1, D2)과 동일층인 제3 층간절연층(116) 상에 배치되고, 제1-2 연결배선(TWL1b)은 제2 유기절연층(118) 상에 배치될 수 있다. 이에 대해서는 도 21 및 도 22에서 자세히 후술한다.
이상 도 18을 참조하여 설명한 제1 도전라인(BL1) 및 제2 도전라인(BL2)을 포함한 연결 구조는 제1 영역(A1)뿐만 아니라, 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에도 동일하게 적용될 수 있음은 물론이다. 또한, 도 18은 도 17의 F부분에 대응하는 것으로 도시되어 설명하였으나, 도 10의 D부분에도 동일하게 적용될 수 있음은 물론이다.
도 19는 본 발명의 디스플레이 장치의 일 부분을 확대하여 도시한 평면도이고, 도 20은 도 19의 신호전달선의 단면을 개략적으로 도시한 단면도이다.
도 19를 참조하면, 표시영역(DA) 상에는 제1 방향(예, y방향)을 따라 연장되며 서로 이격된 제1 및 제2 데이터선(DL1, DL2)이 배치된다. 제1 및 제2 데이터선(DL1, DL2)은 각각 표시영역(DA)의 부화소들(Pm, Pa1, Pa2)에 데이터 신호를 공급할 수 있다.
제1 데이터선(DL1)은 보조표시영역(ADA)의 컴포넌트영역(CA)을 사이에 두고 단선된다. 즉, 제1 데이터선(DL1)은 메인표시영역(MDA) 상에서 보조표시영역(ADA)을 향해 배치되되, 컴포넌트영역(CA)을 지나지 않도록 배치될 수 있다.
일 실시예로, 제1 데이터선(DL1)은 컴포넌트영역(CA)을 사이에 두고 서로 이격된 제1 배선(DL1a) 및 제2 배선(DL1b)을 포함할 수 있다. 컴포넌트영역(CA)을 기준으로 컴포넌트영역(CA)의 하측(예, -y방향)에는 제1 배선(DL1a)이 배치되고, 컴포넌트영역(CA)의 상측(예, +y방향)에는 제2 배선(DL1b)이 배치될 수 있다. 제1 배선(DL1a)은 컴포넌트영역(CA)의 하측에 위치한 메인 부화소(Pm)에 연결되고, 제2 배선(DL1b)은 컴포넌트영역(CA)의 상측에 위치한 메인 부화소(Pm) (또는 제2 화소(P2))에 연결되어, 각각 데이터 신호를 전달할 수 있다.
제2 데이터선(DL2)은 메인표시영역(MDA) 및 중간영역(MA)에 걸쳐 배치된다. 즉, 제2 데이터선(DL2)은 컴포넌트영역(CA)과 비중첩하여 위치할 수 있다. 제2 데이터선(DL2)은 메인표시영역(MDA)에 위치한 메인 부화소(Pm) 및 중간영역(MA)에 위치한 제2 보조 부화소(Pa2)에 데이터 신호를 전달할 수 있다.
한편, 컴포넌트영역(CA)에 배치된 제1 보조 부화소(Pa1)는 도 10 내지 도 15 등에서 전술한 것과 같이, 데이터 신호를 비롯한 각종 신호들을 제1 내지 제4 연결배선들(TWL1, TWL2, TWL3, TWL4)을 통해 전달 받을 수 있다.
컴포넌트영역(CA)을 우회하도록 컴포넌트영역(CA)에 인접한 중간영역(MA) 및/또는 메인표시영역(MDA) 상에 신호전달선(CL)이 구비된다. 신호전달선(CL)은 컴포넌트영역(CA)에 의해 단선된 제1 데이터선(DL1)을 연결하여, 제1 배선(DL1a)에 입력된 데이터 신호가 제2 배선(DL1b)에 전달되도록 한다. 이를 위해, 신호전달선(CL)의 일단은 제1 콘택홀(CNT1)을 통해 제1 배선(DL1a)과 연결되고, 신호전달선(CL)의 타단은 제2 콘택홀(CNT2)을 통해 제2 배선(DL1b)에 연결될 수 있다.
일 실시예로, 제1 데이터선(DL1)과 신호전달선(CL)은 서로 다른 층에 배치되며, 콘택홀을 통해 전기적으로 연결될 수 있다. 신호전달선(CL)은 x방향으로 연장된 제1 신호전달선(CL-H) 및 y방향으로 연장된 제2 신호전달선(CL-V)을 포함할 수 있다. 제1 신호전달선(CL-H)과 제2 신호전달선(CL-V)은 서로 다른 층에 배치될 수 있으며, 제3 콘택홀(CNT3)을 통해 연결될 수 있다.
신호전달선(CL)에는 중간영역(MA)에 위치한 제1 보조 화소회로(PCa1)에 데이터 신호를 공급하기 위한 데이터전달선(DL1')이 연결될 수 있다. 데이터전달선(DL1')은 y방향으로 연장되어, 신호전달선(CL)(즉, 제1 신호전달선(CL-H))에 연결될 수 있다. 따라서, 실질적으로 데이터전달선(DL1')에는 제1 데이터선(DL1)을 통해 전달된 데이터 신호가 공급될 수 있다.
도 19 및 도 20을 함께 참조하면, 기판(100) 상에 제1 절연층(IL1') 및 제2 절연층(IL2')이 배치되고, 제1 절연층(IL1') 상에는 제1 신호전달선(CL-H)이 배치되고, 제2 절연층(IL2') 상에는 제1 데이터선(DL1) 및 제2 신호전달선(CL-V)이 배치될 수 있다. 전술한 도 9를 참조하면, 제1 절연층(IL1')은 제3 층간절연층(116)에 대응하고, 제2 절연층(IL2')은 제1 유기절연층(117)에 대응할 수 있다.
제1 데이터선(DL1)은 컴포넌트영역(CA)을 사이에 두고 이격된 제1 배선(DL1a) 및 제2 배선(DL1b)을 포함할 수 있다. 제1 배선(DL1a) 및 제2 배선(DL1b)은 제2 절연층(IL2') 상에 배치될 수 있다. 제1 배선(DL1a) 및 제2 배선(DL1b) 각각은 제2 절연층(IL2')에 정의된 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 통해 제1 절연층(IL1') 상에 위치한 제1 신호전달선(CL-H)과 전기적으로 접속할 수 있다.
제1 절연층(IL1') 상에 제1 신호전달선(CL-H)이 배치될 수 있다. 제1 신호전달선(CL-H)은 도 19에 도시된 것과 같이 컴포넌트영역(CA)을 사이에 두고 상,하측에 배치될 수 있다.
제1 신호전달선(CL-H)은 각각 제2 절연층(IL2')에 정의된 제3 콘택홀(CNT3) 을 통해 제2 절연층(IL2') 상에 위치한 제2 신호전달선(CL-V)에 연결될 수 있다. 예컨대, 도 6, 도 7a 내지 도 7g를 참조하여 설명한 바와 같이, 제1 신호전달선(CL-H)은 도 7f의 제1 신호전달선(1610)에 대응하고, 제2 신호전달선(CL-V)은 도 7g의 제2 신호전달선(1720)에 대응할 수 있다.
도 19에는 도시되어 있지 않으나, 도 20과 같이 제1 신호전달선(CL-H) 및 제2 신호전달선(CL-V) 각각과 동일 층에는, 제1 신호전달선(CL-H) 및 제2 신호전달선(CL-V)과 각각 이격되어 배치된 더미배선들(미도시)이 배치될 수 있다. 더미배선들은 제1 신호전달선(CL-H) 및 제2 신호전달선(CL-V)과 동일 공정에 의해 형성될 수 있다. 더미배선들은 도 7f의 제1 신호전달선(1610) 및 도 7g의 제2 신호전달선(1720)에 있어서 실질적인 신호전달선(CL)으로 활용되지 않고 남은 잔여 부분을 의미할 수 있다. 따라서, 제1 신호전달선(CL-H) 및 제2 신호전달선(CL-V)과, 더미배선들은 제3 콘택부(CNT3) 주변에서 서로 단선될 수 있다. 일 실시예로, 더미배선들에 전압을 인가시켜 화소회로 내에서 정전기를 방지하고, 전극으로 활용할 수도 있다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 디스플레이 장치의 보조표시영역의 일부를 개략적으로 도시한 단면도들이다.
도 21을 참조하면, 보조표시영역(ADA)의 컴포넌트영역(CA) 상에는 제1 보조 부화소(Pa1)가 배치되고, 보조표시영역(ADA)의 중간영역(MA) 상에는 제2 보조 부화소(Pa2)가 배치될 수 있다. 중간영역(MA) 상에는 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)가 배치될 수 있다. 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 서로 인접하며, 이웃하게 배치될 수 있다. 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 복수 개 구비되며, 서로 교번하여 배치될 수 있다. 도 21에서는 설명 및 도시의 편의를 위해 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)에 각각 실리콘 박막트랜지스터로서 구비되는 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2)를 포함하는 것을 도시하나, 구체적으로 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)는 전술한 도 6, 도 7a 내지 도 7g, 도 9 또는 도 10의 배치구조를 채용할 수 있다. 따라서, 제1 보조 화소회로(PCa1) 및 제2 보조 화소회로(PCa2)에 대한 설명은 전술한 도 9 또는 도 10 등을 원용한다.
제1 보조 부화소(Pa1)는 중간영역(MA) 상에 배치된 제1 보조 화소회로(PCa1)를 통해 구동되고, 제2 보조 부화소(Pa2)는 중간영역(MA) 상에 배치된 제2 보조 화소회로(PCa2)를 통해 구동될 수 있다.
제1 보조 부화소(Pa1)는 연결배선(TWL)을 통해 제1 보조 화소회로(PCa1)와 연결될 수 있다. 연결배선(TWL)의 일측은 제1 보조 화소회로(PCa1)와 연결되고, 타측은 제1 보조 화소전극(210a1)과 연결될 수 있다. 연결배선(TWL)과 제1 보조 화소전극(210a1) 사이에는 콘택전극층(CM')이 개재되어, 콘택전극층(CM')을 매개로 연결배선(TWL)과 제1 보조 화소전극(210a1)이 전기적으로 연결될 수 있다.
일 실시예로 도 21과 같이, 연결배선(TWL)은 제3 층간절연층(116) 상에 배치된 제1 투광성 도전층(TWLa)을 포함할 수 있다. 제1 투광성 도전층(TWLa)은 도전라인(TWLa-C)을 통해 제1 보조 화소회로(PCa1)와 연결될 수 있다. 예컨대, 도 21의 도전라인(TWLa-C)은 전술한 도 18의 제1 도전라인(BL1) 또는 제2 도전라인(BL2)에 대응될 수 있다. 다른 실시예로 도 22와 같이, 도전라인(TWLa-C)을 구비하지 않고, 제1 투광성 도전층(TWLa)은 제1 보조 화소회로(PCa1)와 직접 연결될 수도 있다.
도 23을 참조하면, 제1 보조 부화소(Pa1)는 연결배선(TWL)을 통해 제1 보조 화소회로(PCa1)와 연결될 수 있다. 도 23의 연결배선(TWL)은 제2 유기절연층(118) 상에 배치된 제2 투광성 도전층(TWLb)을 포함할 수 있다. 제2 투광성 도전층(TWLb)은 도전라인(TWLb-C)을 통해 제1 보조 화소회로(PCa1)와 연결될 수 있다. 예컨대, 도 23의 도전라인(TWLb-C)은 전술한 도 18의 제1 도전라인(BL1) 또는 제2 도전라인(BL2)에 대응될 수 있다.
도 21 내지 도 23에 도시된 연결배선(TWL)은 전술한 도면들을 참조하여 제1 내지 제4 연결배선(TWL1, TWL2, TWL3, TWL4) 중 하나일 수 있다. 서로 다른 층에 배치되는 제1 투광성 도전층(TWLa) 및 제2 투광성 도전층(TWLb) 각각은 전술한 도면들을 참조하여, 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b), 또는 제2-1 연결배선(TWL2a) 및 제2-2 연결배선(TWL2b)에 대응될 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 형성하기 위한 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
도 24a 내지 도 24d는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 공정의 일부를 개략적으로 도시하는 단면도들이다.
도 24a 및 도 24d는 전술한 도 9를 참조하여, 기판(100) 상에 위치한 소자들의 단면 구조를 도시한다. 이하에서는 적층 구조를 중심으로 설명하되, 제조방법 상 특징을 중심으로 설명한다. 전술한 내용과 중복되는 내용은 도 1 내지 도 23의 설명을 원용하도록 한다.
먼저, 도 9와 같이, 메인표시영역(MDA)과, 컴포넌트영역(CA) 및 중간영역(MA)을 포함하는 보조표시영역(ADA)을 구비한 기판(100)을 준비한다. 도 24a 내지 도 24d의 제조과정에 대응한 화소회로 구조는 메인표시영역(MDA) 및 중간영역(MA) 상에 형성될 수 있다.
도 24a를 참조하면, 기판(100) 상에 제1 배면금속층(BML1)을 형성할 수 있다. 제1 배면금속층(BML1)은 도 9 또는 도 10을 참조하여 설명한 것과 같이, 화소회로(PC)의 적어도 일부 영역에 대응하여 배치될 수 있다. 일 실시예로, 제1 배면금속층(BML1)은 실리콘 박막트랜지스터(S-TFT)로 구비되는 구동 박막트래내지스터(T1)(도 5 참조)와 중첩하도록 배치될 수 있다.
제1 배면금속층(BML1) 상에는 버퍼층(111)이 형성될 수 있다. 제1 배면금속층(BML1)은 후에 형성되는 실리콘 반도체층(SA)과 중첩하도록 형성될 수 있다.
버퍼층(111) 상에 실리콘 반도체층(SA)을 형성한 후, 실리콘 반도체층(SA)과 중첩하도록 제1 게이트 전극(G1)을 형성할 수 있다. 제1 게이트 전극(G1)을 형성하기 전에, 실리콘 반도체층(SA) 상에는 제1 게이트절연층(112)이 형성될 수 있다.
제1 게이트 전극(G1)을 덮도록 제2 게이트절연층(113)을 형성한 후, 제2 게이트절연층(113) 상에 스토리지커패시터(Cst)의 상부 전극(CE2)을 형성할 수 있다. 제1 게이트 전극(G1)과 일체인 하부 전극(CE1)과 상부 전극(CE2)은 스토리지커패시터(Cst)를 구성할 수 있다.
상부 전극(CE2)을 형성하는 공정과 동시에, 실리콘 반도체층(S-TFT)의 일측에 제2 배면금속층(BML2)을 형성할 수 있다. 제2 배면금속층(BML2)은 후에 형성되는 산화물 반도체층(OA)과 중첩하도록 형성될 수 있다.
상부 전극(CE2) 및 제2 배면금속층(BML2)을 덮도록 제1 층간절연층(113)이 형성된 후, 제1 층간절연층(113) 상에 산화물 반도체층(OA)이 형성될 수 있다. 산화물 반도체층(OA) 상에는 제2 층간절연층(114)이 형성되고, 제2 층간절연층(114) 상에 산화물 반도체층(OA)과 중첩하도록 제2 게이트 전극(G2)이 형성될 수 있다. 제2 게이트 전극(G2)을 형성하는 공정과 동시에, 게이트 전극(G2)의 일측에 콘택전극(BML2-C)이 형성될 수 있다. 콘택전극(BML2-C)은 게이트 전극(G2)과 일체 구비되거나 또는 별도로 구비될 수 있다. 일 실시예로, 콘택전극(BML2-C)은 하부의 제2 배면금속층(BML2)과 연결되어 상,하 게이트 연결 구조를 형성할 수 있다.
그 후, 제2 게이트 전극(G2) 상에 제3 층간절연층(116)이 형성될 수 있다. 그 후 절연층들에 각각 실리콘 반도체층(SA) 및 산화물 반도체층(OA)의 일부를 노출하는 콘택홀을 형성한 후, 제3 층간절연층(116) 상에 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)을 형성할 수 있다.
그 후 도 24b 및 도 24c와 같이, 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)과 동일 층 상에 제1 투광성 도전층(TWLa)을 형성할 수 있다. 이때, 동일 층 상에 형성된다고 함은, 도전층인 두 층 사이에 절연층이 개재되지 않는 것을 의미할 수 있다. 따라서, 제1 투광성 도전층(TWLa)은 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)과 마찬가지로 제3 층간절연층(116) 상에 형성될 수 있다.
도 24b를 참조하면, 제3 층간절연층(116) 상에 제1 투광성 도전 물질층(TWLa')을 형성할 수 있다. 제1 투광성 도전 물질층(TWLa')은 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)을 덮으며, 제3 층간절연층(116)의 전면에 형성될 수 있다.
그 후 도 24c에 도시된 것과 같이, 제1 투광성 도전층(TWLa)이 되는 부분을 제외하고 나머지 영역을 식각액(et)을 이용하여 패터닝, 예컨대 Ÿ‡-에치(wet-etch) 할 수 있다. 이때 해당 공정에서 사용되는 식각액(et)은 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)을 식각하지 않고, 제1 투광성 도전 물질층(TWLa') 만을 선택적으로 식각하는 것일 수 있다.
앞서 도면들을 참조하여 전술한 것과 같이, 제1 투광성 도전층(TWLa)과 도 24d에서 후술할 제2 투광성 도전층(TWLb)은 예컨대 IGZO, ITO, IZO 등과 같은 투광성 도전 물질을 포함하고, 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)은 예컨대, Ti/Al/Ti, Mo/Al/Mo 등과 같은 반사형 금속 물질을 포함할 수 있다. 따라서, 제1 투광성 도전층(TWLa) 및 제2 투광성 도전층(TWLb)을 식각하기 위한 식각액(et)과 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)을 식각하기 위한 식각액은 서로 다르며, 식각액(et)은 제1 전극층(S1, D1) 및 제2 전극층(S2, D2)에 데미지를 주지 않는 물질을 선택하여 사용할 수 있다.
그 후 도 24d에 도시된 것과 같이, 제1 투광성 도전층(TWLa) 상의 제1 유기절연층(117), 제1 유기절연층(117) 상의 콘택전극층(CM), 콘택전극층(CM) 상의 제2 유기절연층(118)이 순차적으로 형성될 수 있다. 제2 유기절연층(118) 상에는 제2 투광성 도전층(TWLb)이 형성될 수 있다. 제2 투광성 도전층(TWLb)을 형성하기 위해 사용되는 식각액은 제1 투광성 도전층(TWLa)을 식각한 식각액(et)과 동일한 것을 사용할 수 있다.
제2 투광성 도전층(TWLb) 상에 제3 유기절연층(119)을 형성하고, 제3 유기절연층(119) 상에 화소전극(210)을 형성할 수 있다. 그 후 화소전극(210) 상에 도 9와 같이 유기발광다이오드(OLED) 구조 및 상부층(250) 구조를 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1, 1', 1'': 디스플레이 장치
10: 디스플레이 패널
40: 컴포넌트
MDA: 메인표시영역
ADA: 보조표시영역
CA: 컴포넌트영역
MA: 중간영역
A1, A2, A3, A4: 제1 내지 제4 영역
TWL1, TWL2, TWL3, TWL4: 제1 내지 제4 연결배선
CL: 신호전달선
CL-H, CL-V: 제1, 2 신호전달선

Claims (29)

  1. 메인표시영역과, 컴포넌트영역 및 중간영역을 포함하는 보조표시영역을 구비한, 기판;
    상기 메인표시영역 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소;
    상기 컴포넌트영역 상에 배치된, 제1 보조 표시요소;
    상기 중간영역 상에 배치된, 제1 보조 화소회로, 제2 보조 화소회로 및 상기 제2 보조 화소회로에 연결된 제2 보조 표시요소; 및
    상기 제1 보조 표시요소와 상기 제1 보조 화소회로를 연결하는, 연결배선;을 구비하고,
    상기 보조표시영역은,
    상기 컴포넌트영역 중앙부분 및 상기 중간영역의 일부를 포함하는, 제1 영역;
    상기 제1 영역을 일측에 두고, 상기 컴포넌트영역의 일부 및 상기 중간영역의 일부를 포함하는, 제2 영역;을 포함하고,
    상기 연결배선은, 상기 제1 영역 및 상기 제2 영역에 각각 배치되는 제1 연결배선 및 제2 연결배선을 포함하고,
    상기 제1 연결배선은 제1 방향으로 연장되고, 상기 제2 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 보조표시영역은,
    상기 제1 영역을 타측에 두고 상기 제2 영역과 대칭으로 배치되며, 상기 컴포넌트영역의 일부 및 상기 중간영역의 일부를 포함하는, 제3 영역;을 더 포함하고,
    상기 연결배선은, 상기 제3 영역에 배치되는 제3 연결배선을 더 포함하고,
    상기 제3 연결배선은 상기 제2 방향으로 연장되는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 보조표시영역은,
    상기 메인표시영역, 상기 제1 영역, 제2 영역 및 상기 제3 영역에 각각 접하며, 상기 컴포넌트영역의 일부 및 상기 중간영역의 일부를 포함하는, 제4 영역;을 더 포함하고,
    상기 연결배선은, 상기 제4 영역 상에 배치되며 상기 제2 방향으로 연장되는 제4 연결배선을 더 포함하는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 연결배선, 상기 제2 연결배선, 상기 제3 연결배선 및 상기 제4 연결배선은 투광성 도전 물질을 포함하는, 디스플레이 장치.
  5. 제3항에 있어서,
    상기 제4 영역은 상기 제1 방향으로 제1 폭을 갖고, 상기 컴포넌트영역은 상기 제1 방향으로 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭의 최대값의 25%인, 디스플레이 장치.
  6. 제3항에 있어서,
    상기 제4 영역 상의 상기 제4 연결배선은 상기 제4 영역의 중심을 지나는 가상의 중앙선을 기준으로 대칭으로 배치되는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1 보조 표시요소는 제1 보조 화소전극을 포함하고,
    상기 제1 보조 화소전극은 타원형인, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 보조 화소전극은 일측에 상기 제1 보조 화소회로와 전기적으로 연결되는 제1 콘택부를 갖고, 상기 제1 콘택부는 상기 제1 보조 화소전극와 중첩하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제2 보조 표시요소는 제2 보조 화소전극을 포함하고,
    상기 제2 보조 화소전극은 원형인, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2 보조 화소전극은 일측으로 연장된 연장부분을 포함하고,
    상기 연장부분은 상기 제2 보조 화소회로와 전기적으로 연결되는 제2 콘택부를 갖는, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 보조 화소회로 및 상기 제2 보조 화소회로 각각은,
    서로 다른 층에 배치되는, 실리콘 반도체층 및 산화물 반도체층;
    상기 실리콘 반도체층과 중첩하여 배치되는, 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되며 상기 실리콘 반도체층과 연결된, 제1 전극층;
    상기 산화물 반도체층과 중첩하여 배치되는, 제2 게이트 전극; 및
    상기 제2 게이트 전극 상에 배치되며 상기 산화물 반도체층과 연결된, 제2 전극층;을 포함하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 전극층 및 상기 제2 전극층과 동일 층에 배치되는 제1 투광성 도전층을 더 포함하는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1 투광성 도전층 상에 배치되는 제2 투광성 도전층을 더 포함하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1 투광성 도전층 및 상기 제2 투광성 도전층은 각각 복수 개 구비되며, 평면 상에서 서로 교번하도록 배치되는, 디스플레이 장치.
  15. 제13항에 있어서,
    상기 연결배선은, 상기 제1 투광성 도전층으로 구비되거나, 또는 제2 투광성 도전층으로 구비되는, 디스플레이 장치.
  16. 제11항에 있어서,
    상기 제1 보조 화소회로 및 상기 제2 보조 화소회로 각각은,
    상기 기판과 상기 실리콘 반도체층 사이에 개재되는, 제1 배면금속층; 및
    상기 기판과 상기 산화물 반도체층 사이에 개재되는, 제2 배면금속층;을 더 포함하고,
    상기 제1 배면금속층과 상기 제2 배면금속층은 서로 다른 층에 배치되는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 보조 화소회로 및 상기 제2 보조 화소회로 각각은,
    상기 제1 게이트 전극과 일체인 하부 전극; 및
    상기 하부 전극 상의 상기 하부 전극과 중첩하는 상부 전극;를 포함하는 스토리지커패시터를 더 구비하고,
    상기 제2 배면금속층은 상기 상부 전극과 동일 층에 배치되는, 디스플레이 장치.
  18. 제2항에 있어서,
    상기 제1 영역의 상기 중간영역의 적어도 일부에 대응하도록 배치된 제1 도전라인 및 제2 도전라인을 더 포함하고,
    상기 제1 연결배선은 제1 도전라인 또는 제2 도전라인과 연결된, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1 도전라인 및 상기 제2 도전라인 반사형 도전 물질을 포함하는, 디스플레이 장치.
  20. 제18항에 있어서,
    상기 제1 도전라인 및 상기 제2 도전라인은 서로 다른 층에 배치되며,
    평면 상에서 서로 교번하여 배치되는, 디스플레이 장치.
  21. 제1항에 있어서,
    상기 기판은 상기 메인표시영역을 둘러싸는 주변영역을 포함하고,
    상기 디스플레이 장치는,
    상기 보조표시영역과 인접한 상기 주변영역 상에 배치되는 제3 보조 화소회로; 및
    상기 컴포넌트영역 상에 배치되며 상기 제3 보조 화소회로와 전기적으로 연결되는, 제3 보조 표시요소;를 더 포함하는, 디스플레이 장치.
  22. 제3항에 있어서,
    상기 제1 영역은 상기 제2 영역, 상기 제3 영역, 상기 제4 영역 및 상기 메인표시영역과 접하는, 디스플레이 장치.
  23. 메인표시영역과, 컴포넌트영역 및 중간영역을 포함하는 보조표시영역을 구비한 기판을 준비하는 단계;
    상기 기판 상에 실리콘 반도체층을 형성하는 단계;
    상기 실리콘 반도체층 상에 중첩하도록 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극과 상에 중첩하도록 상부 전극을 형성하는 단계;
    상기 상부 전극 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 중첩하도록 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극 상에, 상기 실리콘 반도체층과 연결되는 제1 전극층 및 상기 산화물 반도체층과 연결되는 제2 전극층을 형성하는 단계;
    상기 제1 전극층 및 상기 제2 전극층과 동일 층에 제1 투광성 도전층을 형성하는 단계;
    상기 제1 투광성 도전층 상에 콘택메탈층을 형성하는 단계;
    상기 콘택메탈층 상에 제2 투광성 도전층을 형성하는 단계; 및
    상기 제2 투광성 도전층 상에 제1 보조 화소전극 및 제2 보조 화소전극을 형성하는 단계;를 포함하고,
    상기 제1 보조 화소전극은 상기 콘택메탈층을 통해 상기 제2 전극층과 연결되고,
    상기 제2 보조 화소전극은 상기 제1 투광성 도전층 또는 상기 제2 투광성 도전층과 연결되는, 디스플레이 장치의 제조방법.
  24. 제23항에 있어서,
    상기 제1 투광성 도전층을 형성하는 단계는,
    상기 제1 전극층 및 상기 제2 전극층을 형성하는 단계 바로 다음에 수행되는, 디스플레이 장치의 제조방법.
  25. 제24항에 있어서,
    상기 제1 투광성 도전층을 형성하는 단계는,
    상기 제1 전극층 및 상기 제2 전극층을 직접 덮도록 제1 투광성 도전 물질층을 도포하는 단계; 및
    식각액을 이용하여 상기 제1 투광성 도전 물질층을 패터닝하는 단계를 포함하는, 디스플레이 장치의 제조방법.
  26. 제25항에 있어서,
    상기 식각액은 상기 제1 전극층 및 상기 제2 전극층을 식각하지 않는, 디스플레이 장치의 제조방법.
  27. 제23항에 있어서,
    상기 제1 보조 화소전극은 상기 중간영역 상에 형성되고, 상기 제2 보조 화소전극은 상기 컴포넌트영역 상에 형성되는, 디스플레이 장치의 제조방법.
  28. 제23항에 있어서,
    상기 중간영역 상에 제1 보조 화소회로 및 제2 보조 화소회로를 형성하는 단계;
    각각 상기 중간영역 및 상기 컴포넌트영역에 걸쳐 배치되도록 제1 연결배선, 제2 연결배선, 제3 연결배선 및 제4 연결배선을 형성하는 단계를 더 포함하고,
    상기 제1 연결배선은 제1 방향으로 연장되고, 상기 제2 연결배선 및 상기 제3 연결배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되도록 형성하는, 디스플레이 장치의 제조방법.
  29. 제28항에 있어서,
    상기 제1 연결배선 내지 상기 제4 연결배선은 상기 제1 투광성 도전층을 형성하는 단계 또는 상기 제2 투광성 도전층을 형성하는 단계와 동시에 수행되는, 디스플레이 장치의 제조방법.
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