CN101369585A - Nor闪存器件及其制造方法 - Google Patents

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CN101369585A CNA2008101459635A CN200810145963A CN101369585A CN 101369585 A CN101369585 A CN 101369585A CN A2008101459635 A CNA2008101459635 A CN A2008101459635A CN 200810145963 A CN200810145963 A CN 200810145963A CN 101369585 A CN101369585 A CN 101369585A
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Abstract

本发明提供了NOR闪存及其制造方法的实施例。可以在相邻第一多晶硅图案之形成位线作为自对准源极和漏极区域。可以根据位线而不是根据每个单元来提供用于源极和漏极区域的接触。可以形成字线作为第二多晶硅图案，这些第二多晶硅图案用作为控制栅极并且设置为与位线的纵轴垂直供。在形成第二多晶硅图案过程中，可以蚀刻介电膜和第一多晶硅图案的暴露区域以在第二多晶硅图案以下形成浮栅。本发明能够减少单元的尺寸并且增加存储器件的集成度。

Description

NOR闪存器件及其制造方法
技术领域
本发明涉及一种NOR闪存器件及其制造方法。
背景技术
非易失性存储器具有即使在电源中断时也不丢失存储数据的优点。因此它常常用于将数据存储在比如个人计算机(PC)基本输入/输出系统(BIOS)、机顶盒、打印机和网络服务器这样的系统中。近来非易失性存储器正使用于数字相机和移动电话(cellular phone)中。
一种常用非易失性存储器是能够以成块方式或者根据分区单位来电擦除存储单元中数据的电可擦除可编程只读存储器(EEPROM)型闪存器件。在用于这种闪存器件的编程操作过程中，来自漏极区域中的沟道热电子积累浮栅中的电子，由此增加单元晶体管的阈值电压。
在擦除操作过程中，闪存器件在源极、衬底与浮栅之间生成高电压以使浮栅中积累的电子放电，由此降低单元晶体管的阈值电压。
随着高集成度的快速发展，需要减小单元尺寸。然而由于难以在工艺中保证裕度，所以难以进一步减小单元尺寸。
发明内容
本发明的实施例提供一种NOR闪存器件及其制造方法。
根据一个实施例的NOR闪存器件可以包括：在半导体衬底上形成的栅极，该栅极配置为具有成行排列的第一多晶硅图案、在第一多晶硅图案上的介电膜以及在介电膜上和在第一多晶硅图案之上排列的第二多晶硅图案。可以在相邻第一多晶硅图案之间以成列的形式在半导体衬底中设置多个电极。各电极列可设置为在端部分具有接触部。
根据一个实施例的NOR闪存器件的制造方法可以包括：在半导体衬底上形成隧道氧化物膜；在隧道氧化物膜上形成第一多晶硅图案；通过使用第一多晶硅图案作为掩模，在半导体衬底上执行离子注入工艺，而在半导体衬底的相邻第一多晶硅图案之间形成电极线；在形成有隧道氧化物膜和第一多晶硅图案的半导体衬底上形成介电膜和第二多晶硅图案；以及在各电极线的端部形成接触部。
本发明能够减少单元的尺寸并且增加存储器件的集成度。
附图说明
图1至图6是根据一个实施例的NOR闪存器件的横截面视图。
图7是根据一个实施例的NOR闪存器件的透视图。
图8至图11是用于说明根据一个实施例的NOR闪存器件的操作的视图。
具体实施方式
下文将参照附图描述NOR闪存器件及其制造方法的实施例。
当这里使用术语“(在)......上”或者“(在)......之上”时，在提及层、区域、图案或者结构时，可以理解的是，该层、区域、图案或者结构可以直接地在另一层或者结构上或者也可以存在中间层、区域、图案或者结构。当这里使用术语“(在)......下”或者“(在)......以下”时，在提及层、区域、图案或者结构时，可以理解的是，该层、区域、图案或者结构可以直接地在其它层或者结构下，或者也可以存在中间层、区域、图案或结构。
在附图中为了说明方便和清楚，可以夸大或者示意地示出或省略各层的厚度和尺寸。各部件的尺寸也可以不必按规定比例。
NOR闪存器件可以提供用于读取操作的外部地址总线从而允许随机存取能力。此外，单元与位线并联连接，这允许单独地对单元读取和编程。NOR闪存器件的擦除和写入操作在逐个分区的基础上进行。
图6是根据一个实施例的NOR闪存器件的横截面视图，图7是根据一个实施例的NOR闪存器件的透视图。
参照图6和图7，根据一个实施例的NOR闪存器件包括：栅极80，形成于半导体衬底10上并且由第一多晶硅图案32、介电膜40和第二多晶硅图案60配置而成；多个电极18，以成行的形式位于半导体衬底10中的相邻第一多晶硅图案32之间；以及接触部(contact)，在各电极18线上形成(图8的标号70)。
如图5b中所示，介电膜40可以由氧化物-氮化物-氧化物(ONO)膜形成，该ONO膜由第一氧化物膜42、氮化物膜44和第二氧化物膜46的堆叠物配置而成。可以将第一氧化物膜42设置为使该第一氧化物膜42与半导体衬底10的电极18相接触的区域比第一氧化物膜42与第一多晶硅图案32相接触的区域更厚。
根据实施例，可以按与第二多晶硅图案60相交的图案来设置电极18。例如，第二多晶硅图案60可以形成为垂直于电极线18的纵轴。
将参照图1-图7描述制造NOR闪存器件的方法。
先参照图1，可以在半导体衬底10中形成N阱12和P阱14。虽然未示出，但是半导体衬底10可以包括外延层。
可以通过将离子如砷(As)或者磷(P)以高浓度注入到衬底10中来形成N阱，而可以通过将离子如硼(B)以低浓度注入到衬底10中来形成P阱。
参照图2，可以在半导体衬底10上形成隧道氧化物膜20和第一多晶硅膜30。
当编程(热载流子注入)和擦除(福勒—诺德汉隧道效应(FN隧道效应))时利用隧道氧化物膜20。因此在某些实施例中，可以通过湿氧化工艺来形成高质量氧化物膜。
参照图3，可以图案化第一多晶硅膜30以成行地形成相互分开预定间隔的第一多晶硅图案32。
第一多晶硅图案32可以用作浮栅。
这时，可以通过最小化在第一多晶硅图案32之间的间隔来增加耦合比。
在常规闪存器件中，在浮栅之间形成接触部，因此在浮栅之间形成接触需要设计裕度。
然而根据本发明的实施例，由于在半导体衬底中形成用于源极/漏极区域的电极，所以可以减少常规接触裕度。
因此，可以通过最小化第一多晶硅图案32之间的间隔来实现闪存器件的高集成度。
如图4中所示，可以在形成有第一多晶硅图案32的半导体衬底10之上执行离子注入工艺，以形成离子注入层图案16。
在一个实施例中，可以通过使用第一多晶硅图案32作为掩模，以1×1015～5×1015个原子/厘米2的剂量和约20～40KeV的能量注入砷(As)离子来执行离子注入工艺。
由于使用成行的第一多晶硅图案32作为掩模来执行离子注入，所以无需更多掩模，通过自对准方法来形成离子注入图案16。
通过热处理工艺来激活离子注入层图案16，从而它们可以用作电极(参见图5a的标号18)。
参照图5a和图5b，可以在包括第一多晶硅图案32的半导体衬底10上形成介电膜40。
介电膜40可以由依次形成第一氧化物膜42、氮化物膜44和第二氧化物膜46的氧化物-氮化物-氧化物(ONO)形成。
介电膜40用于隔离上下多晶硅图案。
例如可以通过热氧化工艺来形成第一氧化物膜42。例如可以通过低压化学气相沉积(LP-CVD)工艺来形成氮化物膜44。例如可以通过化学气相沉积(CVD)工艺借助高温氧化(HTO)来形成第二氧化物膜42。
在用于形成第一氧化物膜42的热氧化工艺中，可以激活离子注入图案16的扩散现象以形成电极18。
因而，可以使用第一多晶硅图案32通过自对准方法来形成电极18。因此无需符合电极18与作为浮栅的第一多晶硅图案32的重叠(overlay)。
另外，在形成离子注入层图案16之后，无需用于激活的单独热工艺，即可通过用于形成第一氧化物膜42的热氧化工艺来激活离子注入层16。
另外参照图5b，当执行用于形成第一氧化物膜42的热氧化工艺时，在形成离子注入层图案16的区域出现热氧化的速度更快，从而与半导体衬底10的电极18相接触的区域42a形成为比与第一多晶硅图案32相接触的区域42b更厚。
由于与半导体衬底10的电极18相接触的区域42a形成为比与第一多晶硅图案32相接触的区域42b更厚，所以可以在用于形成控制栅极的蚀刻工艺(稍后描述)中阻止对形成有电极18的衬底的损坏。因此能够阻止因蚀刻损坏而引起的电极18中电阻的增加。
在一个具体实施例中，与第一多晶硅图案32相接触的区域42b的第一氧化物膜42可以形成为约100
Figure A200810145963D0009142233QIETU
的厚度，而与半导体衬底10的电极18相接触的区域的第一氧化物膜42可以形成为约250～300
Figure A200810145963D0009142252QIETU
的厚度。
参照图6，可以在形成有第一多晶硅图案32和介电膜40的半导体衬底10上形成第二多晶硅图案60。第一多晶硅图案32、介电膜40和第二多晶硅图案60提供栅极80。
根据一个实施例，可以在衬底10上形成第二多晶硅膜。然后，可以通过例如光刻工艺来提供用于形成第二多晶硅图案60的图案掩模。可以蚀刻第二多晶硅膜以形成第二多晶硅图案60。在进一步实施例中，可以去除暴露的介电质40和第一多晶硅图案32的暴露区域。
在蚀刻工艺中，由于厚厚地形成与半导体衬底10的电极18接触的区域42a的第一氧化物膜42，所以可以阻止对电极18的损坏。
第二多晶硅图案60可以用作控制栅极以激发在第二多晶硅图案60以下形成的第一多晶硅图案32中的电荷，从而第二多晶硅图案60实现施加用于充电和放电的偏置电压的作用。
参照图7，控制栅极(第二多晶硅图案60)可以用作字线(WL)，电极18可以用作位线(BL)。
在又一实施例中，可以在栅极80的侧壁上形成间隔件(未示出)，可以在形成有栅极80和间隔件的半导体衬底10上形成层间隔离膜(未示出)。可以通过层间隔离膜形成连接到各电极18的接触部(参见图8的标号70)。
这时，可以对用作位线的各电极18形成一个接触部。
图8至图11是用于说明根据一个实施例的NOR闪存器件的操作的视图。
图8是根据一个实施例布置的NOR闪存器件的平面示意图，图9是用于说明编程操作的图。
如图8中所示，形成NOR闪存器件，从而电极18和用作控制栅极的第二多晶硅图案60以交叉线方式排列。
可以在在各电极18位于第二多晶硅图案线60外侧的电极线18的端部区域处上形成接触部70。
控制栅极(第二多晶硅图案60)可以用作字线(WL)而电极18可以用作位线(BL)。
在根据一个实施例的NOR闪存器件中，为了对C区域编程，BL0和BL3电极为浮置的、BL1电极接地，向BL2电极施加5V电压。
控制栅极(第二多晶硅图案60)的WL0、WL2和WL3电极接地，向WL1电极施加9V电压，并且半导体衬底10的P阱区域14接地。
如示出了包括C区域的横截面的图9中所示，(使用BL1和BL2)向C区域的沟道施加地电压和5V电压以产生热载流子，同时向WL1电极施加9V电压，从而将来自C区域沟道的热载流子注入到浮栅(第一多晶硅图案32)用于编程。
这时，由于BL0浮置，所以即使向WL1电极施加9V电压而从BL1向A区域的沟道施加地电压，在A区域中也不发生编程。
此外，由于BL3浮置，所以即使向B区域的沟道施加5V电压而向WL1电极施加9V电压，在B区域中也不发生编程。
向D区域和E区域的沟道施加地电压和5V电压从而生成热载流子，但是WL0和WL2电极接地，从而对于这些区域不执行编程操作。
图10是根据一个实施例布置的NOR闪存器件的平面示意图，图11是用于说明擦除操作的视图。
在根据一个实施例的NOR闪存器件中，为了擦除已编程的C区域，使BL0和BL3电极浮置、BL1电极接地而向BL2电极施加9V电压。
控制栅极的WL0、WL2和WL3电极接地，向WL1电极施加-9V电压，而向半导体衬底10的P阱区域14施加9V电压。
如图11中所示，向C区域的沟道施加地电压和9V电压，并且同时向WL1电极施加-9V而向半导体衬底10的P阱区域14施加9V以使在编程操作过程中注入浮栅的电子放电。通过F-N隧道效应出现放电。
表1示出了根据具体实施例的NOR闪存器件的操作所施加的电压。
 
读取 编程 擦除
控制栅极 3.3～4.5V 9V -9V
源极 接地 接地 接地或者9V
漏极 1V 5V 接地或者9V
衬底(P阱) 接地 接地 9V
根据操作单元，电极18可以是源极或者漏极。因此，在表中提供的源极和漏极区别代表了作为用于单元的电极18的特定位线。
如上所述，由于作为位线的电极使用浮栅来自对准，所以应当符合浮栅和有源区的对准。
另外，由于使用浮栅作为掩模通过注入离子来形成电极，所以无需单独掩模。此外，通过使用热氧化工艺来形成用于ONO膜的初始氧化物膜，所以在离子注入之后也不需要单独的热处理工艺。
另外，根据位线而不是按单元来提供接触部，可以增加工艺裕度并且提高单元的集成度，这使得能够实现存储器件的紧凑性。
通过利用NOR型结构可以实现高速操作，并且与NAND型闪存一样设置数目减少的接触部则可以兼备NOR型和NAND型闪存的优点。
根据实施例，与电极区相接触的ONO膜的氧化物膜形成为比该氧化物膜与其它区域相接触的部分更厚，从而当在形成控制栅极过程中执行后续蚀刻工艺时保护电极。因此有可能阻止因蚀刻损坏所致的位线电阻增加。
根据一个实施例，由电极分离各单元，而无需在单元之间形成浅沟槽隔离，这使得能够减少单元的尺寸并且增加存储器件的集成度。
在本说明书中提到的“一个实施例”、“实施例”、“示例性实施例”等，都意味着结合实施例所描述的特定的特征、结构、或特性被包含在本发明的至少一个实施例中。在本说明书各处出现的这些词语并不一定都指同一个实施例。此外，当结合任一实施例来描述特定的特征、结构、或特性时，则认为其落入本领域技术人员可以结合其它的实施例来实施这些特征、结构或特性的范围内。
虽然以上参考本发明的多个示例性实施例而对实施例进行了描述，但应理解的是，本领域人员可以导出落在此公开文件的原理的精神和范围内的许多其它改型和实施例。更具体地说，在此公开文件、附图以及所附权利要求书的范围内，能够对组件和/或附件组合排列中的排列进行各种变更与改型。除了组件和/或排列的变更与改型之外，本发明的其他应用对本领域技术人员而言也是显而易见的。

Claims (20)

1.一种NOR闪存器件，包括：
栅极，位于半导体衬底上，所述栅极包括：
多个第一多晶硅图案，以预定间隔隔开，用于提供浮栅，
介电膜，位于所述多个第一多晶硅图案上，以及
第二多晶硅图案，在所述多个第一多晶硅图案之上排列并且位于所述介电膜上，用于提供用于所述浮栅的控制栅极；
线形的多个电极，各电极以介于相邻的所述第一多晶硅图案之间的所述间隔设置于所述半导体衬底中；以及
接触部，用于所述多个电极，所述接触部设置于各电极上的端部区域。
2.根据权利要求1所述的NOR闪存器件，其中所述第二多晶硅图案形成字线。
3.根据权利要求1所述的NOR闪存器件，其中所述多个电极中的各电极形成位线。
4.根据权利要求1所述的NOR闪存器件，其中所述介电膜包括由第一氧化物膜、氮化物膜和第二氧化物膜的堆叠物配置的氧化物-氮化物-氧化物膜。
5.根据权利要求4所述的NOR闪存器件，其中所述第一氧化物膜与所述多个电极相接触的部分比所述第一氧化物膜与所述第一多晶硅图案相接触的部分更厚。
6.根据权利要求5所述的NOR闪存器件，其中所述第一氧化物膜与所述多个电极相接触的所述部分具有约250～300
Figure A200810145963C0002081156QIETU
的厚度。
7.根据权利要求1所述的NOR闪存器件，其中所述多个电极以与所述第二多晶硅图案相交的图案来形成，从而各电极在与所述第二多晶硅图案的纵轴垂直的方向上延伸。
8.根据权利要求1所述的NOR闪存器件，其中所述多个电极在相邻的所述第一多晶硅图案之间自对准。
9.根据权利要求1所述的NOR闪存器件，其中所述多个电极通过将离子注入到所述半导体衬底的区域中来形成。
10.一种NOR闪存器件的制造方法，包括：
在半导体衬底上形成隧道氧化物膜；
在所述隧道氧化物膜上形成多个第一多晶硅图案；
在所述半导体衬底中相邻的第一多晶硅图案之间形成具有线形的多个电极；
在所述多个第一多晶硅图案上形成介电膜；
在所述介电膜上形成第二多晶硅图案，所述第二多晶硅图案在与所述多个电极的纵轴垂直的方向上排列；以及
在各电极上形成接触部。
11.根据权利要求10所述的方法，其中在所述半导体衬底中相邻的第一多晶硅图案之间形成所述电极包括：使用所述多个第一多晶硅图案作为掩模来执行离子注入工艺。
12.根据权利要求10所述的方法，其中形成所述介电膜包括：通过形成第一氧化物膜、形成氮化物膜和形成第二氧化物膜来形成氧化物-氮化物-氧化物膜。
13.根据权利要求12所述的方法，其中形成所述第一氧化物膜包括执行热氧化工艺。
14.根据权利要求12所述的方法，其中在所述半导体衬底中相邻的第一多晶硅图案之间形成所述电极包括：
使用所述多个第一多晶硅图案作为掩模来执行离子注入工艺；以及
在用于形成所述第一氧化物膜的热氧化工艺过程中激活注入的离子。
15.根据权利要求12所述的方法，其中形成所述第一氧化物膜包括：形成所述第一氧化物膜与所述多个电极相接触的区域，所述第一氧化物膜与所述多个电极相接触的区域比所述第一氧化物膜与所述多个第一多晶硅图案相接触的区域更厚。
16.根据权利要求15所述的方法，其中与所述多个电极接触的所述区域的所述第一氧化物膜形成为约250～300的厚度。
17.根据权利要求15所述的方法，其中形成所述第二多晶硅图案包括：在形成有所述多个第一多晶硅图案和所述介电膜的所述半导体衬底上形成第二多晶硅层；以及通过在所述第二多晶硅层上执行蚀刻工艺直至暴露所述介电质的多个区域来图案化所述第二多晶硅层，所述方法还包括：
蚀刻所述介电质的多个暴露区域，直至暴露所述多个第一多晶硅图案的多个区域；以及
蚀刻所述多个第一多晶硅图案的多个暴露区域，其中在蚀刻所述多个第一多晶硅图案的所述多个暴露区域时，厚厚地形成的所述第一氧化物膜保护所述电极不受损坏。
18.根据权利要求12所述的方法，其中形成所述氮化物膜包括执行低压化学气相沉积工艺；形成所述第二氧化物膜包括执行化学气相沉积工艺。
19.根据权利要求10所述的方法，其中形成所述多个电极包括：使用所述第一多晶硅图案作为掩模，以1×1015～5×1015个原子/厘米2的剂量和约20～40KeV的能量将砷离子注入到所述衬底中。
20.根据权利要求10所述的方法，其中使用所述多个第一多晶硅图案通过自对准方法来形成所述电极，从而符合所述多个电极与所述多个第一多晶硅图案的重叠对准。
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