CN104183552B - Nor型闪存存储单元及其制造方法 - Google Patents

Nor型闪存存储单元及其制造方法 Download PDF

Info

Publication number
CN104183552B
CN104183552B CN201310195064.7A CN201310195064A CN104183552B CN 104183552 B CN104183552 B CN 104183552B CN 201310195064 A CN201310195064 A CN 201310195064A CN 104183552 B CN104183552 B CN 104183552B
Authority
CN
China
Prior art keywords
layer
etching
memory cell
flash memory
type flash
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310195064.7A
Other languages
English (en)
Other versions
CN104183552A (zh
Inventor
吴楠
冯骏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhaoyi Innovation Technology Group Co ltd
Original Assignee
GigaDevice Semiconductor Beijing Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GigaDevice Semiconductor Beijing Inc filed Critical GigaDevice Semiconductor Beijing Inc
Priority to CN201310195064.7A priority Critical patent/CN104183552B/zh
Publication of CN104183552A publication Critical patent/CN104183552A/zh
Application granted granted Critical
Publication of CN104183552B publication Critical patent/CN104183552B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种NOR型闪存存储单元的制造方法，包括：在有源区上形成包含控制栅层的预备蚀刻层；对预备蚀刻层进行第一蚀刻；在经过第一蚀刻的凹槽中填充层间电介质材料；进行第二蚀刻去除源极连线的预定位置和漏极连线的预定位置的层间电介质材料；沉积控制栅保护层，并对控制栅保护层进行第三蚀刻以露出有源区表面；在经过第三蚀刻的凹槽中填充连线导电材料。本发明通过先沉积ILD材料，然后经过蚀刻之后沉积控制栅保护层，再填充连线导电材料，由于对于连线的预定位置的蚀刻在绝缘保护层沉积之前，可以避免其对控制栅保护层的伤害，可以保证较高的CT‑CG击穿电压，在芯片的运行过程中不容易击穿。

Description

NOR型闪存存储单元及其制造方法
技术领域
本发明涉及闪存领域，尤其涉及一种NOR型闪存存储单元的制造方法以及NOR型闪存存储单元。
背景技术
现有的与非门型闪存存储单元（NOR Flash Cell）制作方法容易造成连线到控制栅（CT-CG）的击穿电压不稳定，很容易击穿。目前NOR Flash cell连线（CT）的制造方法分成光阻定义以及控制栅和控制栅保护层辅助定义(self-align contact)两种方法。但是随着工艺节点的降低，存储单元控制栅和连线的距离越来越近，比如45nm NOR Flash的控制栅到连线之间的距离降到了30-40nm，先前两种连线制造工艺很难做到控制栅和连线之间的良好绝缘，难以防止在工作电压内击穿。
以控制栅和控制栅保护层辅助定义的方法为例来阐述现有技术制造过程，如下列图所示：图1是现有技术的NOR型闪存存储单元的制造方法的流程图；图2是现有技术的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；图3是现有技术的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；图4是现有技术的NOR型闪存存储单元的控制栅保护层沉积之后的侧面示意图；图5是现有技术的NOR型闪存存储单元的控制栅保护层蚀刻之后的侧面示意图；图6是现有技术的NOR型闪存存储单元的层间电介质（ILD）材料填充之后并经过化学机械平坦化（CMP）后的上表面示意图；图7是现有技术的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的侧面示意图；图8是现有技术的NOR型闪存存储单元的源极连线的预定位置和漏极连线的预定位置蚀刻后的上表面示意图；图9是现有技术的NOR型闪存存储单元的连线导电材料填入后并经过CMP后的上表面示意图。
现有技术的制造方法的流程图如图1所示，包含以下步骤：
步骤S110，在衬底上形成有源区16，在有源区16上依次形成包含隧穿介质层15、浮栅层14、栅间介质层13、控制栅层12和控制栅覆盖层11的预备蚀刻层，形成刻蚀层后的结构如图2所示。
步骤S120，如图3所示，对上述形成的预备蚀刻层进行第一次蚀刻，将隧穿介质层15、浮栅层14、栅间介质层13、控制栅层12和控制栅覆盖层11的部分去除，以露出有源区16硅层表面，形成如图3所示的凹槽。
步骤S130，然后沉积控制栅保护层17，沉积的控制栅保护层如图4中171和172所示；再对控制栅保护层进行第二次蚀刻，去除形成在有源区硅层上的控制栅保护层，去除有源区硅层的控制栅保护层如图5所示；
步骤S140，在经过第一次蚀刻和经过第二次蚀刻所形成的凹槽中填充ILD材料18，然后经过CMP，所形成的结构的上表面如图6所示，其侧面如图7所示。
步骤S150，在连线（源极连线和漏极连线）的预定位置进行第三次蚀刻，以去除形成连线的预定位置的ILD材料，去除ILD材料的结构如图8所示。
步骤S160，在经过第三次蚀刻所形成的凹槽中填充连线导电材料19，然后经过CMP，以分别形成漏极连线191和源极连线192，填充连线导电材料后的结构的水平面如图9所示，其侧面如图10所示。
从图1-图10所示的工艺过程中可以看出，现有技术先沉积控制栅（浮栅）保护层，然后填充ILD材料18，再在连线（源极连线和漏极连线）的预定位置进行ILD材料的蚀刻，最后用连线导电材料19进行填充蚀刻ILD材料后的位置。现有技术的关键缺点是ILD材料蚀刻的位置在有源区硅层（AA Si）上方，在蚀刻源极连线和漏极连线的时候，利用控制栅和控制栅保护层来作为辅助，控制栅保护层会遭到一定程度的损坏，之后进行连线导电材料的填充，填充的连线导电材料会被填入在遭到破坏的控制栅保护层的旁边，距离较近，因此在芯片工作的时候当连线加正压，控制栅加负压时，连线（源极连线和漏极连线）和控制栅（CT-CG）之间就很容易击穿。
发明内容
本发明的目的在于提出一种NOR型闪存存储单元的制造方法以及NOR型闪存存储单元，能够使得在运行过程中连线和控制栅之间不容易击穿。
本发明公开了一种闪存存储单元NOR型闪存存储单元的制造方法，包括：
在有源区上形成包含控制栅层的预备蚀刻层；
对所述预备蚀刻层进行第一蚀刻；
在经过第一蚀刻的凹槽中填充层间电介质材料；
进行第二蚀刻去除源极连线的预定位置和漏极连线的预定位置的层间电介质材料；
沉积控制栅保护层，并对所述控制栅保护层进行第三蚀刻以露出所述有源区表面；
在经过第三蚀刻的凹槽中填充连线导电材料。
优选地，所述预备蚀刻层包含隧穿介质层、浮栅层、栅间介质层、控制栅层和控制栅覆盖层。
优选地，利用所述控制栅和浮栅作为辅助，进行第二蚀刻去除源极连线的预定位置和漏极连线的预定位置的间电介质材料。
优选地，所述连线导电材料为钨，铜，多晶硅的电的良导体。
优选地，所述层间电介质材料为K值≤3.9的材料或含氧化硅成分的材料。
本发明还提供一种闪存存储单元NOR型闪存存储单元，包括预备蚀刻层、层间电介质、漏极连线和源极连线，其中，所述漏极连线和所述层间电介质之间以及所述漏极连线和所述预备蚀刻层之间具有控制栅保护层；所述层间电介质和所述预备蚀刻层之间直接接触；所述源极连线和所述预备蚀刻层之间具有控制栅保护层。
优选地，所述预备蚀刻层包含隧穿介质层、浮栅层、栅间介质层、控制栅层和控制栅覆盖层。
优选地，所述控制栅保护层为一层，为含氧化硅或氮化硅的材料。
优选地，所述控制栅保护层包含第一层和第二层，所述第一层为一种含氧化硅或氮化硅的材料，所述第二层为另一种含氧化硅或氮化硅的材料。
优选地，所述层间电介质材料为K值≤3.9的材料或含氧化硅的材料。
本发明通过先沉积ILD材料，然后经过蚀刻之后沉积控制栅保护层，再填充连线导电材料，由于对于连线的预定位置的蚀刻在绝缘保护层沉积之前，可以避免其对控制栅保护层的伤害，可以保证较高的CT-CG击穿电压，在芯片的运行过程中不容易击穿。
附图说明
图1是现有技术的NOR型闪存存储单元的制造方法的流程图；
图2是现有技术的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；
图3是现有技术的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；
图4是现有技术的NOR型闪存存储单元的控制栅保护层沉积之后的侧面示意图；
图5是现有技术的NOR型闪存存储单元的控制栅保护层蚀刻之后的侧面示意图；
图6是现有技术的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的上表面示意图；
图7是现有技术的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的侧面示意图；
图8是现有技术的NOR型闪存存储单元的源极连线的预定位置和漏极连线的预定位置蚀刻后的上表面示意图；
图9是现有技术的NOR型闪存存储单元的连线导电材料填入之后并经过CMP后的上表面示意图；
图10是现有技术的NOR型闪存存储单元的连线导电材料填入之后并经过CMP后的截面示意图；
图11是本发明的NOR型闪存存储单元的制造方法的流程图；
图12是本发明的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；
图13是本发明的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；
图14是本发明的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的侧面示意图；
图15是本发明的NOR型闪存存储单元的第二蚀刻后的上表面示意图；
图16是本发明的NOR型闪存存储单元沿图15的A-A’的截面示意图；
图17是本发明NOR型闪存存储单元沉积控制栅保护层并经过第三蚀刻后的上表面示意图；
图18为本发明的NOR型闪存存储单元沿图17的B-B’的截面示意图；
图19为本发明的NOR型闪存存储单元的连线导体材料填入之后并经过CMP后的上表面示意图；以及
图20为本发明的NOR型闪存存储单元沿图19的C-C’的截面示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
图11是本发明的NOR型闪存存储单元的制造方法的流程图；图12是本发明的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；图13是本发明的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；图14是本发明的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的侧面示意图；图15是本发明的NOR型闪存存储单元的第二蚀刻后的上表面示意图；图16是本发明的NOR型闪存存储单元沿图15的A-A’的截面示意图；图17是本发明的NOR型闪存存储单元沉积控制栅保护层并经过第三蚀刻后的上表面示意图；图18为本发明的NOR型闪存存储单元沿图17的B-B’的截面示意图；图19为本发明的NOR型闪存存储单元的连线导体材料填入之后并经过CMP后的上表面示意图；以及图20为本发明的NOR型闪存存储单元沿图19的C-C’的截面示意图。
如图11-图20所示，本发明提供一种闪存存储单元NOR型闪存存储单元的制造方法，该制造方法的流程如图11所示，该方法包含以下步骤：
S210，在有源区上形成包含控制栅层的预备蚀刻层。
其中，在衬底上形成有源区26，在有源区26上依次形成包含隧穿介质层25、浮栅层24、栅间介质层23、控制栅层22和控制栅覆盖层21的预备蚀刻层，形成刻蚀层后的结构如图12所示。
S220，对预备蚀刻层进行第一蚀刻。
在该步骤中，对形成的预备蚀刻层进行第一蚀刻，将隧穿介质层25、浮栅层24、栅间介质层23、控制栅层22和控制栅覆盖层21的部分去除，以露出有源区26硅层表面，形成如图13所示的凹槽。其中，优选地，第一蚀刻采用干刻法（Dry Etch）进行刻蚀。
S230，在经过第一蚀刻的凹槽中填充层间电介质材料。
具体地，在经过第一蚀刻的凹槽中填充层间电介质（ILD）材料28，填充ILD材料后的结构如图14所示。在填充层间电介质材料28后，进行化学机械平坦化，以去除残留在上表面上的多余的层间电介质材料28，以保证上表面的平坦化。其中，层间电介质材料可以为K值≤3.9的材料，通常称为低K（Low K）材料，层间电介质材料还可以为含氧化硅的材料。
S240，进行第二蚀刻去除源极连线的预定位置和漏极连线的预定位置的层间电介质材料。
具体地，在填充层间电介质材料28后，利用控制栅层22和浮栅层24作为辅助，进行第二蚀刻，去除填充在源极连线的预定位置和漏极连线的预定位置的层间电介质材料进行第二蚀刻后的结构的上表面如图15所示，沿着图15的A-A’的横截面如图16所示。其中，优选地，第二蚀刻采用干刻法（Dry Etch）进行刻蚀。
这里需要注意的是，在进行第二蚀刻时，还需要考虑到蚀刻的尺寸范围相对整个ILD材料区域的尺寸的比例，这里需要预留的不仅仅是源极连线的预定位置和漏极连线的预定位置，还需要预留出后续沉积的控制栅保护层的预定位置，因此蚀刻出来的孔相对比较大，但是刻蚀区域的布局与连线（源极连线和漏极连线）的布局一致，经过第二刻蚀，控制栅层22和浮栅层24的侧壁会暴露，因为控制栅层22和浮栅层24的侧壁都用来辅助第二刻蚀。
S250，沉积控制栅保护层，并对控制栅保护层进行第三蚀刻以露出有源区表面。
具体地，对经过第二蚀刻所形成的结构沉积控制栅保护层27,该沉积可以通过物理气相沉积（PVD）或者化学气相沉积（CVD）来实现，该控制栅保护层可以为一层、两层或者多层。经过沉积后，控制栅保护层被沉积在经过第二蚀刻所形成的结构的各个接触面上，例如侧面、上表面以及有源区硅层（AA Si）上，这样源极连线的预定位置和漏极连线的预定位置的底面和侧壁均被沉积有控制栅保护层27。
然后对上述形成的控制栅保护层27进行第三蚀刻，去除形成在有源区26硅层上的控制栅保护层27，以露出有源区26硅层的表面，因此，沉积在有源区26硅层上以及上表面的控制栅保护层被去除，而沉积在侧壁上的控制栅保护层保留下来，这样，沉积在源极连线的预定位置和漏极连线的预定位置的底面的控制栅保护层27被去除，而沉积在源极连线的预定位置和漏极连线的预定位置侧壁的控制栅保护层27保留下来，侧壁上保留的控制栅保护层27对刻蚀层，尤其控制栅层22和浮栅层24起保护作用。形成控制栅保护层之后并进行第三蚀刻后所形成的结构的上表面如图17所示，沿着图17的B-B’的横截面如图18所示。其中，第三蚀刻采用干刻法（Dry Etch）进行刻蚀。
其中，优选地，控制栅保护层27可以为一层，可以为含氧化硅或氮化硅的材料；控制栅保护层27可以包含第一层271和第二层272，第一层271可以为一种含氧化硅或氮化硅的材料，第二层272可以为另一种含氧化硅或氮化硅的材料。
S260，在经过第三蚀刻的凹槽中填充连线导电材料。
在经过第三蚀刻后所形成的凹槽中填充连线导电材料29，通常在填充连线导电材料29之后，利用化学机械平坦化（CMP）去除上表面水平面上所形成的连线导电材料，不能有残留的连线导电材料，否则之后，由于连线导电材料导电，可能会造成短路。连线导电材料填充在源极连线的预定位置，则形成源极连线292，连线导电材料填充在漏极连线的预定位置，则形成漏极连线291，填充连线导电材料之后的上表面如图19所示，沿着图19的横截面如图20所示，从图19可以看出，源极连线292的横截面为长条状，漏极连线291的横截面为正方形，还可以为其他形状。其中，连线导电材料29为电的良导体，可以为电的良导体，比如钨、铜、多晶硅等电的良导体。
本发明的闪存存储单元NOR型闪存存储单元的制造方法，通过先沉积ILD材料，然后经过蚀刻之后沉积控制栅保护层，再填充连线导电材料，ILD的蚀刻最容易对控制栅保护层造成损害。由于对于连线的预定位置的ILD的蚀刻在绝缘保护层沉积之前，可以避免其对控制栅保护层的伤害，可以保证较高的CT-CG击穿电压，在芯片的运行过程中不容易击穿。
而且，随着工艺节点的降低，存储单元控制栅和连线的距离越来越近，比如45nmNOR Flash的控制栅到连线之间的距离降到了30-40nm左右，在随着节点的缩小而不断缩小CT-CG的距离的同时，该制造方法可以保证较高的CT-CG击穿电压，在芯片的运行过程中不容易击穿。
如图19和图20所示，本发明还提供一种闪存存储单元NOR型闪存存储单元，该闪存存储单元NOR型闪存存储单元包括预备蚀刻层、层间电介质28、漏极连线291和源极连线292，其中，漏极连线291和层间电介质28之间以及漏极连线291和预备蚀刻层之间具有控制栅保护层27；层间电介质28和预备蚀刻层之间直接接触；源极连线292和预备蚀刻层之间具有控制栅保护层27。
其中，预备蚀刻层包含隧穿介质层25、浮栅层24、栅间介质层23、控制栅层22和控制栅覆盖层21。
其中，优选地，控制栅保护层27可以为一层，可以为含氧化硅或含氮化硅的材料；控制栅保护层27可以包含第一层271和第二层272，第一层271可以为一种含氧化硅或氮化硅的材料，第二层272可以为另一种含氧化硅或氮化硅的材料。层间电介质材料为K值≤3.9的材料，通常称为低K（Low K）材料，层间电介质材料还可以为含氧化硅的材料。
通过本发明的方法所制造的闪存存储单元NOR型闪存存储单元，由于漏极连线和层间电介质之间以及漏极连线和预备蚀刻层之间具有控制栅保护层，以及源极连线和预备蚀刻层之间具有控制栅保护层，并且其间的控制栅保护层没有受到损害，因此具有较高的CT-CG击穿电压，在芯片的运行过程中不容易击穿。
以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种NOR型闪存存储单元的制造方法，包括：
在有源区上形成包含控制栅层的预备蚀刻层；
对所述预备蚀刻层进行第一蚀刻；
在经过第一蚀刻的凹槽中填充层间电介质材料；
进行第二蚀刻去除源极连线的预定位置和漏极连线的预定位置的层间电介质材料；
沉积控制栅保护层，并对所述控制栅保护层进行第三蚀刻以露出所述有源区表面；
在经过第三蚀刻的凹槽中填充连线导电材料。
2.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述预备蚀刻层包含隧穿介质层、浮栅层、栅间介质层、控制栅层和控制栅覆盖层。
3.根据权利要求1所述的NOR型闪存存储单元的制造方法，利用所述控制栅和浮栅作为辅助，进行第二蚀刻去除源极连线的预定位置和漏极连线的预定位置的间电介质材料。
4.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述连线导电材料为钨，铜或多晶硅。
5.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述层间电介质材料为K值≤3.9的材料或含氧化硅的材料。
6.一种根据权利要求1-5任一制造方法所制造的NOR型闪存存储单元，包括预备蚀刻层、层间电介质、漏极连线和源极连线，其中，所述漏极连线和所述层间电介质之间以及所述漏极连线和所述预备蚀刻层之间具有控制栅保护层；所述层间电介质和所述预备蚀刻层之间直接接触；所述源极连线和所述预备蚀刻层之间具有控制栅保护层。
7.根据权利要求6所述的NOR型闪存存储单元，所述预备蚀刻层包含隧穿介质层、浮栅层、栅间介质层、控制栅层和控制栅覆盖层。
8.根据权利要求6所述的NOR型闪存存储单元，所述控制栅保护层为一层，为含氧化硅或氮化硅的材料。
9.根据权利要求6所述的NOR型闪存存储单元，所述控制栅保护层包含第一层和第二层，所述第一层为一种含氧化硅或氮化硅的_材料，所述第二层为另一种含氧化硅或氮化硅的材料。
10.根据权利要求6所述的NOR型闪存存储单元，所述层间电介质材料为K值≤3.9的材料或含氧化硅的材料。
CN201310195064.7A 2013-05-23 2013-05-23 Nor型闪存存储单元及其制造方法 Active CN104183552B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310195064.7A CN104183552B (zh) 2013-05-23 2013-05-23 Nor型闪存存储单元及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310195064.7A CN104183552B (zh) 2013-05-23 2013-05-23 Nor型闪存存储单元及其制造方法

Publications (2)

Publication Number Publication Date
CN104183552A CN104183552A (zh) 2014-12-03
CN104183552B true CN104183552B (zh) 2017-09-19

Family

ID=51964495

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310195064.7A Active CN104183552B (zh) 2013-05-23 2013-05-23 Nor型闪存存储单元及其制造方法

Country Status (1)

Country Link
CN (1) CN104183552B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789213B (zh) * 2014-12-25 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体存储器件及其制备方法、电子装置
CN104576649B (zh) * 2014-12-31 2017-06-20 北京兆易创新科技股份有限公司 一种或非门闪存存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097922A (zh) * 2006-06-28 2008-01-02 晶豪科技股份有限公司 与非非挥发性二位存储器及其制造方法
CN101369585A (zh) * 2007-08-14 2009-02-18 东部高科股份有限公司 Nor闪存器件及其制造方法
CN102610615A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 三维nor型阵列的存储器装置
CN103038882A (zh) * 2010-06-28 2013-04-10 美光科技公司 三维存储器及形成所述三维存储器的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8778749B2 (en) * 2011-01-12 2014-07-15 Sandisk Technologies Inc. Air isolation in high density non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097922A (zh) * 2006-06-28 2008-01-02 晶豪科技股份有限公司 与非非挥发性二位存储器及其制造方法
CN101369585A (zh) * 2007-08-14 2009-02-18 东部高科股份有限公司 Nor闪存器件及其制造方法
CN103038882A (zh) * 2010-06-28 2013-04-10 美光科技公司 三维存储器及形成所述三维存储器的方法
CN102610615A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 三维nor型阵列的存储器装置

Also Published As

Publication number Publication date
CN104183552A (zh) 2014-12-03

Similar Documents

Publication Publication Date Title
US11785768B2 (en) Three-dimensional semiconductor memory devices
US11700728B2 (en) Non-volatile memory device
US10109641B2 (en) Semiconductor device and method for manufacturing same
CN108573977B (zh) 半导体装置及其制造方法
CN102339830A (zh) 半导体器件及其制造方法
CN104009040B (zh) 半导体装置以及半导体装置的制造方法
CN102800676A (zh) 非易失性存储器件及其制造方法
CN103426824A (zh) 制造非易失性存储器件的方法
CN109478552A (zh) 半导体装置及其制造方法
CN106935592A (zh) 3d nand闪存的形成方法
TWI689088B (zh) 半導體記憶裝置
CN103187368B (zh) 嵌入式闪存中晶体管的形成方法
US8623727B2 (en) Method for fabricating semiconductor device with buried gate
CN112466888B (zh) 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法
CN110880511A (zh) 间隙填充层、其形成方法、以及半导体装置
CN104377202B (zh) 嵌入式存储元件及其制造方法
CN104183552B (zh) Nor型闪存存储单元及其制造方法
CN100414687C (zh) 与非型快闪存储器件的制造方法
CN105655341A (zh) 半导体器件的形成方法
CN104377160B (zh) 金属内连线结构及其工艺
CN106206446A (zh) 嵌入逻辑电路的快闪存储器的制作方法
CN104183553B (zh) 一种nor型闪存存储单元的制造方法
KR102051961B1 (ko) 메모리 장치 및 이의 제조 방법
US20070202647A1 (en) Method for manufacturing non volatile memory cells integrated on a semiconductor substrate
TWI555133B (zh) 以具有薄導電層之半鑲嵌製程來製作字元線的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094

Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd.

Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing

Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc.

CP03 Change of name, title or address