CN104183553B - 一种nor型闪存存储单元的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 93
- 238000005530 etching Methods 0.000 claims abstract description 70
- 239000004020 conductor Substances 0.000 claims abstract description 45
- 239000000463 material Substances 0.000 claims abstract description 45
- 239000011241 protective layer Substances 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims abstract description 14
- 238000002360 preparation method Methods 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000003628 erosive effect Effects 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 5
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract
本发明公开了一种NOR型闪存存储单元的制造方法，包含：在有源区上形成包含控制栅层的预备蚀刻层；对预备蚀刻层进行第一蚀刻，再沉积控制栅保护层，并对控制栅保护层进行第二蚀刻以露出有源区表面；在经过第二蚀刻后的凹槽中填充连线导电材料；进行第三蚀刻去除有源区的浅沟道绝缘层上方预定位置的连线导电材料；在预定位置填充层间电介质（ILD）材料。本发明的NOR型闪存存储单元的制造方法通过先填充连线导电材料，然后蚀刻去掉预定的导电材料，再填充ILD材料，减少了对连线和控制栅之间的控制栅/浮栅保护层（FG/CG spacer）造成的损害，可以保证较高的CT‑CG击穿电压，在芯片的运行过程中不容易击穿。
Description
技术领域
本发明涉及存储领域，尤其涉及一种NOR型闪存存储单元的制造方法。
背景技术
现有的与非门型闪存存储单元（NOR Flash Cell）的制造方法容易造成连线到控制栅（CT-CG）的击穿电压不稳定，很容易击穿。目前NOR Flash cell连线（CT）的制造方法分成光阻定义以及控制栅和控制栅保护层辅助定义(self-align contact)两种方法。但是随着工艺节点的降低，存储单元控制栅和连线的距离越来越近，比如45nm NOR Flash的控制栅到连线之间的距离降到了30-40nm，先前两种连线制造工艺很难做到控制栅和连线之间的良好绝缘，难以防止在工作电压内击穿。
以控制栅和控制栅保护层辅助定义的方法为例来阐述现有技术制造过程，如下列图所示：图1是现有技术的NOR型闪存存储单元的制造方法的流程图；图2是现有技术的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；图3是现有技术的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；图4是现有技术的NOR型闪存存储单元的控制栅保护层沉积之后的侧面示意图；图5是现有技术的NOR型闪存存储单元的控制栅保护层蚀刻之后的侧面示意图；图6是现有技术的NOR型闪存存储单元的层间电介质（ILD）材料填充之后并经过化学机械平坦化（CMP）后的上表面示意图；图7是现有技术的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的侧面示意图；图8是现有技术的NOR型闪存存储单元的源极连线的预定位置和漏极连线的预定位置蚀刻后的上表面示意图；图9是现有技术的NOR型闪存存储单元的连线导电材料填入后并经过CMP后的上表面示意图。
现有技术的制造方法的流程图如图1所示，包含以下步骤：
步骤S110，在衬底上形成有源区16，在有源区16上依次形成包含隧穿介质层15、浮栅层14、栅间介质层13、控制栅层12和控制栅覆盖层11的预备蚀刻层，形成刻蚀层后的结构如图2所示。
步骤S120，如图3所示，对上述形成的预备蚀刻层进行第一次蚀刻，将隧穿介质层15、浮栅层14、栅间介质层13、控制栅层12和控制栅覆盖层11的部分去除，以露出有源区16硅层表面，形成如图3所示的凹槽；然后沉积控制栅保护层17，沉积的控制栅保护层如图4中171和172所示；再对控制栅保护层进行第二次蚀刻，去除形成在有源区硅层上的控制栅保护层，去除有源区硅层的控制栅保护层如图5所示；
步骤S130，在经过第一次蚀刻和经过第二次蚀刻所形成的凹槽中填充ILD材料18，然后经过CMP，所形成的结构的上表面如图6所示，其侧面如图7所示。
步骤S140，在连线（源极连线和漏极连线）的预定位置进行第三次蚀刻，以去除形成连线的预定位置的ILD材料，去除ILD材料的结构如图8所示。
步骤S150，在经过第三次蚀刻所形成的凹槽中填充连线导电材料19，以分别形成漏极连线191和源极连线192，填充连线导电材料后的结构如图9所示。
从图1-图9所示的工艺过程中可以看出，现有技术先沉积ILD材料18，再在连线（源极连线和漏极连线）的预定位置进行ILD材料的蚀刻，再用连线导电材料19进行填充蚀刻ILD材料后的位置。现有技术的关键缺点是ILD材料蚀刻的位置在有源区硅层（AA Si）上方，在蚀刻的时候控制栅保护层会遭到不同程度的损坏，之后进行连线导电材料的填充，填充的连线导电材料会被填入在遭到破坏的控制栅保护层的旁边，距离较近，因此在芯片工作的时候当连线加正压，控制栅加负压时，连线（源极连线和漏极连线）和控制栅（CT-CG）之间就很容易击穿。
发明内容
本发明的目的在于提出一种NOR型闪存存储单元的制造方法，能够使得在运行过程中连线和控制栅之间不容易击穿。
本发明提供了一种NOR型闪存存储单元的制造方法，包含：
在有源区上形成包含控制栅层的预备蚀刻层；
对所述预备蚀刻层进行第一蚀刻，再沉积控制栅保护层，并对所述控制栅保护层进行第二蚀刻以露出所述有源区表面；
在经过所述第二蚀刻后的凹槽中填充连线导电材料；
进行第三蚀刻去除所述有源区的浅沟道绝缘层上方预定位置的连线导电材料；
在所述预定位置填充层间电介质材料。
优选地，所述预备蚀刻层包含隧穿介质层、浮栅层、栅间介质层、控制栅层和控制栅覆盖层。
优选地，采用干刻法进行蚀刻。
优选地，利用所述控制栅层和所述控制栅保护层作为辅助，进行第三蚀刻去除所述有源区的浅沟道绝缘层上方预定位置的连线导电材料。
优选地，在填充连线导电材料之后，通过化学机械抛光去除上表面的连线导电材料。
优选地，在填充层间电介质材料后，进行化学机械平坦化。
优选地，所述控制栅保护层为一层，为含氧化硅或氮化硅的材料。
优选地，所述控制栅保护层包含第一层和第二层，所述第一层为一种含氧化硅或氮化硅的材料，所述第二层为另一种含氧化硅或氮化硅的材料。
优选地，所述连线导电材料为钨，铜，多晶硅的电的良导体属。
优选地，所述层间电介质材料为K值≤3.9的材料或含氧化硅的材料。
本发明的NOR型闪存存储单元的制造方法通过先填充连线导电材料，然后蚀刻去掉预定的导电材料，再填充ILD材料，减少了对连线和控制栅之间的控制栅/浮栅保护层（FG/CG spacer）造成的损害，可以保证较高的CT-CG击穿电压，在芯片的运行过程中不容易击穿。
附图说明
图1是现有技术的NOR型闪存存储单元的制造方法的流程图；
图2是现有技术的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；
图3是现有技术的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；
图4是现有技术的NOR型闪存存储单元的控制栅保护层沉积之后的侧面示意图；
图5是现有技术的NOR型闪存存储单元的控制栅保护层蚀刻之后的侧面示意图；
图6是现有技术的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的上表面示意图；
图7是现有技术的NOR型闪存存储单元的ILD材料填充之后并经过CMP后的侧面示意图；
图8是现有技术的NOR型闪存存储单元的源极连线的预定位置和漏极连线的预定位置蚀刻后的上表面示意图；
图9是现有技术的NOR型闪存存储单元的连线导电材料填入之后并经过CMP后的上表面示意图；
图10是本发明的NOR型闪存存储单元的制造方法的流程图；
图11是本发明的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；
图12是本发明的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；
图13是本发明的NOR型闪存存储单元的控制栅保护层沉积之后的侧面示意图；
图14是本发明的NOR型闪存存储单元的控制栅保护层蚀刻之后的侧面示意图；
图15是本发明的NOR型闪存存储单元的连线导电材料填充之后并经过CMP后的上表面示意图；
图16是本发明的NOR型闪存存储单元的连线导电材料填充之后并经过CMP后的侧面示意图；
图17是本发明的NOR型闪存存储单元的有源区的浅沟道绝缘层上方预定位置蚀刻后的上表面示意图；
图18是本发明的NOR型闪存存储单元的ILD材料填入之后并经过CMP后的上表面示意图；
图19是现有技术和本发明的第三蚀刻的位置的对比示意图；以及
图20是现有技术和本发明的第三蚀刻的位置定位的对比示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
图10是本发明的NOR型闪存存储单元的制造方法的流程图；图11是本发明的NOR型闪存存储单元的控制栅蚀刻之前的侧面示意图；图12是本发明的NOR型闪存存储单元的控制栅蚀刻之后的侧面示意图；图13是本发明的NOR型控制栅保护层沉积之后的侧面示意图；图14是本发明的NOR型闪存存储单元的控制栅保护层蚀刻之后的侧面示意图；图15是本发明的NOR型闪存存储单元的连线导电材料填充之后并经过CMP后的上表面示意图；图16是本发明的NOR型闪存存储单元的连线导电材料填充之后并经过CMP后的侧面示意图；图17是本发明的NOR型闪存存储单元的有源区的浅沟道绝缘层上方预定位置蚀刻后的上表面示意图；图18是本发明的NOR型闪存存储单元的ILD材料填入后并经过CMP后的上表面示意图。
如图10-图18所示，本发明提供一种NOR型闪存存储单元的制造方法，该制造方法的流程如图10所示，该方法包含以下步骤：
步骤S210，在有源区26上形成包含控制栅层22的预备蚀刻层。
其中，在衬底上形成有源区26，在有源区26上依次形成包含隧穿介质层25、浮栅层24、栅间介质层23、控制栅层22和控制栅覆盖层21的预备蚀刻层，形成刻蚀层后的结构如图11所示。
步骤S220，对预备蚀刻层进行第一蚀刻，再沉积控制栅保护层27，并对控制栅保护层进行第二蚀刻以露出有源区26表面。
在该步骤中，对形成的预备蚀刻层进行第一蚀刻，将隧穿介质层25、浮栅层24、栅间介质层23、控制栅层22和控制栅覆盖层21的部分去除，以露出有源区26硅层表面，形成如图12所示的凹槽；接下来，对上述形成的结构（经过第一蚀刻形成的凹槽）沉积控制栅保护层27，形成控制栅保护层后的结构如图13所示,该沉积可以通过物理气相沉积（PVD）或者化学气相沉积（CVD）来实现，该控制栅保护层可以为一层、两层或者多层；再对上述形成的控制栅保护层27进行第二蚀刻，去除形成在有源区26硅层上的控制栅保护层27，以露出有源区26硅层的表面，以形成如图14所示的凹槽。其中，优选地，第一蚀刻和第二蚀刻采用干刻法（Dry Etch）进行刻蚀。
其中，优选地，控制栅保护层27可以为一层，可以为含氧化硅或氮化硅的材料；控制栅保护层27可以包含第一层271和第二层272，第一层271可以为一种含氧化硅或氮化硅的材料，第二层272可以为另外一种含氧化硅或氮化硅的材料。
步骤S230，在经过第二蚀刻后的凹槽中填充连线导电材料29。
在该步骤中，在经过第一蚀刻和第二蚀刻后所形成的凹槽中填充连线导电材料29，通常在填充连线导电材料29之后，通过化学机械平坦化（CMP）去除上表面水平面上所形成的连线导电材料，不能有残留的连线导电材料，否则之后，由于连线导电材料导电，可能会造成短路，填充连线导电材料之后的上表面如图15所示，侧面如图16所示。其中，连线导电材料29可以为电的良导体，比如为钨、铜、多晶硅等。
步骤S240，进行第三蚀刻去除有源区26的浅沟道绝缘层上方预定位置的连线导电材料29。
在填充连线导电材料29后，利用控制栅层22和控制栅保护层27作为辅助，进行第三蚀刻，去除有源区的浅沟道绝缘层（Active Area Shallow Trench Insulator，简称AASTI）上方的预定位置的连线导电材料29，第三蚀刻优选采用干刻法（Dry Etch）进行刻蚀，进行第三蚀刻后的结构如图17所示。
步骤S250，在预定位置填充层间电介质材料28。
在上述去除连线导电材料29的预定位置，即有源区26的浅沟道绝缘层上方预定位置中填充层间电介质（ILD）材料28，填充ILD材料后的结构如图18所示。在填充层间电介质材料28后，进行化学机械平坦化，以去除残留在上表面上的多余的层间电介质材料28，以保证上表面的平坦化。其中，层间电介质材料可以为K值≤3.9的材料，通常称为低K（Low K）材料，层间电介质材料还可以为含氧化硅的材料。
本发明的NOR型闪存存储单元的制造方法，通过先填充连线导电材料，然后经过蚀刻掉预定的导电材料，再填充ILD材料，减少了现有技术对于连线（漏极连线和源极连线）的预定位置的蚀刻，而造成对连线和控制栅之间的控制栅/浮栅绝缘层（FG/CG spacer）的损害，从而在随着节点的缩小而不断缩小CT-CG的距离的同时，可以保证较高的CT-CG击穿电压，在芯片的运行过程中不容易击穿。
图19是现有技术和本发明的第三蚀刻的位置的对比示意图；图20是现有技术和本发明的第三蚀刻的位置定位的对比示意图。
为了便于理解，图19和图20提供了现有技术和本发明的最后一次蚀刻的对比图。如图19所示，浮栅层24（也就是存储单元）和控制栅层22与漏极连线291和源极连线292之间具有控制栅保护层271和272，如果保护层受到损害，则有可能会造成击穿。现有技术和本发明的最大区别为，现有技术最后一次蚀刻在有源区硅层（即AA Si）的位置进行蚀刻，也就是在漏极连线291的预定位置进行蚀刻，还在源极连线292的预定位置进行蚀刻，而本发明在有源区26的浅沟道绝缘层（即AA STI）的位置进行蚀刻，也就是对ILD材料的预定填充位置进行蚀刻。
在现有技术中，先填充ILD材料，然后在源极连线和漏极连线的蚀刻位置，也就是有源区硅层（AA Si）的上方进行ILD材料的蚀刻，然后在其中填充连线导电材料，这样在进行该蚀刻后，由于蚀刻的作用，连线（漏极连线和源极连线）和控制栅之间的控制栅保护层会遭到不同程度的损害，尤其漏极连线和控制栅保护层（如位置31所示）之间会遭到损害，之后连线导电材料会被填充在遭到破坏的控制栅保护层旁边，紧紧相邻，因此在芯片工作的时候当连线加正压，控制栅加负压时，就很容易击穿。
而本发明是先填充连线导电材料，然后在有源区26的浅沟道绝缘层（AASTI）的预定位置进行第三蚀刻，再在有源区26的浅沟道绝缘层上方预定位置中填充层间电介质（ILD）材料28。这样，虽然经过第三蚀刻，控制栅保护层可能会受到损害，但是，由于是对有源区26的浅沟道绝缘层上方预定位置，也就是填充ILD材料的预定位置进行蚀刻，即使对控制栅保护层造成一定损害，也就是ILD材料和控制栅之间的绝缘保护层（如位置32所示）受到损害，但是控制栅和漏极连线之间以及控制栅和源极连线的绝缘保护层没有受到损害，绝缘性质有保障，在芯片运行过程中，就不容易被击穿。
而且，随着工艺节点的降低，存储单元控制栅和连线的距离越来越近，比如45nmNOR Flash的控制栅到连线之间的距离降到了30-40nm左右，在随着节点的缩小而不断缩小CT-CG的距离的同时，该制造方法可以保证较高的CT-CG击穿电压，在芯片的运行过程中不容易击穿。
以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种NOR型闪存存储单元的制造方法，包含：
在有源区上形成包含控制栅层的预备蚀刻层；
对所述预备蚀刻层进行第一蚀刻，再沉积控制栅保护层，并对所述控制栅保护层进行第二蚀刻以露出所述有源区表面；
在经过所述第二蚀刻后的凹槽中填充连线导电材料；
进行第三蚀刻去除所述有源区的浅沟道绝缘层上方预定位置的连线导电材料；
在所述预定位置填充层间电介质材料。
2.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述预备蚀刻层包含隧穿介质层、浮栅层、栅间介质层、控制栅层和控制栅覆盖层。
3.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述第一蚀刻和所述第二蚀刻均采用干刻法进行蚀刻。
4.根据权利要求1所述的NOR型闪存存储单元的制造方法，利用所述控制栅层和所述控制栅保护层作为辅助，进行第三蚀刻去除所述有源区的浅沟道绝缘层上方预定位置的连线导电材料。
5.根据权利要求1所述的NOR型闪存存储单元的制造方法，在填充连线导电材料之后，通过化学机械平坦化去除上表面的连线导电材料。
6.根据权利要求1所述的NOR型闪存存储单元的制造方法，在填充层间电介质材料后，进行化学机械平坦化。
7.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述控制栅保护层为一层，为含氧化硅或氮化硅的材料。
8.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述控制栅保护层包含第一层和第二层，所述第一层为一种含氧化硅或氮化硅的材料，所述第二层为另外一种含氧化硅或氮化硅的材料。
9.根据权利要求1所述的NOR型闪存存储单元的制造方法，所述层间电介质材料为K值≤3.9的材料或含氧化硅的材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310195266.1A CN104183553B (zh) | 2013-05-23 | 2013-05-23 | 一种nor型闪存存储单元的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310195266.1A CN104183553B (zh) | 2013-05-23 | 2013-05-23 | 一种nor型闪存存储单元的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104183553A CN104183553A (zh) | 2014-12-03 |
| CN104183553B true CN104183553B (zh) | 2017-09-26 |
Family
ID=51964496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310195266.1A Active CN104183553B (zh) | 2013-05-23 | 2013-05-23 | 一种nor型闪存存储单元的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104183553B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| CN104183553A (zh) | 2014-12-03 |
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| SE01 | Entry into force of request for substantive examination | ||
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