JP2003309191A - プリイレーズ方法 - Google Patents

プリイレーズ方法

Info

Publication number
JP2003309191A
JP2003309191A JP2002107813A JP2002107813A JP2003309191A JP 2003309191 A JP2003309191 A JP 2003309191A JP 2002107813 A JP2002107813 A JP 2002107813A JP 2002107813 A JP2002107813 A JP 2002107813A JP 2003309191 A JP2003309191 A JP 2003309191A
Authority
JP
Japan
Prior art keywords
erase
charge
wafer
memory cell
hot hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002107813A
Other languages
English (en)
Inventor
Meiko Shu
銘宏 周
Shunjin Ko
俊仁 黄
Zuirin Ro
瑞霖 呂
Toko Rin
東煌 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to JP2002107813A priority Critical patent/JP2003309191A/ja
Publication of JP2003309191A publication Critical patent/JP2003309191A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 ウェーハを分割して結晶粒にする前に、電荷
イレーズ指令を用いて不揮発性メモリセルの電荷蓄積を
消去するプリイレーズ方法を提供すること。 【解決手段】 プリイレーズ方法は、ウェーハの結晶粒
に対する直流テスト121および交流テスト122の前
に、ウェーハの不揮発性メモリ構造に電荷イレーズ指令
を与えプリイレーズ211するステップと、電荷イレー
ズ指令により誘引された電荷を十分に拡散可能な条件下
でウェーハの焼付け312をするステップとを実施し、
ウェーハの結晶粒上の不揮発性メモリ構造から蓄積した
電荷を放出させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、プリイレーズ方法
に関する。
【0002】
【従来の技術】ウェーハの結晶粒セクション(sectio
n)において形成される構造は、プラズマ(plasma)ま
たは活性イオンエッチング(Reactive Ion Etching, RI
E)に典型的に関わり、これらおよびその他異方性(ani
sotropic)エッチング方法は電荷蓄積(charge accumul
ation)を誘引する製造ステップと関わる。電荷蓄積
は、特に不揮発性メモリの場合、不安定な素子特性と低
収率(yield)を招く。従来には、ウェーハを分割して
結晶粒にする前に紫外線照射(UV radiation)で露光
(expose)して電荷蓄積を消去してきた。ただし、メモ
リの構造や材料によっては、紫外線照射で露光する際、
電荷を放出する代りに蓄積してしまうものもあり、紫外
線照射露光は万能な解決方法ではなかった。そこで、製
造プロセスにおいて紫外線照射露光を使わずに、ウェー
ハの結晶粒セクションの構造によって電荷蓄積を消去
(relieve)する素子製法を発明するに至った。
【0003】
【発明が解決しようとする課題】本発明の目的は、ウェ
ーハを分割して結晶粒にする前に、電荷イレーズ指令を
用いて不揮発性メモリセルの電荷蓄積を消去するプリイ
レーズ方法を提供することにある。
【0004】
【課題を解決するための手段】上述の課題を解決するた
めの本発明の一手段によると、プリイレーズ方法は結晶
粒の不揮発性メモリ構造に電荷イレーズ指令を与えるス
テップと、電荷イレーズ指令により誘引された電荷を十
分に拡散可能な条件下でウェーハを焼付けるステップと
を含み、ウェーハの結晶粒上の不揮発性メモリ構造から
蓄積した電荷を放出させる。
【0005】本発明の他の手段によるプリイレーズ方法
は、ウェーハを分割して結晶粒にする前に、結晶粒にあ
るONO不揮発性メモリ構造に電荷イレーズ指令を与え、
前記ウェーハの結晶粒にあるONO不揮発性メモリ構造か
ら蓄積された電荷を放出させる。
【0006】
【発明の実施の形態】次に図面を参照しながら本発明の
実施例を詳細に説明する。好ましい実施例を例に挙げて
詳述するが、本発明の範囲はこれに限定されるものでは
なく、該範囲は特許請求の範囲に従う。本技術の習熟者
であれば、下記の説明を通じて、それと同等な効果を有
するその他のバリエーションが理解できるであろう。
【0007】図1はソーティングプロセスにおけるウェ
ーハ処理の工程図である。ソーティングのスタート10
1から完了131までの間に各種テストを行うが、これ
には直流(DC)テスト121および交流(AC)テスト1
22も含まれる。従来のテスト方法では、回路のオープ
ン(open)またはショート(short)状況のテスト、コ
ラム(column)またはワードライン(word line)の応
力テスト(stress test)を行っているものもあり、こ
うしたテストの結果によりウェーハのそれ以降の処理方
法が決まり、例えばウェーハは廃棄されたり、エクスト
ラプロセスが加わったり、あるいはいわゆる後置プロセ
ス(back-end process)として結晶粒に分割された上で
パッケージ(packaged)されウェーハペレットになる。
【0008】ソーティングテストの結果の一つから、結
晶粒中に不安定なまたは欠陥のある(defective)電気
回路を検出できる。あるウェーハファブ(fab)におい
て、テストされた結晶粒の過半数(例えば5分の3)以
上に欠陥が認められた場合、該ウェーハは廃棄される。
不揮発性メモリの場合、不安定、不均一(non-unifor
m)あるいは欠陥のある電気回路をもたらす原因はメモ
リセルに蓄積された電荷にある。不揮発性メモリはレイ
ヤ(layer)またはゲート中に保留された電荷に左右さ
れ、例えばフローティングゲート配列(floating gate
array)において製造プロセスに伴い蓄積された電荷
は、メモリセルを不安定にすることがある。さらに、ON
O構造は電荷を生じ易く窒化層(nitride)にトラッピン
グ(trapping)されて、窒素層が損傷を受ける。窒化層
の不安定性(vulnerability)はNROMの作製およびSONOS
とMONOSの製造過程において著しい。
【0009】異方性エッチング中の電荷蓄積は周知の現
象である。プラズマ、活性イオンあるいはその他エッチ
ングに使われる物質の電荷は、金属層などのレイヤに特
に吸引される。該現象の一つがアンテナ効果(antenna
effect)で、レイヤ中のある種の金属パターン(patter
n)が相当量の電荷を蓄積し、例えば放電(discharge)
時にレイヤを焼き貫く(burning through)、プログラ
ム化可能(programmable)と予測されたレイヤにトラッ
ピングされるなど、様々な方法でメモリセルを損傷す
る。
【0010】ある製造プロセスにおいては、半製品のウ
ェーハを紫外線照射で露光することにより、製造中に蓄
積(build up)された電荷を中和(neutralize)するこ
とができる。イレーズが可能な(erasable)UV−EPROM
は長期にわたって用いられており、最近ではEEPROMに代
わりつつあるが、残念ながらこれも全ての電荷蓄積を解
消する方法ではない。製造プロセスや構造の中には紫外
線照射露光すると蓄積された電荷を放出(relieve)せ
ずに、かえって電荷蓄積を増加させるものもある。そこ
で、製造過程において電荷イレーズ指令を使ったプリイ
レーズを、紫外線照射露光に代わる方法として開示し
た。
【0011】図2はウェーハの結晶粒テスト121と1
22の前に、プリイレーズステップ211を加えた工程
図である。前記プリイレーズステップを確実に加えるこ
とが本発明の核心ではなく、結晶粒の欠陥の有無を確認
する前にウェーハと結晶粒の収率を上げるには有効であ
ることを例を挙げて説明するものである。前記ステップ
を加える好適な時期(preferably)は、メモリ層(memo
ry layer)に相当量の電荷が蓄積される最終ステップの
後であり、製造プロセスの後置期、即ち保護(passivat
ion)層が施された後、ならびにエッチングにより接合
パッド(pad)が暴露された後のこともある。または埋
込み(buried)のメモリセルの場合、プリイレーズは該
メモリセルがある金属層により直接覆われた後に行い、
これらの金属層は絶縁(insulation)層または保護層に
覆われていてもよい。即ちプリイレーズステップはウェ
ーハが結晶粒に分割される前であればどの時点で行って
もよい。
【0012】プリイレーズステップの実施においては、
不揮発メモリセル中の電荷イレーズに際して慣用されて
いるあらゆる方法が利用できる。特許文献(literatur
e)でもイレーズ方法の実施例が多数開示されている。
使用可能な一例として、負ゲートチャンネルイレーズ
(negative gate channel erase)があるが、該イレー
ズはファウラーノードハイム(Fowler-Nordheim、以下
FNと称する)トンネル(tunneling)によって作用す
る。図4および図5はそれぞれ、フローティングゲート
とNROMまたは類似メモリ構造において、イレーズの間に
充電されるセクションを示している。負ゲートチャンネ
ルイレーズは、電圧Vgをコントロールゲート401
に、逆電圧Vs、Vbをソース411およびチャンネル
(channel)セクション中のバルク材または基板412
に印加する(apply)プロセスに関わり、ドレイン41
3の電圧Vdはイレーズモード(mode)においてフロー
ティングできる。イレーズおよびそれ以降のその他イレ
ーズプロセスにおいて、逆電圧をドレインに印加した
り、ソースをフローティングさせたりすることにより、
ドレインとソースの機能は切り替わることができる。ソ
ースとドレインを合わせてイレーズを用途とする二つの
ターミナル(terminal)と総称できる。イレーズの効果
的な電圧は、Vg=−12V、Vs=Vb=8Vであ
り、Vdはフローティングさせる。さらに使用可能な方
法として負ゲートソースサイドイレーズ(negativegate
source side erase)があり、該イレーズはFNトンネ
ルによって作用する。負ゲートソース(またはドレイ
ン)サイドイレーズは、電圧Vgをコントロールゲート
401に、および逆電圧Vsをソース411に印加する
プロセスに関わり、チャンネルセクションにあるバルク
材または基板412を接地(grounded)して0Vにす
る。バルク材は前記実施例の説明の中で基板として示さ
れているが、ドープ(doped)チャンネルまたは隔離さ
れた(isolated)ドープチャンネルの場合もあり、例え
ば反不純物タイプ(opposing doping type)の別のドー
プチャンネルによって囲まれた(surrounded)ものなど
である。ドレイン413の電圧Vdは、前記イレーズモ
デルにおいてフローティングできる。前記イレーズの効
果的な電圧はVg=−8V、Vs=6V、Vb=0Vで
あり、Vdはフローティングさせる。前記イレーズプロ
セスにおいて、逆電圧をドレインに印加したり、ソース
をフローティングさせたりすることにより、ドレインと
ソースの機能を切り替えることができる。さらに使用可
能なプロセスとして、ホットホールイレーズがあり、こ
れはホットホールをメモリセルに注入(inject)するこ
とによって作用する。ホットホールイレーズの二種の変
化は、電圧をソースおよびドレインの片方または両方に
印加することで得られる。変化例(variation)一にお
いてホットホールイレーズは、電圧Vgをコントロール
ゲート401に、逆電圧Vsをソース411に印加し、
チャンネルセクションにあるバルク材または基板412
を接地し0Vにして、ドレイン413の電圧Vdを該イ
レーズモード中でフローティングさせることに関わる。
前記イレーズに使用する効果的な電圧はVg=−3v、
Vs=8V、Vb=0vであり、Vdはフローティング
させる。前記イレーズにおいて逆電圧をドレインに印加
したり、ソースをフローティングさせたりすることによ
り、ドレインとソースの機能を切り替えることができ
る。変化例二は、ソースとドレインの両方にバイアス電
圧を印加するプロセスに関わり、片方をフローティング
させることはしない。ホットホールをフローティングゲ
ート402またはONO層422に注入することにより、
抽出が困難な電子の蓄積を放出させる。
【0013】図3はプリイレーズ211の後に別途の焼
付けステップ312を加えた工程図である。該焼付けは
プリイレーズを受けてから、フローティングゲート40
2またはONO層412に流れた電荷を十分に(sufficien
t)拡散できる(diffuse)ことを条件とする。効果的な
温度範囲は2つあり、それぞれ80〜150℃および1
50〜250℃である。十分な効果(effect)を得るた
めに必要な時間は容易に決定でき、過度のテストを必要
としない。
【0014】メモリセルのイレーズ状態(state)を決
定する証明(verify)テストのステップは例示説明がな
いが、前記証明テストは本発明にとって有用である。す
でに多数のテストと修正案(solution)が不揮発性メモ
リ、特にEEPROMまたはNROMメモリを扱っており、処理プ
ロセスにおいて時間的に許されるのであれば、実際その
中のいずれの方法でも本発明に使用できる。通常は、イ
レーズ状態が不良な(improper)メモリセルが発見され
た場合、指令を送ってメモリセルを改変する方法が取ら
れている。ある実例においては、所望(desired)電荷
数が達成(achieved)数より少ない場合、それを超過さ
せない修正(corrective)指令を送っている。その他、
過量の電荷が許される場合は、修正の有無は問わないと
するものもある。本発明のNROMメモリセルへの応用に関
しては、電子注入はそれ以降の製造プロセスにおいて電
子を蓄積させるため、電子注入よりもホットホール注入
が好ましい。
【図面の簡単な説明】
【図1】従来のテスティング(testing)およびウェー
ハソーティング(sorting)プロセス(process)の工程
図(flow chart)である。
【図2】従来のテスティングおよびウェーハソーティン
グプロセスに本発明の実施例によるプリイレーズプロセ
スを加えた工程図である。
【図3】従来のテスティングおよびウェーハソーティン
グプロセスに本発明の実施例によるプリイレーズおよび
焼付け(baking)プロセスを加えた工程図である。
【図4】本発明の実施例によるプリイレーズ方法が実施
されるメモリセルを示す断面図である。
【図5】本発明の実施例によるプリイレーズ方法が実施
されるメモリセルを示す断面図である。
【符号の説明】 211 プリイレーズ 312 焼付け 401 コントロールゲート(control gate) 411 ソース(source) 412 バルク材(bulk)または基板(substrate) 413 ドレイン(drain) 402 フローティング(floating)ゲート 422 ONO層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 東煌 台湾新竹科学園区力行路16号 Fターム(参考) 5F083 EP02 EP17 EP18 EP23 ER11 ER15 ER16 ER19 ER30 JA04 ZA20 5F101 BA45 BA47 BB05 BC02 BE07

Claims (23)

    【特許請求の範囲】
  1. 【請求項1】 結晶粒の不揮発性メモリ構造に電荷イレ
    ーズ指令を与えるステップと、 前記電荷イレーズ指令により誘引された電荷を十分に拡
    散可能な条件下でウェーハを焼付けるステップとを含
    み、 前記ウェーハの結晶粒上の不揮発性メモリ構造から蓄積
    した電荷を放出させることを特徴とするプリイレーズ方
    法。
  2. 【請求項2】 前記電荷イレーズ指令は、ファウラーノ
    ードハイムトンネルによって負ゲートチャンネルイレー
    ズを生じさせることを特徴とする請求項1に記載のプリ
    イレーズ方法。
  3. 【請求項3】 前記電荷イレーズ指令は、ファウラーノ
    ードハイムトンネルによって負ゲートソースサイドイレ
    ーズを生じさせることを特徴とする請求項1に記載のプ
    リイレーズ方法。
  4. 【請求項4】 前記電荷イレーズ指令は、ホットホール
    イレーズを生じさせることを特徴とする請求項1に記載
    のプリイレーズ方法。
  5. 【請求項5】 前記ホットホールイレーズは、メモリセ
    ルのソースまたはドレインの一つにバイアス電圧を印加
    するプロセスを含むことを特徴とする請求項4に記載の
    プリイレーズ方法。
  6. 【請求項6】 前記ホットホールイレーズは、不揮発性
    メモリセルのソースおよびドレインにバイアス電圧を印
    加するプロセスを含むことを特徴とする請求項4に記載
    のプリイレーズ方法。
  7. 【請求項7】 前記不揮発性メモリ構造は、ONO層を有
    することを特徴とする請求項1に記載のプリイレーズ方
    法。
  8. 【請求項8】 前記電荷イレーズ指令は、ホットホール
    イレーズを生じさせることを特徴とする請求項7に記載
    のプリイレーズ方法。
  9. 【請求項9】 前記ホットホールイレーズは、メモリセ
    ルのソースまたはドレインにバイアス電圧を印加するプ
    ロセスを含むことを特徴とする請求項8に記載のプリイ
    レーズ方法。
  10. 【請求項10】 前記ホットホールイレーズは、不揮発
    性メモリセルのソースおよびドレインにバイアス電圧を
    印加するプロセスを含むことを特徴とする請求項8に記
    載のプリイレーズ方法。
  11. 【請求項11】 前記焼付けは、前記ウェーハを80〜
    150℃に加熱するプロセスを含むことを特徴とする請
    求項1に記載のプリイレーズ方法。
  12. 【請求項12】 前記焼付けは、前記ウェーハを150
    〜250℃に加熱するプロセスを含むことを特徴とする
    請求項1に記載のプリイレーズ方法。
  13. 【請求項13】 メモリセルの電荷イレーズ状態を決定
    し、所定の消去状態になるまでエクストラ電荷イレーズ
    指令を繰り返し与えるステップをさらに含むことを特徴
    とする請求項1に記載のプリイレーズ方法。
  14. 【請求項14】 ウェーハを分割して結晶粒にする前
    に、結晶粒にあるONO不揮発性メモリ構造に電荷イレー
    ズ指令を与え、前記ウェーハの結晶粒にあるONO不揮発
    性メモリ構造から蓄積された電荷を放出させるステップ
    を含むことを特徴とするプリイレーズ方法。
  15. 【請求項15】 前記電荷イレーズ指令を加えた後、前
    記電荷イレーズ指令により誘引した電荷を十分に拡散可
    能な条件下で、前記ウェーハを焼付けるステップをさら
    に含むことを特徴とする請求項14に記載のプリイレー
    ズ方法。
  16. 【請求項16】 前記焼付けは、前記ウェーハを80〜
    150℃に加熱するプロセスを含むことを特徴とする請
    求項15に記載のプリイレーズ方法。
  17. 【請求項17】 前記焼付けは、前記ウェーハを150
    〜250℃に加熱するプロセスを含むことを特徴とする
    請求項15に記載のプリイレーズ方法。
  18. 【請求項18】 前記電荷イレーズ指令は、ファウラー
    ノードハイムトンネルによって負ゲートチャンネルイレ
    ーズを生じさせることを特徴とする請求項14に記載の
    プリイレーズ方法。
  19. 【請求項19】 前記電荷イレーズ指令は、ファウラー
    ノードハイムトンネルによって負ゲートソースサイドイ
    レーズを生じさせることを特徴とする請求項14に記載
    のプリイレーズ方法。
  20. 【請求項20】 前記電荷イレーズ指令は、ホットホー
    ルイレーズを生じさせることを特徴とする請求項14に
    記載のプリイレーズ方法。
  21. 【請求項21】 前記ホットホールイレーズは、メモリ
    セルのソースまたはドレインにバイアス電圧を印加する
    プロセスを含むことを特徴とする請求項20に記載のプ
    リイレーズ方法。
  22. 【請求項22】 前記ホットホールイレーズは、不揮発
    性メモリセルのソースおよびドレインにバイアス電圧を
    印加するプロセスを含むことを特徴とする請求項20に
    記載のプリイレーズ方法。
  23. 【請求項23】 前記不揮発性メモリセルのイレーズ状
    態を決定し、所定のイレーズ状態になるまでエクストラ
    イレーズ指令を繰り返し与えることを特徴とする請求項
    22に記載のプリイレーズ方法。
JP2002107813A 2002-04-10 2002-04-10 プリイレーズ方法 Pending JP2003309191A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002107813A JP2003309191A (ja) 2002-04-10 2002-04-10 プリイレーズ方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002107813A JP2003309191A (ja) 2002-04-10 2002-04-10 プリイレーズ方法

Publications (1)

Publication Number Publication Date
JP2003309191A true JP2003309191A (ja) 2003-10-31

Family

ID=29391743

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002107813A Pending JP2003309191A (ja) 2002-04-10 2002-04-10 プリイレーズ方法

Country Status (1)

Country Link
JP (1) JP2003309191A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101350912B1 (ko) 2005-12-22 2014-01-13 라피스 세미컨덕터 가부시키가이샤 데이터 소거방법 및 불휘발성 반도체 기억장치의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101350912B1 (ko) 2005-12-22 2014-01-13 라피스 세미컨덕터 가부시키가이샤 데이터 소거방법 및 불휘발성 반도체 기억장치의 제조방법

Similar Documents

Publication Publication Date Title
JP5259918B2 (ja) 反転ビット線、電荷をトラップする不揮発性メモリ、およびその動作方法
KR100719219B1 (ko) 반도체 소자의 제조 방법
TW540055B (en) Usage of word voltage assistance in twin MONOS cell during program and erase
US6184088B1 (en) Method for manufacturing a split game type transistor
US7492636B2 (en) Methods for conducting double-side-biasing operations of NAND memory arrays
JP5712420B2 (ja) 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
US7839695B2 (en) High temperature methods for enhancing retention characteristics of memory devices
JP5860545B2 (ja) フローティングゲートを有する不揮発性メモリセルのデータ保持力を試験する方法
KR101026385B1 (ko) 전하트랩형 플래시 메모리소자의 동작 방법
Haddad et al. An investigation of erase-mode dependent hole trapping in flash EEPROM memory cell
US20050078527A1 (en) Method of over-erase prevention in a non-volatile memory device and related structure
US7170794B2 (en) Programming method of a non-volatile memory device having a charge storage layer between a gate electrode and a semiconductor substrate
EP1556887B1 (en) Nitrogen oxidation of etched mos gate structure
JPH04310697A (ja) 不揮発性半導体記憶装置の起動方法
TWI326877B (en) Variable program and program verification methods for a virtual ground memory in easing buried drain contacts
US7193283B2 (en) Flash cell using a piezoelectric effect
US20040130942A1 (en) Data retention for a localized trapping non-volatile memory
US6760270B2 (en) Erase of a non-volatile memory
JP2003309191A (ja) プリイレーズ方法
Cao et al. Effects of Geometry and Cycling on the Radiation Response of Charge-Trapping NAND Memory Devices With SiON Tunneling Oxide
US6800493B2 (en) Pre-erase manufacturing method
US20080031052A1 (en) A double-bias erase method for memory devices
US20070211539A1 (en) Method for resetting threshold voltage of non-volatile memory
US7132302B2 (en) Method of increasing cell retention capacity of silicon nitride read-only-memory cell
Roizin et al. Plasma-induced charging in two bit per cell SONOS memories

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050322

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071002

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090429

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090528

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090928