JP2003309191A - プリイレーズ方法 - Google Patents
プリイレーズ方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】 ウェーハを分割して結晶粒にする前に、電荷
イレーズ指令を用いて不揮発性メモリセルの電荷蓄積を
消去するプリイレーズ方法を提供すること。 【解決手段】 プリイレーズ方法は、ウェーハの結晶粒
に対する直流テスト１２１および交流テスト１２２の前
に、ウェーハの不揮発性メモリ構造に電荷イレーズ指令
を与えプリイレーズ２１１するステップと、電荷イレー
ズ指令により誘引された電荷を十分に拡散可能な条件下
でウェーハの焼付け３１２をするステップとを実施し、
ウェーハの結晶粒上の不揮発性メモリ構造から蓄積した
電荷を放出させる。
イレーズ指令を用いて不揮発性メモリセルの電荷蓄積を
消去するプリイレーズ方法を提供すること。 【解決手段】 プリイレーズ方法は、ウェーハの結晶粒
に対する直流テスト１２１および交流テスト１２２の前
に、ウェーハの不揮発性メモリ構造に電荷イレーズ指令
を与えプリイレーズ２１１するステップと、電荷イレー
ズ指令により誘引された電荷を十分に拡散可能な条件下
でウェーハの焼付け３１２をするステップとを実施し、
ウェーハの結晶粒上の不揮発性メモリ構造から蓄積した
電荷を放出させる。
Description
【０００１】
【発明の属する技術分野】本発明は、プリイレーズ方法
に関する。
に関する。
【０００２】
【従来の技術】ウェーハの結晶粒セクション（sectio
n）において形成される構造は、プラズマ（plasma）ま
たは活性イオンエッチング（Reactive Ion Etching, RI
E）に典型的に関わり、これらおよびその他異方性（ani
sotropic）エッチング方法は電荷蓄積（charge accumul
ation）を誘引する製造ステップと関わる。電荷蓄積
は、特に不揮発性メモリの場合、不安定な素子特性と低
収率（yield）を招く。従来には、ウェーハを分割して
結晶粒にする前に紫外線照射（UV radiation）で露光
（expose）して電荷蓄積を消去してきた。ただし、メモ
リの構造や材料によっては、紫外線照射で露光する際、
電荷を放出する代りに蓄積してしまうものもあり、紫外
線照射露光は万能な解決方法ではなかった。そこで、製
造プロセスにおいて紫外線照射露光を使わずに、ウェー
ハの結晶粒セクションの構造によって電荷蓄積を消去
（relieve）する素子製法を発明するに至った。
n）において形成される構造は、プラズマ（plasma）ま
たは活性イオンエッチング（Reactive Ion Etching, RI
E）に典型的に関わり、これらおよびその他異方性（ani
sotropic）エッチング方法は電荷蓄積（charge accumul
ation）を誘引する製造ステップと関わる。電荷蓄積
は、特に不揮発性メモリの場合、不安定な素子特性と低
収率（yield）を招く。従来には、ウェーハを分割して
結晶粒にする前に紫外線照射（UV radiation）で露光
（expose）して電荷蓄積を消去してきた。ただし、メモ
リの構造や材料によっては、紫外線照射で露光する際、
電荷を放出する代りに蓄積してしまうものもあり、紫外
線照射露光は万能な解決方法ではなかった。そこで、製
造プロセスにおいて紫外線照射露光を使わずに、ウェー
ハの結晶粒セクションの構造によって電荷蓄積を消去
（relieve）する素子製法を発明するに至った。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ウェ
ーハを分割して結晶粒にする前に、電荷イレーズ指令を
用いて不揮発性メモリセルの電荷蓄積を消去するプリイ
レーズ方法を提供することにある。
ーハを分割して結晶粒にする前に、電荷イレーズ指令を
用いて不揮発性メモリセルの電荷蓄積を消去するプリイ
レーズ方法を提供することにある。
【０００４】
【課題を解決するための手段】上述の課題を解決するた
めの本発明の一手段によると、プリイレーズ方法は結晶
粒の不揮発性メモリ構造に電荷イレーズ指令を与えるス
テップと、電荷イレーズ指令により誘引された電荷を十
分に拡散可能な条件下でウェーハを焼付けるステップと
を含み、ウェーハの結晶粒上の不揮発性メモリ構造から
蓄積した電荷を放出させる。
めの本発明の一手段によると、プリイレーズ方法は結晶
粒の不揮発性メモリ構造に電荷イレーズ指令を与えるス
テップと、電荷イレーズ指令により誘引された電荷を十
分に拡散可能な条件下でウェーハを焼付けるステップと
を含み、ウェーハの結晶粒上の不揮発性メモリ構造から
蓄積した電荷を放出させる。
【０００５】本発明の他の手段によるプリイレーズ方法
は、ウェーハを分割して結晶粒にする前に、結晶粒にあ
るONO不揮発性メモリ構造に電荷イレーズ指令を与え、
前記ウェーハの結晶粒にあるONO不揮発性メモリ構造か
ら蓄積された電荷を放出させる。
は、ウェーハを分割して結晶粒にする前に、結晶粒にあ
るONO不揮発性メモリ構造に電荷イレーズ指令を与え、
前記ウェーハの結晶粒にあるONO不揮発性メモリ構造か
ら蓄積された電荷を放出させる。
【０００６】
【発明の実施の形態】次に図面を参照しながら本発明の
実施例を詳細に説明する。好ましい実施例を例に挙げて
詳述するが、本発明の範囲はこれに限定されるものでは
なく、該範囲は特許請求の範囲に従う。本技術の習熟者
であれば、下記の説明を通じて、それと同等な効果を有
するその他のバリエーションが理解できるであろう。
実施例を詳細に説明する。好ましい実施例を例に挙げて
詳述するが、本発明の範囲はこれに限定されるものでは
なく、該範囲は特許請求の範囲に従う。本技術の習熟者
であれば、下記の説明を通じて、それと同等な効果を有
するその他のバリエーションが理解できるであろう。
【０００７】図１はソーティングプロセスにおけるウェ
ーハ処理の工程図である。ソーティングのスタート１０
１から完了１３１までの間に各種テストを行うが、これ
には直流（DC）テスト１２１および交流（AC）テスト１
２２も含まれる。従来のテスト方法では、回路のオープ
ン（open）またはショート（short）状況のテスト、コ
ラム（column）またはワードライン（word line）の応
力テスト（stress test）を行っているものもあり、こ
うしたテストの結果によりウェーハのそれ以降の処理方
法が決まり、例えばウェーハは廃棄されたり、エクスト
ラプロセスが加わったり、あるいはいわゆる後置プロセ
ス（back-end process）として結晶粒に分割された上で
パッケージ（packaged）されウェーハペレットになる。
ーハ処理の工程図である。ソーティングのスタート１０
１から完了１３１までの間に各種テストを行うが、これ
には直流（DC）テスト１２１および交流（AC）テスト１
２２も含まれる。従来のテスト方法では、回路のオープ
ン（open）またはショート（short）状況のテスト、コ
ラム（column）またはワードライン（word line）の応
力テスト（stress test）を行っているものもあり、こ
うしたテストの結果によりウェーハのそれ以降の処理方
法が決まり、例えばウェーハは廃棄されたり、エクスト
ラプロセスが加わったり、あるいはいわゆる後置プロセ
ス（back-end process）として結晶粒に分割された上で
パッケージ（packaged）されウェーハペレットになる。
【０００８】ソーティングテストの結果の一つから、結
晶粒中に不安定なまたは欠陥のある（defective）電気
回路を検出できる。あるウェーハファブ（fab）におい
て、テストされた結晶粒の過半数（例えば５分の３）以
上に欠陥が認められた場合、該ウェーハは廃棄される。
不揮発性メモリの場合、不安定、不均一（non-unifor
m）あるいは欠陥のある電気回路をもたらす原因はメモ
リセルに蓄積された電荷にある。不揮発性メモリはレイ
ヤ（layer）またはゲート中に保留された電荷に左右さ
れ、例えばフローティングゲート配列（floating gate
array）において製造プロセスに伴い蓄積された電荷
は、メモリセルを不安定にすることがある。さらに、ON
O構造は電荷を生じ易く窒化層（nitride）にトラッピン
グ（trapping）されて、窒素層が損傷を受ける。窒化層
の不安定性（vulnerability）はNROMの作製およびSONOS
とMONOSの製造過程において著しい。
晶粒中に不安定なまたは欠陥のある（defective）電気
回路を検出できる。あるウェーハファブ（fab）におい
て、テストされた結晶粒の過半数（例えば５分の３）以
上に欠陥が認められた場合、該ウェーハは廃棄される。
不揮発性メモリの場合、不安定、不均一（non-unifor
m）あるいは欠陥のある電気回路をもたらす原因はメモ
リセルに蓄積された電荷にある。不揮発性メモリはレイ
ヤ（layer）またはゲート中に保留された電荷に左右さ
れ、例えばフローティングゲート配列（floating gate
array）において製造プロセスに伴い蓄積された電荷
は、メモリセルを不安定にすることがある。さらに、ON
O構造は電荷を生じ易く窒化層（nitride）にトラッピン
グ（trapping）されて、窒素層が損傷を受ける。窒化層
の不安定性（vulnerability）はNROMの作製およびSONOS
とMONOSの製造過程において著しい。
【０００９】異方性エッチング中の電荷蓄積は周知の現
象である。プラズマ、活性イオンあるいはその他エッチ
ングに使われる物質の電荷は、金属層などのレイヤに特
に吸引される。該現象の一つがアンテナ効果（antenna
effect）で、レイヤ中のある種の金属パターン（patter
n）が相当量の電荷を蓄積し、例えば放電（discharge）
時にレイヤを焼き貫く（burning through）、プログラ
ム化可能（programmable）と予測されたレイヤにトラッ
ピングされるなど、様々な方法でメモリセルを損傷す
る。
象である。プラズマ、活性イオンあるいはその他エッチ
ングに使われる物質の電荷は、金属層などのレイヤに特
に吸引される。該現象の一つがアンテナ効果（antenna
effect）で、レイヤ中のある種の金属パターン（patter
n）が相当量の電荷を蓄積し、例えば放電（discharge）
時にレイヤを焼き貫く（burning through）、プログラ
ム化可能（programmable）と予測されたレイヤにトラッ
ピングされるなど、様々な方法でメモリセルを損傷す
る。
【００１０】ある製造プロセスにおいては、半製品のウ
ェーハを紫外線照射で露光することにより、製造中に蓄
積（build up）された電荷を中和（neutralize）するこ
とができる。イレーズが可能な（erasable）UV−EPROM
は長期にわたって用いられており、最近ではEEPROMに代
わりつつあるが、残念ながらこれも全ての電荷蓄積を解
消する方法ではない。製造プロセスや構造の中には紫外
線照射露光すると蓄積された電荷を放出（relieve）せ
ずに、かえって電荷蓄積を増加させるものもある。そこ
で、製造過程において電荷イレーズ指令を使ったプリイ
レーズを、紫外線照射露光に代わる方法として開示し
た。
ェーハを紫外線照射で露光することにより、製造中に蓄
積（build up）された電荷を中和（neutralize）するこ
とができる。イレーズが可能な（erasable）UV−EPROM
は長期にわたって用いられており、最近ではEEPROMに代
わりつつあるが、残念ながらこれも全ての電荷蓄積を解
消する方法ではない。製造プロセスや構造の中には紫外
線照射露光すると蓄積された電荷を放出（relieve）せ
ずに、かえって電荷蓄積を増加させるものもある。そこ
で、製造過程において電荷イレーズ指令を使ったプリイ
レーズを、紫外線照射露光に代わる方法として開示し
た。
【００１１】図２はウェーハの結晶粒テスト１２１と１
２２の前に、プリイレーズステップ２１１を加えた工程
図である。前記プリイレーズステップを確実に加えるこ
とが本発明の核心ではなく、結晶粒の欠陥の有無を確認
する前にウェーハと結晶粒の収率を上げるには有効であ
ることを例を挙げて説明するものである。前記ステップ
を加える好適な時期（preferably）は、メモリ層（memo
ry layer）に相当量の電荷が蓄積される最終ステップの
後であり、製造プロセスの後置期、即ち保護（passivat
ion）層が施された後、ならびにエッチングにより接合
パッド（pad）が暴露された後のこともある。または埋
込み（buried）のメモリセルの場合、プリイレーズは該
メモリセルがある金属層により直接覆われた後に行い、
これらの金属層は絶縁（insulation）層または保護層に
覆われていてもよい。即ちプリイレーズステップはウェ
ーハが結晶粒に分割される前であればどの時点で行って
もよい。
２２の前に、プリイレーズステップ２１１を加えた工程
図である。前記プリイレーズステップを確実に加えるこ
とが本発明の核心ではなく、結晶粒の欠陥の有無を確認
する前にウェーハと結晶粒の収率を上げるには有効であ
ることを例を挙げて説明するものである。前記ステップ
を加える好適な時期（preferably）は、メモリ層（memo
ry layer）に相当量の電荷が蓄積される最終ステップの
後であり、製造プロセスの後置期、即ち保護（passivat
ion）層が施された後、ならびにエッチングにより接合
パッド（pad）が暴露された後のこともある。または埋
込み（buried）のメモリセルの場合、プリイレーズは該
メモリセルがある金属層により直接覆われた後に行い、
これらの金属層は絶縁（insulation）層または保護層に
覆われていてもよい。即ちプリイレーズステップはウェ
ーハが結晶粒に分割される前であればどの時点で行って
もよい。
【００１２】プリイレーズステップの実施においては、
不揮発メモリセル中の電荷イレーズに際して慣用されて
いるあらゆる方法が利用できる。特許文献（literatur
e）でもイレーズ方法の実施例が多数開示されている。
使用可能な一例として、負ゲートチャンネルイレーズ
（negative gate channel erase）があるが、該イレー
ズはファウラーノードハイム（Fowler-Nordheim、以下
ＦＮと称する）トンネル（tunneling）によって作用す
る。図４および図５はそれぞれ、フローティングゲート
とNROMまたは類似メモリ構造において、イレーズの間に
充電されるセクションを示している。負ゲートチャンネ
ルイレーズは、電圧Ｖｇをコントロールゲート４０１
に、逆電圧Ｖｓ、Ｖｂをソース４１１およびチャンネル
（channel）セクション中のバルク材または基板４１２
に印加する（apply）プロセスに関わり、ドレイン４１
３の電圧Ｖｄはイレーズモード（mode）においてフロー
ティングできる。イレーズおよびそれ以降のその他イレ
ーズプロセスにおいて、逆電圧をドレインに印加した
り、ソースをフローティングさせたりすることにより、
ドレインとソースの機能は切り替わることができる。ソ
ースとドレインを合わせてイレーズを用途とする二つの
ターミナル（terminal）と総称できる。イレーズの効果
的な電圧は、Ｖｇ＝−１２Ｖ、Ｖｓ＝Ｖｂ＝８Ｖであ
り、Ｖｄはフローティングさせる。さらに使用可能な方
法として負ゲートソースサイドイレーズ（negativegate
source side erase）があり、該イレーズはＦＮトンネ
ルによって作用する。負ゲートソース（またはドレイ
ン）サイドイレーズは、電圧Ｖｇをコントロールゲート
４０１に、および逆電圧Ｖｓをソース４１１に印加する
プロセスに関わり、チャンネルセクションにあるバルク
材または基板４１２を接地（grounded）して０Ｖにす
る。バルク材は前記実施例の説明の中で基板として示さ
れているが、ドープ（doped）チャンネルまたは隔離さ
れた（isolated）ドープチャンネルの場合もあり、例え
ば反不純物タイプ（opposing doping type）の別のドー
プチャンネルによって囲まれた（surrounded）ものなど
である。ドレイン４１３の電圧Ｖｄは、前記イレーズモ
デルにおいてフローティングできる。前記イレーズの効
果的な電圧はＶｇ＝−８Ｖ、Ｖｓ＝６Ｖ、Ｖｂ＝０Ｖで
あり、Ｖｄはフローティングさせる。前記イレーズプロ
セスにおいて、逆電圧をドレインに印加したり、ソース
をフローティングさせたりすることにより、ドレインと
ソースの機能を切り替えることができる。さらに使用可
能なプロセスとして、ホットホールイレーズがあり、こ
れはホットホールをメモリセルに注入（inject）するこ
とによって作用する。ホットホールイレーズの二種の変
化は、電圧をソースおよびドレインの片方または両方に
印加することで得られる。変化例（variation）一にお
いてホットホールイレーズは、電圧Ｖｇをコントロール
ゲート４０１に、逆電圧Ｖｓをソース４１１に印加し、
チャンネルセクションにあるバルク材または基板４１２
を接地し０Ｖにして、ドレイン４１３の電圧Ｖｄを該イ
レーズモード中でフローティングさせることに関わる。
前記イレーズに使用する効果的な電圧はＶｇ＝−３v、
Ｖｓ＝８Ｖ、Ｖｂ＝０vであり、Ｖｄはフローティング
させる。前記イレーズにおいて逆電圧をドレインに印加
したり、ソースをフローティングさせたりすることによ
り、ドレインとソースの機能を切り替えることができ
る。変化例二は、ソースとドレインの両方にバイアス電
圧を印加するプロセスに関わり、片方をフローティング
させることはしない。ホットホールをフローティングゲ
ート４０２またはONO層４２２に注入することにより、
抽出が困難な電子の蓄積を放出させる。
不揮発メモリセル中の電荷イレーズに際して慣用されて
いるあらゆる方法が利用できる。特許文献（literatur
e）でもイレーズ方法の実施例が多数開示されている。
使用可能な一例として、負ゲートチャンネルイレーズ
（negative gate channel erase）があるが、該イレー
ズはファウラーノードハイム（Fowler-Nordheim、以下
ＦＮと称する）トンネル（tunneling）によって作用す
る。図４および図５はそれぞれ、フローティングゲート
とNROMまたは類似メモリ構造において、イレーズの間に
充電されるセクションを示している。負ゲートチャンネ
ルイレーズは、電圧Ｖｇをコントロールゲート４０１
に、逆電圧Ｖｓ、Ｖｂをソース４１１およびチャンネル
（channel）セクション中のバルク材または基板４１２
に印加する（apply）プロセスに関わり、ドレイン４１
３の電圧Ｖｄはイレーズモード（mode）においてフロー
ティングできる。イレーズおよびそれ以降のその他イレ
ーズプロセスにおいて、逆電圧をドレインに印加した
り、ソースをフローティングさせたりすることにより、
ドレインとソースの機能は切り替わることができる。ソ
ースとドレインを合わせてイレーズを用途とする二つの
ターミナル（terminal）と総称できる。イレーズの効果
的な電圧は、Ｖｇ＝−１２Ｖ、Ｖｓ＝Ｖｂ＝８Ｖであ
り、Ｖｄはフローティングさせる。さらに使用可能な方
法として負ゲートソースサイドイレーズ（negativegate
source side erase）があり、該イレーズはＦＮトンネ
ルによって作用する。負ゲートソース（またはドレイ
ン）サイドイレーズは、電圧Ｖｇをコントロールゲート
４０１に、および逆電圧Ｖｓをソース４１１に印加する
プロセスに関わり、チャンネルセクションにあるバルク
材または基板４１２を接地（grounded）して０Ｖにす
る。バルク材は前記実施例の説明の中で基板として示さ
れているが、ドープ（doped）チャンネルまたは隔離さ
れた（isolated）ドープチャンネルの場合もあり、例え
ば反不純物タイプ（opposing doping type）の別のドー
プチャンネルによって囲まれた（surrounded）ものなど
である。ドレイン４１３の電圧Ｖｄは、前記イレーズモ
デルにおいてフローティングできる。前記イレーズの効
果的な電圧はＶｇ＝−８Ｖ、Ｖｓ＝６Ｖ、Ｖｂ＝０Ｖで
あり、Ｖｄはフローティングさせる。前記イレーズプロ
セスにおいて、逆電圧をドレインに印加したり、ソース
をフローティングさせたりすることにより、ドレインと
ソースの機能を切り替えることができる。さらに使用可
能なプロセスとして、ホットホールイレーズがあり、こ
れはホットホールをメモリセルに注入（inject）するこ
とによって作用する。ホットホールイレーズの二種の変
化は、電圧をソースおよびドレインの片方または両方に
印加することで得られる。変化例（variation）一にお
いてホットホールイレーズは、電圧Ｖｇをコントロール
ゲート４０１に、逆電圧Ｖｓをソース４１１に印加し、
チャンネルセクションにあるバルク材または基板４１２
を接地し０Ｖにして、ドレイン４１３の電圧Ｖｄを該イ
レーズモード中でフローティングさせることに関わる。
前記イレーズに使用する効果的な電圧はＶｇ＝−３v、
Ｖｓ＝８Ｖ、Ｖｂ＝０vであり、Ｖｄはフローティング
させる。前記イレーズにおいて逆電圧をドレインに印加
したり、ソースをフローティングさせたりすることによ
り、ドレインとソースの機能を切り替えることができ
る。変化例二は、ソースとドレインの両方にバイアス電
圧を印加するプロセスに関わり、片方をフローティング
させることはしない。ホットホールをフローティングゲ
ート４０２またはONO層４２２に注入することにより、
抽出が困難な電子の蓄積を放出させる。
【００１３】図３はプリイレーズ２１１の後に別途の焼
付けステップ３１２を加えた工程図である。該焼付けは
プリイレーズを受けてから、フローティングゲート４０
２またはONO層４１２に流れた電荷を十分に（sufficien
t）拡散できる（diffuse）ことを条件とする。効果的な
温度範囲は２つあり、それぞれ８０〜１５０℃および１
５０〜２５０℃である。十分な効果（effect）を得るた
めに必要な時間は容易に決定でき、過度のテストを必要
としない。
付けステップ３１２を加えた工程図である。該焼付けは
プリイレーズを受けてから、フローティングゲート４０
２またはONO層４１２に流れた電荷を十分に（sufficien
t）拡散できる（diffuse）ことを条件とする。効果的な
温度範囲は２つあり、それぞれ８０〜１５０℃および１
５０〜２５０℃である。十分な効果（effect）を得るた
めに必要な時間は容易に決定でき、過度のテストを必要
としない。
【００１４】メモリセルのイレーズ状態（state）を決
定する証明（verify）テストのステップは例示説明がな
いが、前記証明テストは本発明にとって有用である。す
でに多数のテストと修正案（solution）が不揮発性メモ
リ、特にEEPROMまたはNROMメモリを扱っており、処理プ
ロセスにおいて時間的に許されるのであれば、実際その
中のいずれの方法でも本発明に使用できる。通常は、イ
レーズ状態が不良な（improper）メモリセルが発見され
た場合、指令を送ってメモリセルを改変する方法が取ら
れている。ある実例においては、所望（desired）電荷
数が達成（achieved）数より少ない場合、それを超過さ
せない修正（corrective）指令を送っている。その他、
過量の電荷が許される場合は、修正の有無は問わないと
するものもある。本発明のNROMメモリセルへの応用に関
しては、電子注入はそれ以降の製造プロセスにおいて電
子を蓄積させるため、電子注入よりもホットホール注入
が好ましい。
定する証明（verify）テストのステップは例示説明がな
いが、前記証明テストは本発明にとって有用である。す
でに多数のテストと修正案（solution）が不揮発性メモ
リ、特にEEPROMまたはNROMメモリを扱っており、処理プ
ロセスにおいて時間的に許されるのであれば、実際その
中のいずれの方法でも本発明に使用できる。通常は、イ
レーズ状態が不良な（improper）メモリセルが発見され
た場合、指令を送ってメモリセルを改変する方法が取ら
れている。ある実例においては、所望（desired）電荷
数が達成（achieved）数より少ない場合、それを超過さ
せない修正（corrective）指令を送っている。その他、
過量の電荷が許される場合は、修正の有無は問わないと
するものもある。本発明のNROMメモリセルへの応用に関
しては、電子注入はそれ以降の製造プロセスにおいて電
子を蓄積させるため、電子注入よりもホットホール注入
が好ましい。
【図１】従来のテスティング（testing）およびウェー
ハソーティング（sorting）プロセス（process）の工程
図（flow chart）である。
ハソーティング（sorting）プロセス（process）の工程
図（flow chart）である。
【図２】従来のテスティングおよびウェーハソーティン
グプロセスに本発明の実施例によるプリイレーズプロセ
スを加えた工程図である。
グプロセスに本発明の実施例によるプリイレーズプロセ
スを加えた工程図である。
【図３】従来のテスティングおよびウェーハソーティン
グプロセスに本発明の実施例によるプリイレーズおよび
焼付け（baking）プロセスを加えた工程図である。
グプロセスに本発明の実施例によるプリイレーズおよび
焼付け（baking）プロセスを加えた工程図である。
【図４】本発明の実施例によるプリイレーズ方法が実施
されるメモリセルを示す断面図である。
されるメモリセルを示す断面図である。
【図５】本発明の実施例によるプリイレーズ方法が実施
されるメモリセルを示す断面図である。
されるメモリセルを示す断面図である。
【符号の説明】
２１１ プリイレーズ
３１２ 焼付け
４０１ コントロールゲート（control gate）
４１１ ソース（source）
４１２ バルク材（bulk）または基板（substrate）
４１３ ドレイン（drain）
４０２ フローティング（floating）ゲート
４２２ ONO層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 林 東煌
台湾新竹科学園区力行路16号
Ｆターム(参考） 5F083 EP02 EP17 EP18 EP23 ER11
ER15 ER16 ER19 ER30 JA04
ZA20
5F101 BA45 BA47 BB05 BC02 BE07
Claims (23)
- 【請求項１】 結晶粒の不揮発性メモリ構造に電荷イレ
ーズ指令を与えるステップと、 前記電荷イレーズ指令により誘引された電荷を十分に拡
散可能な条件下でウェーハを焼付けるステップとを含
み、 前記ウェーハの結晶粒上の不揮発性メモリ構造から蓄積
した電荷を放出させることを特徴とするプリイレーズ方
法。 - 【請求項２】 前記電荷イレーズ指令は、ファウラーノ
ードハイムトンネルによって負ゲートチャンネルイレー
ズを生じさせることを特徴とする請求項１に記載のプリ
イレーズ方法。 - 【請求項３】 前記電荷イレーズ指令は、ファウラーノ
ードハイムトンネルによって負ゲートソースサイドイレ
ーズを生じさせることを特徴とする請求項１に記載のプ
リイレーズ方法。 - 【請求項４】 前記電荷イレーズ指令は、ホットホール
イレーズを生じさせることを特徴とする請求項１に記載
のプリイレーズ方法。 - 【請求項５】 前記ホットホールイレーズは、メモリセ
ルのソースまたはドレインの一つにバイアス電圧を印加
するプロセスを含むことを特徴とする請求項４に記載の
プリイレーズ方法。 - 【請求項６】 前記ホットホールイレーズは、不揮発性
メモリセルのソースおよびドレインにバイアス電圧を印
加するプロセスを含むことを特徴とする請求項４に記載
のプリイレーズ方法。 - 【請求項７】 前記不揮発性メモリ構造は、ONO層を有
することを特徴とする請求項１に記載のプリイレーズ方
法。 - 【請求項８】 前記電荷イレーズ指令は、ホットホール
イレーズを生じさせることを特徴とする請求項７に記載
のプリイレーズ方法。 - 【請求項９】 前記ホットホールイレーズは、メモリセ
ルのソースまたはドレインにバイアス電圧を印加するプ
ロセスを含むことを特徴とする請求項８に記載のプリイ
レーズ方法。 - 【請求項１０】 前記ホットホールイレーズは、不揮発
性メモリセルのソースおよびドレインにバイアス電圧を
印加するプロセスを含むことを特徴とする請求項８に記
載のプリイレーズ方法。 - 【請求項１１】 前記焼付けは、前記ウェーハを８０〜
１５０℃に加熱するプロセスを含むことを特徴とする請
求項１に記載のプリイレーズ方法。 - 【請求項１２】 前記焼付けは、前記ウェーハを１５０
〜２５０℃に加熱するプロセスを含むことを特徴とする
請求項１に記載のプリイレーズ方法。 - 【請求項１３】 メモリセルの電荷イレーズ状態を決定
し、所定の消去状態になるまでエクストラ電荷イレーズ
指令を繰り返し与えるステップをさらに含むことを特徴
とする請求項１に記載のプリイレーズ方法。 - 【請求項１４】 ウェーハを分割して結晶粒にする前
に、結晶粒にあるONO不揮発性メモリ構造に電荷イレー
ズ指令を与え、前記ウェーハの結晶粒にあるONO不揮発
性メモリ構造から蓄積された電荷を放出させるステップ
を含むことを特徴とするプリイレーズ方法。 - 【請求項１５】 前記電荷イレーズ指令を加えた後、前
記電荷イレーズ指令により誘引した電荷を十分に拡散可
能な条件下で、前記ウェーハを焼付けるステップをさら
に含むことを特徴とする請求項１４に記載のプリイレー
ズ方法。 - 【請求項１６】 前記焼付けは、前記ウェーハを８０〜
１５０℃に加熱するプロセスを含むことを特徴とする請
求項１５に記載のプリイレーズ方法。 - 【請求項１７】 前記焼付けは、前記ウェーハを１５０
〜２５０℃に加熱するプロセスを含むことを特徴とする
請求項１５に記載のプリイレーズ方法。 - 【請求項１８】 前記電荷イレーズ指令は、ファウラー
ノードハイムトンネルによって負ゲートチャンネルイレ
ーズを生じさせることを特徴とする請求項１４に記載の
プリイレーズ方法。 - 【請求項１９】 前記電荷イレーズ指令は、ファウラー
ノードハイムトンネルによって負ゲートソースサイドイ
レーズを生じさせることを特徴とする請求項１４に記載
のプリイレーズ方法。 - 【請求項２０】 前記電荷イレーズ指令は、ホットホー
ルイレーズを生じさせることを特徴とする請求項１４に
記載のプリイレーズ方法。 - 【請求項２１】 前記ホットホールイレーズは、メモリ
セルのソースまたはドレインにバイアス電圧を印加する
プロセスを含むことを特徴とする請求項２０に記載のプ
リイレーズ方法。 - 【請求項２２】 前記ホットホールイレーズは、不揮発
性メモリセルのソースおよびドレインにバイアス電圧を
印加するプロセスを含むことを特徴とする請求項２０に
記載のプリイレーズ方法。 - 【請求項２３】 前記不揮発性メモリセルのイレーズ状
態を決定し、所定のイレーズ状態になるまでエクストラ
イレーズ指令を繰り返し与えることを特徴とする請求項
２２に記載のプリイレーズ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002107813A JP2003309191A (ja) | 2002-04-10 | 2002-04-10 | プリイレーズ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002107813A JP2003309191A (ja) | 2002-04-10 | 2002-04-10 | プリイレーズ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003309191A true JP2003309191A (ja) | 2003-10-31 |
Family
ID=29391743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002107813A Pending JP2003309191A (ja) | 2002-04-10 | 2002-04-10 | プリイレーズ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003309191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101350912B1 (ko) | 2005-12-22 | 2014-01-13 | 라피스 세미컨덕터 가부시키가이샤 | 데이터 소거방법 및 불휘발성 반도체 기억장치의 제조방법 |
-
2002
- 2002-04-10 JP JP2002107813A patent/JP2003309191A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101350912B1 (ko) | 2005-12-22 | 2014-01-13 | 라피스 세미컨덕터 가부시키가이샤 | 데이터 소거방법 및 불휘발성 반도체 기억장치의 제조방법 |
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