CN1988134A - 数据擦除方法以及非易失性半导体存储器件的制造方法 - Google Patents

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Abstract

本发明提供一种数据擦除方法和非易失性半导体存储器件的制造方法，能够提高生产效率而不会使干扰特性劣化。首先，准备形成了多个存储单元(1)的晶片，该存储单元(1)具有形成在半导体衬底(11)上的栅电极(15)，在栅电极(15)的两侧分别形成的电荷蓄积部(18)，分别形成在半导体衬底(11)的上部、且形成在电荷蓄积部(18)之下的低浓度扩散区域(16)，和在夹着栅电极(15)之下的区域和低浓度扩散区域(16)的一对区域分别形成的高浓度扩散区域(17)。在将形成于晶片的所有存储单元(1)所具有的电荷蓄积部(18)保持的数据电擦除(电擦除(2))后，将晶片在高温下放置规定时间(烘烤擦除(3))。

Description

数据擦除方法以及非易失性半导体存储器件的制造方法
技术领域
本发明涉及数据擦除方法以及非易失性半导体存储器件的制造方法，特别涉及具有ONO(Oxide-Nitride-Oxide)构造的电荷蓄积部的非易失性半导体存储器件的数据擦除方法以及使用了该方法的非易失性半导体存储器件的制造方法。
背景技术
以往，存在一种各个存储单元具有2个电荷蓄积部和2个电阻变化层的、所谓1单元2比特方式的非易失性半导体存储器件(例如参照以下所示的专利文献1)。这样的非易失性半导体存储器件具有如下的结构，即、电荷蓄积部分别形成在栅电极的两侧，即漏极侧和源极侧，电阻变化层分别形成于各个电荷蓄积部之下的半导体层。
各个电荷蓄积部具有由2层氧化膜夹着氮化膜的三明治构造。以下，把这样的构造称为ONO(Oxide-Nitride-Oxide)构造。在该构造中，氮化膜起到保持进入的电荷的电荷蓄积膜的作用。另外，氧化膜起到用于把电荷封闭于电荷蓄积膜的电位势垒膜的作用。
在对具有上述那样构造的电荷蓄积部进行写入时，例如在向漏极侧的电荷蓄积部写入理论值“0”的情况下，对漏极施加正电位，对栅极施加比漏极高的电位，并且使源极成为接地电位。通过采用这样的条件，电场集中在杂质浓度比漏极低的漏极侧的电阻变化层的周边，由此，在漏极侧的电阻变化层中因碰撞电离而产生热载流子，它们穿过作为电位势垒的氧化膜而进入氮化膜，从而写入数据。
另外，上述那样的非易失性半导体存储器件在出厂之前，在进行了动作测试之后，写入客户所要求的数据，然后出厂。在进行该动作测试时，例如首先在未写入数据的状态下进行读出测试，然后对各个存储单元中的电荷蓄积部写入理论值“0”，并确认是否能够将其正常地读出。在该确认后，擦除为了测试而写入的数据。另外，在未写入数据的状态下，各个电荷蓄积部保持理论值“1”。该动作测试一般是在晶片的状态，即把非易失性半导体存储器件单片化之前进行。
[专利文献1]日本特开2005-64295号公报
在擦除为了进行确认而写入的数据时，通常采用高温放置的方法。该方法是把形成了多个非易失性半导体存储器件的晶片，在例如300℃到400℃的高温槽内放置例如100小时以上。由此，能够将写入各个存储单元的数据一并擦除。
但是，上述的擦除方法，如上所述，需要进行100小时或更长的长时间放置，所以存在着生产效率低、制造成本高的问题。另外，该方法还存在着不能充分地擦除所写入的数据的问题。
作为避免这样的问题的方法，可采用电擦除数据的方法。该擦除方法例如在漏极与源极之间施加数毫秒(ms)到1秒左右的偏置电位。由此，产生与在数据写入时所使用的热载流子(例如热电子)的极性相反的热载流子(例如热空穴)，它们穿过作为电位势垒的氧化膜进入氮化膜，由此，中和保持在氮化膜中的电荷，结果将保持在其中的数据擦除。
但是，这样的电擦除方法，会使成为擦除对象的存储单元的栅极氧化膜受到擦除时的电损伤。因此，存在着非易失性半导体存储器件的干扰特性劣化的问题。另外，所谓干扰特性是指在对某个存储单元之外的其它存储单元进行写入时该存储单元所受到的影响。因此，所谓干扰特性良好是指在对某个存储单元之外的其它存储单元进行写入时该存储单元所受到的影响小。
另外，作为数据的擦除方法，除了上述的2种方法以外，还有使用紫外光(UV)的方法。但是，该方法对作为电荷蓄积膜的氮化膜的膜厚、和其下的电阻变化层的杂质浓度等的构造有限制，所以存在着设计自由度低的问题。
发明内容
本发明就是鉴于上述的问题而提出的，其目的是提供一种能提高生产效率而不降低干扰特性的数据擦除方法以及非易失性半导体存储器件的制造方法。
为了达到上述的目的，本发明的数据擦除方法，包括：准备形成有多个存储单元的晶片的工序，该存储单元具有形成在半导体衬底上的栅电极、在栅电极的两侧分别形成的电荷蓄积部、分别形成在半导体衬底的上部且形成在电荷蓄积部之下的低浓度区域、以及在夹着栅电极之下的区域和低浓度区域的一对区域分别形成的高浓度区域；将电荷蓄积部所保持的数据电擦除的工序；和将晶片在高温下放置规定时间的工序。
由此，本发明的数据擦除能够将非易失性半导体存储器件的干扰特性改善为与初始状态同等的程度。另外，本发明由于在基于高温放置的擦除(烘烤擦除)之前进行电方式的擦除(电擦除)，所以与只使用烘烤擦除的情况相比，可降低烘烤温度或缩短烘烤时间，其结果，与只使用烘烤擦除的情况相比，能够提高非易失性半导体存储器件的生产效率。
另外，本发明的非易失性半导体存储器件的制造方法包括：准备形成有多个存储单元的晶片的工序，该存储单元具有形成在半导体衬底上的栅电极、在栅电极的两侧分别形成的电荷蓄积部、分别形成在半导体衬底的上部且形成在电荷蓄积部之下的低浓度区域、以及在夹着栅电极之下的区域和低浓度扩散区域的一对区域分别形成的高浓度区域；将形成于晶片的所有存储单元所具有的电荷蓄积部保持的数据电擦除的工序；和在该工序之后将晶片在高温下放置规定时间的工序。
由此，本发明能够将非易失性半导体存储器件的干扰特性改善为与初始状态同等的程度。另外，本发明由于在基于高温放置的擦除(烘烤擦除)之前进行电方式的擦除(电擦除)，所以与只使用烘烤擦除的情况相比，可降低烘烤温度或缩短烘烤时间，其结果，与只使用烘烤擦除的情况相比，能够提高非易失性半导体存储器件的生产效率。
根据本发明，可实现能够提高生产效率而不会使干扰特性劣化的数据擦除方法以及非易失性半导体存储器件的制造方法。
附图说明
图1是表示本发明实施例1的非易失性半导体存储器件的存储单元1的构造的剖视图。
图2(a)是表示本发明实施例1的存储单元1的等效电路的图，(b)是表示在对存储单元1分别进行数据写入、读出和擦除时的栅极电位Vg、源极电位Vs、漏极电位Vd、和背栅电位Vb的表。
图3是表示在经过了写入(1)后只经过了电擦除(2)的存储单元1的亚阈值特性，和在经过了写入(1)后经过了本发明实施例1的擦除(2、3)的存储单元1的亚阈值特性的曲线图。
图4是表示在对初始状态的存储单元1的漏极D侧写入数据之后的干扰特性的曲线图。
图5是表示在对只经过了电擦除(2)的存储单元1的漏极D侧写入数据之后的干扰特性的曲线图。
图6是表示对经过了本发明实施例1的擦除(2、3)的存储单元1的漏极D侧写入数据之后的干扰特性的曲线图。
图7是表示本发明实施例1的电擦除(2)后的烘烤擦除(3)时的不同烘烤温度TB的烘烤时间HB与阈值电压变化值ΔVt的关系的曲线图。
图8是表示本发明实施例1的阈值电压变化值ΔVt返回到ΔVt＝0.2时的烘烤温度TB与烘烤时间HB的关系(1)的阿累尼乌斯(Arrhenius)曲线。
图9是表示本发明实施例1的阈值电压变化值ΔVt返回到ΔVt＝0.2时的烘烤温度TB与烘烤时间HB的关系(2)的阿累尼乌斯曲线。
图10是表示具有多个本发明实施例1的存储单元的非易失性半导体存储器件的制造方法的流程图。
图中：1-存储单元；1a-MOSFET；11-半导体衬底；12-阱区；13-元件隔离绝缘膜；14-栅极绝缘膜；15-栅电极；15a、17a-自对准多晶硅化物膜；16-低浓度扩散区域；17-高浓度扩散区域；18-电荷蓄积部；18a、18c-氧化硅膜；18b-氮化硅膜；21-中间绝缘膜；23-钝化膜；31-接触内布线；32-上层布线；G-栅极；D-漏极；S-源极；B-背栅；Rd、Rs-可变电阻。
具体实施方式
下面，结合附图对用于实施本发明的最佳实施方式进行详细说明。另外，在以下的说明中，各个附图只不过是为了能够理解本发明的内容而概略地表示了形状、大小、以及位置关系，因此，本发明不限于各图中举例表示的形状、大小、以及位置关系。另外，在各图中，为了使结构明了化，省略了剖面中的一部分阴影线。并且，在下面的说明中所举例说明的数值只是本发明的优选例，因此，本发明不限于所举例说明的数值。
实施例1
首先，结合附图对本发明的实施例1进行详细说明。另外，在本实施例中，以一个存储单元具有1单元2比特方式的MONOS构造的非易失性半导体存储器件为例。
《概略结构》
图1是表示本实施例的非易失性半导体存储器件的1个存储单元1的概略结构的图。另外，在图1中，示出了在与栅极宽度方向垂直的面切断存储单元1而得到的剖面构造。
如图1所示，存储单元1具有：形成于半导体衬底11的阱区12、元件隔离绝缘膜13、一对低浓度扩散区域16和一对高浓度扩散区域17、形成在半导体衬底11上的栅极绝缘膜14、栅电极15、和电荷蓄积部18。
半导体衬底11是包含例如p型杂质的、衬底电阻为8～22Ω(欧姆)左右的硅衬底。但不限于此，可使用各种半导体衬底。
阱区12是用于使半导体衬底11的元件形成面上部活性化的区域，例如是通过注入具有p型导电性的杂质(例如硼离子)，使浓度达到例如1×1017/cm3左右所形成的区域。但不限于此，阱区12也可以是通过注入具有n型导电性的杂质(例如磷离子)，使扩散浓度达到例如1×1017/cm3左右所形成的区域。
元件隔离绝缘膜13是用于在半导体衬底11表面划分作为元件形成区域的有源区域的绝缘膜。关于该元件隔离绝缘膜13，可使用例如采用LOCOS(Local Oxidation of Silicon)法形成的氧化硅膜。但不限于此，也可以使用例如采用STI(Shallow Trench Isolaion)法所形成的氧化硅膜等各种绝缘膜。
栅极绝缘膜14是形成在半导体衬底11的有源区域上的、例如膜厚为100(埃)左右的氧化硅膜。另外，栅电极15是形成在栅极绝缘膜14上的多晶硅膜。但该多晶硅膜因为包含规定的杂质而具有导电性。该栅电极15的膜厚例如可以是3000。另外，栅电极15的栅极长度方向的长度，即、栅极长度例如可以是15μm左右。另外，栅电极15的上部也可以通过形成例如自对准多晶硅化物膜15a而低电阻化。
低浓度扩散区域16分别形成在半导体衬底11的有源区域的上部、且形成于夹着栅电极15之下的区域的一对区域。该低浓度扩散区域16可通过注入具有例如n型导电性的杂质(例如磷离子)，使得其扩散浓度达到例如1×1017/cm3左右来形成。但不限于此，低浓度扩散区域16也可以是通过注入具有p型导电性的杂质(例如硼离子)，使得扩散浓度达到例如1×1017/cm3左右而形成的区域。另外，也可以是低浓度扩散区域16的一部分延伸到栅电极15之下。另外，把栅电极15与低浓度扩散区域16上下重叠的区域也称为重叠区域。
电荷蓄积部18具有用于保持数据的结构，分别形成在低浓度扩散区域16上、且形成在栅电极15的两侧。各个电荷蓄积部18都保持1个比特的数据。电荷蓄积部18具有例如由2层氧化硅膜(氧化硅膜18a和氧化硅膜18c)夹着氮化硅膜18b的构造。即，电荷蓄积部18具有ONO构造。在该ONO构造中，氮化硅膜18b是用于通过捕获电荷来保持数据的电荷蓄积膜。其膜厚例如可以是100左右。另外，夹着该氮化硅膜18b的2层氧化硅膜中的下层侧的氧化硅膜18a是起到电位势垒的作用的膜，用于防止被氮化硅膜18b捕获的电荷流向半导体衬底11和栅电极15。其膜厚可以是例如100左右。另外，夹着该氮化硅膜18b的2层氧化硅膜中的上层侧的氧化硅膜18c是起到电位势垒的作用的膜，用于防止被氮化硅膜18b捕获的电荷流向上层。其膜厚可以是例如2700左右。另外，氧化硅膜18a和18c各自的膜厚不限于上述的膜厚，只要是能够封闭住蓄积在氮化硅膜18b中的电荷程度的膜厚，则可以任意地加以变形。另外，在本实施例中，使电荷蓄积部18的栅极长度方向的长度(以下把其称为宽度)为例如500左右。但不限于此，可根据需要进行各种变形。
在使电荷蓄积于具有上述构造的电荷蓄积部18中时，存在于电荷蓄积部18之下的低浓度扩散区域16的电阻值发生变化。MONOS构造的存储单元1通过利用该原理，读出存储在电荷蓄积部18中的数据。电荷蓄积部18之下的低浓度扩散区域16也被称为电阻变化层。另外，本实施例的电荷蓄积部18还起到侧壁隔离体的作用，用于将作为源极/漏极发挥作用的高浓度扩散区域17与栅电极15电隔离。
高浓度扩散区域17分别形成在半导体衬底11的有源区域的上部、且形成在夹着栅电极之下的区域和电荷蓄积部18之下的区域的区域。该高浓度扩散区域17，如上所述，是分别作为源极或漏极发挥作用的区域。高浓度扩散区域17可以通过注入具有例如n型导电性的杂质(例如磷离子)，使扩散浓度达到例如1×1020/cm3左右来形成，但不限于此，高浓度扩散区域17也可以是通过注入具有p型导电性的杂质(例如硼离子)，使扩散浓度达到例如1×1020/cm3左右而形成的区域。另外，高浓度扩散区域17的上部通过形成例如自对准多晶硅化物膜17a而被低电阻化。
在具有上述那样构造的存储单元1上形成有例如中间绝缘膜21。该中间绝缘膜21可使用例如氧化硅膜等绝缘膜。另外，关于其膜厚，可以使距例如栅电极15(包含自对准多晶硅化物膜15a)表面的厚度为8000左右。另外，中间绝缘膜21的上表面采用例如CMP(Chemical andMechanical Polishing)法等进行了平坦化。
另外，在存储单元1的高浓度扩散区域17的自对准多晶硅化物膜17a上，形成有贯穿中间绝缘膜21的接触孔，通过在其内部填充钨(W)等导电体，形成了接触内布线31。另外，在中间绝缘膜21上形成有与接触内布线31电连接的上层布线32。由此，存储单元1的高浓度扩散区域17(源极/漏极)被电连接到中间绝缘膜(也称为层间绝缘膜)21之上。
在像上述那样形成了接触内布线31和上层布线32的中间绝缘膜21上形成有钝化膜23。该钝化膜23可以使用例如膜厚为5000左右的氮化硅膜等。另外，关于钝化膜23的上表面，也可以是采用例如CMP法等进行了平坦化。
《数据写入、读出和擦除方法》
下面，说明对具有上述结构的存储单元1进行数据的写入、读出和擦除时的动作。另外，在本实施例中，说明单片化之前的非易失性半导体存储器件，即在晶片上形成为2维排列的多个非易失性半导体存储器件的各自的存储单元1的数据写入、读出和擦除方法。
图2(a)是表示本实施例的存储单元1的等效电路的图。如图2(a)所示，存储单元1具有成为核心的MOSFET(Metal-Oxide SemiconductorFieldEffect Transistor)1a、与该MOSFET1a的漏极D侧连接的可变电阻Rd、和与源极S侧连接的可变电阻Rs。可变电阻Rd和Rs分别是由设在图1中的电荷蓄积部18之下的低浓度扩散区域16所形成的电阻。因此，可变电阻Rd和Rs各自的电阻值受位于各个低浓度扩散区域16之上的电荷蓄积部18的电位控制。另外，在该等效电路中，背栅B是指图1中的阱区12，栅极G是指图1中的栅电极15。本实施例的非易失性半导体存储器件构成为具有多个由上述等效电路所表示的存储单元1。另外，在本说明的晶片上，具有多个存储单元1的非易失性半导体存储器件形成为2维排列。
<数据写入方法>
下面，说明在对本实施例的存储单元1进行数据写入时的动作。另外，在本说明中，使写入数据之前的初始状态为电荷蓄积部18未写入数据的状态，即在所有的电荷蓄积部18中保持有理论值“1”的状态。另外，在以下的说明中，举例说明在各个存储单元1的漏极D侧的电荷蓄积部18中作为数据写入理论值“0”的情况。
在对漏极D侧的电荷蓄积部18写入理论值“0”的情况下，如图2(b)的表中的“写入”栏所示，使图2(a)中的栅极G的电位(以下称为栅极电位)Vg为例如10V、源极S的电位(以下称为源极电位)Vs为例如接地电位(0V)、漏极D的电位(以下称为漏极电位)Vd为例如6V、背栅B的电位(以下称为背栅电位)Vb为例如接地电位(0V)。
在采用了以上那样的条件的情况下，在漏极D侧，电场集中到杂质浓度(在此情况下是具有n型导电性的杂质浓度)比高浓度扩散区域17低的低浓度扩散区域16的周边。因此，在漏极D侧的低浓度扩散区域16中，因碰撞电离而集中产生热载流子(在此情况下是热电子)。
这样产生的热电子穿过漏极D侧的电荷蓄积部18的氧化硅膜18a所形成的电位势垒，注入到作为其电荷蓄积膜的氮化硅膜18b中。被注入到氮化硅膜18b中的载流子(在此情况下是电子)，如上述那样，被氧化硅膜18a和18b所形成的电位势垒，封闭在氮化硅膜18b内。由此，漏极D侧的电荷蓄积部18被写入理论值“0”。
另外，在对漏极D侧的电荷蓄积部18写入理论值“0”时施加在漏极D上的电压(即漏极电位Vd)不限于上述值，可以是在漏极D侧的低浓度扩散区域16中能够产生热电子程度的值，例如是2V以上的值，理想的是5～10V左右的值。另外，关于此时施加在栅极G上的电压(即栅极电位Vg)也不限于上述值，只要是在形成沟道的区域(即，阱区12的上部，也把其称为沟道形成区域)能够产生充分的载流子，而且能够使在漏极D侧所产生的热电子注入到电荷蓄积部18的氮化硅膜18b(电荷蓄积膜)中的程度的值即可。
<数据读出方法>
下面，说明从本实施例的存储单元1读出数据时的动作。另外，在本说明中，举例说明从采用上述的数据写入方法向漏极D侧的电荷蓄积部18写入了理论值“0”的存储单元1中读出数据的情况。
在从漏极D侧的电荷蓄积部18读出数据的情况下，如图2(b)的表中的“读出”栏所示，使图2(a)中的栅极电位Vg为例如3.0V、源极电位Vs为例如1.5V、漏极电位Vd为例如接地电位(0V)、背栅电位Vb为例如接地电位(0V)。
在此，当如上所述在漏极D侧的电荷蓄积部18中保持有电荷时，位于其下的低浓度扩散区域16的电阻值发生变化。在本说明的情况下，由于写入有理论值“0”，所以低浓度扩散区域16(电阻Rd)的电阻值增加。其结果，读出数据时，在沟道形成区域不容易形成沟道，流过此处的电流量减少。
另外，在电荷蓄积部18中保持有理论值“1”的情况下(例如初始状态的情况)，低浓度扩散区域16的电阻值比在位于其上方的电荷蓄积部18中保持有理论值“0”的情况低。因此，与在电荷蓄积部18中保持有理论值“0”的情况相比，读出数据时，在沟道形成区域容易形成沟道。即，在漏极D侧流过比较大的电流。在本实施例中，利用此时的电流值之差，即，利用在电荷蓄积部18中保持有理论值“1”时流过漏极D侧的电流、与在电荷蓄积部18中保持有理论值“0”时流过漏极D侧的电流的电流值之差，从各个存储单元1中读出数据。
<数据擦除方法>
下面，说明将本实施例的非易失性半导体存储器件的所有存储单元1中的数据擦除时的动作。
在本实施例中，在擦除非易失性半导体存储器件的所有存储单元1中的数据时，通过采用电方式擦除(以下称为电擦除)和高温放置的擦除(以下称为烘烤擦除)这两者，可有效且充分地进行擦除，而不会使非易失性半导体存储器件的干扰特性劣化。
[电擦除(第1阶段)]
在本实施例中，在擦除非易失性半导体存储器件的所有存储单元1中的数据时，首先进行电擦除。以下，对该电擦除进行说明。另外，在以下的说明中，分别举例说明存储单元1的漏极D侧的电荷蓄积膜18中保持有理论值“0”的情况(即，擦除保持在漏极D侧的数据的情况)、和存储单元1的漏极D侧和源极S侧这两者的电荷蓄积膜18中保持有理论值“0”的情况(即，擦除分别保持在漏极D侧和源极S侧这两者中的数据的情况)。
(擦除保持在漏极D侧的数据的情况)
首先，在擦除保持在漏极D侧的电荷蓄积部18中的理论值“0”的情况下，例如图2(b)的表中的“擦除1、2”栏所示，使图2(a)中的栅极电位Vg为例如-6V、源极电位Vs为例如接地电位(0V)或悬空状态(其也称为open状态)、漏极电位Vd为例如6V、背栅电位Vb为例如接地电位(0V)。
使用上述的条件在漏极D-栅极G之间施加数毫秒～1秒左右的偏置电位，在此期间，在漏极D侧，与写入时的电场方向相反的电场集中在杂质浓度比高浓度扩散区域17低的低浓度扩散区域16的周边。因此，在漏极D侧的低浓度扩散区域16中，因碰撞电离而集中产生与写入时的热载流子的极性相反的热载流子(此时是热空穴)。
这样产生的热空穴穿过漏极D侧的电荷蓄积膜18的氧化硅膜18a所形成的电位势垒，注入到作为其电荷蓄积膜的氮化硅膜18b中。当空穴被这样地注入到氮化硅膜18b中时，与保持在其中的电子进行电中和。由此，把保持在漏极D侧的电荷蓄积部18中的理论值“0”擦除。
(擦除分别保持在漏极D侧和源极S侧这两者中的数据的情况)
另外，在擦除分别保持在漏极D侧和源极S侧这两者的电荷蓄积部18中的理论值“0”的情况下，例如，如图2(b)中的“擦除3”栏所示，使图2(a)中的栅极电位Vg为例如-6V、源极电位Vs为例如6V、漏极电位Vd为例如6V、背栅电位Vb为例如接地电位(0V)。
使用上述的条件，对漏极D-栅极G之间以及源极S-栅极G之间分别施加数毫秒～1秒左右的偏置电位，在此期间，在漏极D侧和源极S侧这两者中，与写入时的电场方向相反的电场集中在杂质浓度比高浓度扩散区域17低的低浓度扩散区域16的周边。因此，在漏极D侧和源极S侧的低浓度扩散区域16中，因碰撞电离而集中产生与写入时的热载流子的极性相反的热载流子(此时是热空穴)。
这样产生的热空穴穿过漏极D侧和源极S侧各自的电荷蓄积膜18中的氧化硅膜18a所形成的电位势垒，注入到它们的作为电荷蓄积膜的氮化硅膜18b中。当空穴被这样地注入到氮化硅膜18b中时，与分别保持在它们中的电子进行电中和。由此，把分别保持在漏极D侧和源极S侧的电荷蓄积部18中的理论值“0”擦除。
另外，关于在擦除保持在电荷蓄积部18中的数据时施加在漏极上的电压(即，漏极电位Vd)不限于上述值，可以是在低浓度扩散区域16中能够产生热空穴程度的值，例如可以是2V以上，理想的是4～10V左右。另外，此时施加在栅极G上的电压(即栅极电位Vg)是用于使所产生的热空穴高效地集中在各个氧化硅膜18a的周边的电压。该值不限于上述值，例如可以是-10V～0V左右。
[烘烤擦除(第2阶段)]
另外，在本实施例中，在使用以上的电擦除从非易失性半导体存储器件的所有存储单元1中擦除了数据后，进行烘烤擦除。在进行该烘烤擦除时，把形成了多个本实施例的非易失性半导体存储器件的晶片，在槽内温度为例如350℃的高温槽内放置例如2小时。另外，在以下的说明中，把槽内温度称为烘烤温度，把放置时间称为烘烤时间。
《只使用了电擦除时与使用了实施例1的擦除时的特性比较》
在此，图3示出了在经过了电写入(以下简称写入)(1)后只经过了电擦除(2)的存储单元1的亚阈值特性、和在经过了写入(1)后经过了本实施例的擦除方法(2、3)、即电擦除(2)和烘烤擦除(3)这两者的存储单元1的亚阈值特性。另外，在图3中，作为参考，示出了未经过写入(1)、电擦除(2)以及烘烤擦除(3)的存储单元1的初始亚阈值特性、和只经过了写入(1)的存储单元1的亚阈值特性。另外，在本说明中，用读出时的栅极电位Vg与从存储单元1读出的单元电流Ic之间的关系表示亚阈值特性。另外，所谓单元电流Ic是指读出时在存储单元1的漏极D-源极S之间流过的电流。
另外，在进行本说明的写入(1)时，使栅极电位Vg为10V、源极电位Vs为接地电位(0V)、漏极电位Vd为6V、背栅电位Vb为接地电位(0V)(参照图2(b)的表中的“写入”栏)，并且把写入时间定为20μs(微秒)。由此，只对漏极D侧的电荷蓄积部18写入理论值“0”。另外，在进行电擦除(2)时，使栅极电位Vg为-6V、源极电位Vs为接地电位(0V)、漏极电位Vd为6V、背栅电位Vb为接地电位(0V)(参照图2(b)的表中的“擦除1”栏)，并且把写入时间定为20ms(毫秒)。由此，将保持在漏极D侧的电荷蓄积部18中的理论值“0”的数据擦除。并且，在烘烤擦除(3)时，使烘烤温度为350℃，烘烤时间为2小时。
图4示出了向未经过电擦除(2)和烘烤擦除(3)中的任何一种擦除的存储单元1、即初始状态的存储单元1的漏极D侧写入了数据后的干扰特性，图5示出了向只经过了电擦除(2)的存储单元1的漏极D侧写入了数据后的干扰特性，图6示出了向经过了本实施例的擦除(2、3)的存储单元1的漏极D侧写入了数据后的干扰特性。另外，在本说明中，用写入数据时的写入用脉冲的时间宽度(以下称为脉冲持续时间)、和从存储单元1读出的单元电流Ic的关系，表示干扰特性。另外，在图4至图6中，使纵轴为进行了归一化的单元电流Ic，并且示出了使在写入数据时使用的漏极电位Vd为0、1、2、3、4、5以及6的情况下的各干扰特性。
如图3所示，将经过了写入(1)后只经过了电擦除(2)的存储单元1的亚阈值特性、与经过了写入(1)后又经过了本实施例的擦除(2、3)的存储单元1的亚阈值特性比较可知，使用了本实施例的擦除(2、3)时，亚阈值特性与初始的存储单元1的亚阈值特性相近。即，使用了本实施例的擦除(2、3)时改善了亚阈值特性。
因此，如图4至图6所示，对于经过了写入(1)后只经过了电擦除(2)的存储单元1的干扰特性(参照图5)、和经过了写入(1)后又经过了本实施例的擦除(2、3)的存储单元1的干扰特性(参照图6)而言，在经过了写入(1)后又经过了本实施例的擦除(2、3)的存储单元1的干扰特性(参照图6)接近未经过电擦除(2)和烘烤擦除(3)中的任意一种擦除的存储单元1的干扰特性(参照图4)。即，通过使用本实施例的擦除(2、3)，能够将存储单元1的干扰特性改善为与未受到由数据的写入等造成的损伤的初始状态的存储单元1的干扰特性大致相同。而且，这种倾向在延长了数据写入时的脉冲持续时间的情况下、和增大了写入时的漏极电位Vd的情况下，尤其显著。
这样，本实施例由于在电擦除(2)后进行烘烤擦除(3)，所以可将非易失性半导体存储器件的干扰特性改善为与初始状态同等的程度。另外，在本实施例中，由于在烘烤擦除(3)之前进行电擦除(2)，所以与只使用烘烤擦除(3)的情况相比，可降低烘烤温度或缩短烘烤时间，其结果，与只使用了烘烤擦除(3)的情况相比，可提高生成效率。
《烘烤擦除时的条件》
另外，本实施例中的烘烤擦除(3)时的条件不限于上述的条件，以下，对烘烤擦除(3)时的优选条件进行说明。
图7是表示在电擦除(2)后的烘烤擦除(3)时的烘烤时间HB与阈值电压变化值ΔVt之间的关系，即、使烘烤温度TB分别为150℃、250℃、350℃时的关系的曲线图。另外，所谓阈值电压变化值ΔVt是指在各种条件下进行了擦除的存储单元1所具有的阈值电压Vt与初始状态的存储单元1所具有的阈值电压Vt之差的绝对值。另外，在进行本说明的写入(1)时，使栅极电位Vg为0V、源极电位Vs为接地电位(0V)、漏极电位Vd为6V、背栅电位Vb为接地电位(0V)(参照图2(b)的表中的“写入”栏)，并且把写入时间定为20μs。由此，只向漏极D侧的电荷蓄积部18中写入理论值“0”。另外，在进行电擦除(2)时，使栅极电位Vg为-6V、源极电位Vs为接地电位(0V)、漏极电位Vd为6V、背栅电位Vb为接地电位(0V)(参照图2(b)的表中的“擦除1”栏)，并且把写入时间定为20ms。由此，把保持在漏极D侧的电荷蓄积部18中的理论值“0”的数据擦除。并且，在进行烘烤擦除(3)时，使烘烤温度为350℃、烘烤时间为2小时。
参照图7可知，烘烤温度TB越高，越能够以短的烘烤时间HB使阈值电压变化量ΔVt接近0V。即，烘烤温度TB越高，越能够在短时间内使存储单元1的阈值电压Vt返回到初始状态。
这里，阈值电压变化量ΔVt优选为0V。由此，可获得与初始状态相同的亚阈值特性。但是，只要阈值电压变化量ΔVt小于等于0.2V即可，只要阈值电压变化量ΔVt小于等于0.2V，即可将漏极干扰的影响降低到可忽略的程度。
图8表示阈值电压变化量ΔVt返回到0.2V时的烘烤温度TB与烘烤时间HB的关系(1)。另外，图9表示阈值电压变化量ΔVt返回到0.2V时的烘烤温度TB与烘烤时间HB的关系(2)。另外，在图8中，分别利用阿累尼乌斯曲线表示关系(1)、(2)。另外，在图8中，使纵轴为烘烤时间HB、横轴为1/kTB(k：波尔兹曼系数)。在图9中，使纵轴为烘烤时间HB、横轴为烘烤温度T(T是以摄式(℃)表示了烘烤温度TB的值)。
当根据以上的阿累尼乌斯曲线(图8和图9)，求阈值电压变化量ΔVt返回到0.2V时的烘烤温度TB和烘烤时间HB的关系时，可知该关系能够近似为以下的式1。另外，在式1中，y是烘烤时间HB，x是烘烤温度TB(k)，e是自然对数的底。
y＝6E-12e1.29/kx    …(式1)
其中，k为波尔兹曼系数
因此，阈值电压变化量ΔVt小于等于0.2V的条件可利用以下的式2表示。
y≥6E-12e1.29/kx    …(式2)
其中，k：波尔兹曼系数
《非易失性半导体存储器件的制造方法》
下面，对包含本实施例的存储单元1的非易失性半导体存储器件的制造方法进行说明。图10是表示本实施例的制造方法的流程图。
在本制造方法中，首先，制造晶片状态的非易失性半导体存储器件(步骤S101)。换言之，准备形成有多个存储单元1的晶片(第1工序)，该存储单元1具有形成在半导体衬底11上的栅电极15、在栅电极15的两侧分别形成的电荷蓄积部18、分别形成在半导体衬底11的上部且形成在电荷蓄积部18之下的低浓度扩散区域16、以及在夹着栅电极15之下的区域和低浓度扩散区域16的一对区域分别形成的高浓度扩散区域17。另外，所谓晶片状态的非易失性半导体存储器件是指形成了2维排列的多个非易失性半导体存储器件的晶片。另外，关于具有多个具有本实施例的构造(参照图1)的存储单元1的非易失性半导体存储器件的制造方法，由于以往技术已明确记载，所以在此省略详细的说明。
接下来，进行从形成于晶片的所有存储单元1的读出测试(步骤S102)。在进行该读出测试时，使用上述的数据读出方法，从各个存储单元1依次读出数据。在此阶段，由于所有存储单元1都为初始状态，所以在所有存储单元1正常的情况下，从各个存储单元1的漏极D侧和源极S侧可分别读出数据“1”。另外，在存在不能正常地读出数据的存储单元1的情况下，例如将包含该存储单元1的非易失性半导体存储器件判断为不良。
然后，向晶片状态的非易失性半导体存储器件中的一部分存储单元1所具有的至少一个电荷蓄积部18写入理论值“0”(步骤S103)。例如，向所有存储单元1的漏极D侧的电荷蓄积部18分别写入理论值“0”。但不限于此，也可以向非易失性半导体存储器件中的一部分存储单元1所具有的2个电荷蓄积部18分别写入理论值“0”。
然后，进行从形成于晶片的所有存储单元1的读出测试(步骤S104)。在进行该读出测试时，与步骤S102一样，使用上述的数据读出方法从各个存储单元1中依次读出数据。在此阶段，由于在步骤S103中向一部分电荷蓄积部18写入了理论值“0”，所以在所有存储单元1正常的情况下，可读出与在步骤S103中写入的数据相同的数据。另外，在不能读出与写入的数据相同的数据的情况下，例如将包含该存储单元1的非易失性半导体存储器件判断为不良。
然后，向在步骤S103中未写入理论值“0”的电荷蓄积部18写入理论值“0”(步骤S105)。由此，所有存储单元1中的每个存储单元的2个电荷蓄积部18中分别保持的理论值成为“0”。
然后，进行从形成于晶片的所有存储单元1的读出测试(步骤S106)。在进行该读出测试时，与步骤S102和S104一样，使用上述的数据读出方法从各个存储单元1依次读出数据。在此阶段，由于在步骤S105中向存储单元1中的所有电荷蓄积部18写入了理论值“0”，所以在所有存储单元1正常的情况下，可从所有存储单元1中读出理论值“0”。另外，在不能从所有存储单元1中读出理论值“0”的情况下，例如将包含该存储单元1的非易失性半导体存储器件判断为不良。
然后，将所有存储单元1所保持的数据电擦除(步骤S107)。即，使用电擦除(2)将保持在所有存储单元1的每个存储单元的电荷蓄积部18中的理论值“0”擦除(步骤S 107)。另外，在本步骤中，使用例如图2(b)中的“擦除3”栏所示的条件，来擦除所有电荷蓄积部18中的理论值。由此，使所有存储单元1中的电荷蓄积部18成为保持了理论值“1”的状态。
然后，把形成有存储单元1的晶片在高温下放置规定时间(步骤S108)。即，使用烘烤擦除(3)将存储单元1所保持的数据擦除。另外，在本步骤中，使用上述说明的基于烘烤擦除(3)的方法。
这样，经过步骤S107和步骤S108，即，经过电擦除(2)和烘烤擦除(3)，如上所述，能够将非易失性半导体存储器件的干扰特性改善为与初始状态同等的程度。另外，在本实施例中，由于在烘烤擦除(3)(步骤S108)之前，进行电擦除(2)(步骤S107)，所以与只使用了烘烤擦除(3)的情况相比，可降低烘烤温度，缩短烘烤时间，其结果，与只使用了烘烤擦除(3)的情况相比，能够提高生产效率。
然后，将晶片状态的非易失性半导体存储器件单片化(步骤S109)，将单片化的非易失性半导体存储器件进行封装(步骤S110)。另外，关于单片化的方法以及封装方法，由于可以使用基于以往技术的方法，所以在此省略详细的说明。
然后，根据客户的要求，向已进行了封装的非易失性半导体存储器件中写入数据(步骤S111)。从而，本实施例的非易失性半导体存储器件以写入了数据的状态出货。但是，并不限于此，也可以在步骤S110后，以未写入数据的状态出货。
通过以上的步骤，可制造出包含多个具有本实施例的构造的存储单元1的非易失性半导体存储器件。
《作用效果》
如上所述，在本实施例的非易失性半导体存储器件的制造方法中，首先准备形成了多个存储单元1的晶片，该存储单元1具有形成在半导体衬底11上的栅电极15、在栅电极15的两侧分别形成的电荷蓄积部18、分别形成在半导体衬底11的上部且形成在电荷蓄积部18之下的低浓度扩散区域16、以及在夹着栅电极15之下的区域和低浓度扩散区域16的一对区域分别形成的高浓度扩散区域17；其次，将形成于晶片的所有存储单元1所具有的电荷蓄积部18保持的数据电擦除(电擦除(2))，然后，把晶片在高温下放置规定时间(烘烤擦除(3))。即，本实施例的非易失性半导体存储器件的制造方法，包括在将形成于晶片的所有存储单元1所具有的电荷蓄积部18保持的数据电擦除(电擦除(2))后，将晶片在高温下放置规定时间(烘烤擦除(3))的数据擦除方法(2、3)。
由此，根据本实施例，能够将非易失性半导体存储器件的干扰特性改善为与初始状态同等的程度。而且，在本实施例中，由于在烘烤擦除(3)之前进行电擦除(2)，所以与只使用了烘烤擦除(3)的情况相比，可降低烘烤温度，缩短烘烤时间，其结果，与只使用了烘烤擦除(3)的情况相比，能够提高生产效率。
另外，上述的实施例1只是用于实施本发明的一例，本发明不限于此，根据以上描述，很明显，这些实施例的各种变形都在本发明的范围内，而且在本发明的范围内，还能构成其它各种实施例。

Claims (11)

1.一种数据擦除方法，其特征在于，包括：
准备形成了多个存储单元的晶片的工序，该存储单元具有：形成在半导体衬底上的栅电极，在上述栅电极的两侧分别形成的电荷蓄积部，分别形成在上述半导体衬底的上部、且形成在上述电荷蓄积部之下的低浓度区域，以及在夹着上述栅电极之下的区域和上述低浓度区域的一对区域分别形成的高浓度区域；
电擦除上述电荷蓄积部所保持的数据的工序；和
将上述晶片在高温下放置规定时间的工序。
2.根据权利要求1所述的数据擦除方法，其特征在于，上述晶片在温度x和时间y满足y≥6E-12e1.29/kx的条件下进行放置，其中，k为波尔兹曼系数。
3.根据权利要求1或2所述的数据擦除方法，其特征在于，上述电荷蓄积部所保持的数据是通过在上述栅电极与至少一个上述高浓度区域之间施加偏置电位而被电擦除的。
4.根据权利要求1至3的任意一项所述的数据擦除方法，其特征在于，上述电荷蓄积部包含电荷蓄积膜、和夹着该电荷蓄积膜的两层电位势垒膜。
5.根据权利要求4所述的数据擦除方法，其特征在于，上述电荷蓄积膜是氮化膜，上述电位势垒膜是氧化膜。
6.一种非易失性半导体存储器件的制造方法，其特征在于，包括：
第1工序，准备形成了多个存储单元的晶片，该存储单元具有：形成在半导体衬底上的栅电极，在上述栅电极的两侧分别形成的电荷蓄积部，分别形成在上述半导体衬底的上部、且形成在上述电荷蓄积部之下的低浓度区域，以及在夹着上述栅电极之下的区域和上述低浓度区域的一对区域分别形成的高浓度区域；
第2工序，电擦除形成于上述晶片的所有存储单元所具有的上述电荷蓄积部保持的数据；和
第3工序，在上述第2工序之后将上述晶片在高温下放置规定时间。
7.根据权利要求6所述的非易失性半导体存储器件的制造方法，其特征在于，在上述第3工序中，在温度x和时间y满足y≥6E-12e1.29/kx的条件下放置上述晶片，其中，k为波尔兹曼系数。
8.根据权利要求6或7所述的非易失性半导体存储器件的制造方法，其特征在于，在上述第2工序中，通过在上述栅电极与至少一个上述高浓度区域之间施加偏置电位，电擦除上述电荷蓄积部所保持的数据。
9.根据权利要求6至8的任意一项所述的非易失性半导体存储器件的制造方法，其特征在于，上述电荷蓄积部包含电荷蓄积膜、和夹着该电荷蓄积膜的两层电位势垒膜。
10.根据权利要求9所述的非易失性半导体存储器件的制造方法，其特征在于，上述电荷蓄积膜是氮化膜，上述电位势垒膜是氧化膜。
11.根据权利要求6至10的任意一项所述的非易失性半导体存储器件的制造方法，其特征在于，还包括：
第4工序，对从上述晶片的所有存储单元的读出进行测试；
第5工序，在对上述晶片的一部分存储单元所具有的至少一个电荷蓄积部写入了第1理论值后，对从上述晶片的所有存储单元的读出进行测试；和
第6工序，在对未写入上述第1理论值的电荷蓄积部写入了上述第1理论值后，对从上述晶片的所有存储单元的读出进行测试，
上述第2工序是在上述第6工序之后进行的。
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