KR20070066863A - 데이터 소거방법 및 불휘발성 반도체 기억장치의 제조방법 - Google Patents

데이터 소거방법 및 불휘발성 반도체 기억장치의 제조방법 Download PDF

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KR20070066863A
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타카시 오노
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

디스터브 특성을 열화시키지 않고, 생산성을 향상시킬 수 있는 데이터 소거방법 및 불휘발성 반도체기억장치의 제조방법을 제공한다. 반도체기판(11)위에 형성된 게이트 전극(15)과, 게이트 전극(15)의 양쪽 사이드에 각각 형성된 전하축적부(18)와, 반도체기판(11)상부이며 전하축적부(18)아래에 각각 형성된 저농도 확산영역(16)과, 게이트 전극(15) 아래의 영역 및 저농도 확산영역(16)을 끼우는 한 쌍의 영역에 각각 형성된 고농도 확산영역(17)을 가지는 복수의 메모리 셀(1)이 형성된 웨이퍼를 준비한다. 다음에 웨이퍼에 형성된 모든 메모리 셀(1)이 가지는 전하축적부(18)가 유지하는 데이터를 전기적으로 소거(전기적 소거(2))한 후, 웨이퍼를 고온 하에 소정시간 방치(베이크 소거(3))한다.
게이트 전극, 전하축적부, 메모리 셀, 웨이퍼

Description

데이터 소거방법 및 불휘발성 반도체 기억장치의 제조방법{METHOD OF ERASING DATA AND METHOD OF MANUFACTURING NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예 1에 의한 불휘발성 반도체기억장치에 있어서의 메모리 셀(1)의 구조를 나타내는 단면도,
도 2는 도 2(a)는 본 발명의 실시예 1에 의한 메모리 셀(1)의 등가회로를 나타내는 도면이고, (b)는 메모리 셀(1)로의 데이터 쓰기/읽기/소거 방법 각각에 있어서의 게이트 전위Ｖｇ와 소스 전위Ｖｓ와 드레인 전위Ｖｄ와 백 게이트 전위Ｖｂ를 나타내는 테이블,
도 3은 쓰기(1)을 거친 후에 전기적 소거(2)만을 거친 메모리 셀(1)의 서브스레시홀드특성과, 쓰기(1)을 거친 후에 본 발명의 실시예 1에 의한 소거 방법 (2, 3)을 거친 메모리 셀(1)의 서브스레시홀드특성을 나타내는 그래프,
도 4는 초기 상태의 메모리 셀(1)에 있어서의 드레인Ｄ측에 데이터를 기록한 후의 디스터브 특성을 나타내는 그래프,
도 5는 전기적 소거(2)만을 경유한 메모리 셀(1)에 있어서의 드레인Ｄ측에 데이터를 기록한 후의 디스터브 특성을 나타내는 그래프,
도 6은 본 발명의 실시예 1에 의한 소거(2, 3)를 경유한 메모리 셀(1)에 있어서의 드레인Ｄ측에 데이터를 기록한 후의 디스터브 특성을 나타내는 그래프,
도 7은 본 발명의 실시예 1에 있어서의, 전기적 소거(2)후의 베이크 소거(3)시에 있어서의 베이크 온도TB마다의 베이크 시간HB과 임계값 전압 변화값ΔＶｔ와의 관계를 나타내는 그래프,
도 8은 본 발명의 실시예 1에 있어서의, 임계값 전압 변화값ΔＶｔ=0.2로 되돌아 갈 때의 베이크 온도TB와 베이크 시간HB과의 관계(1)을 나타내는 아레니우스 플롯,
도 9는 본 발명의 실시예 1에 있어서의, 임계값 전압 변화값ΔＶｔ=0.2로 되돌아갈 때의 베이크 온도TB와 베이크 시간HB과의 관계(2)를 나타내는 아레니우스 플롯,
도 10은 본 발명의 실시예 1에 의한 메모리 셀(1)을 복수 가지는 불휘발성 반도체기억장치의 제조방법을 나타내는 흐름도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 메모리 셀 1a : ＭＯＳＦＥＴ
11 : 반도체기판 12 : 웰 영역
13 : 소자분리 절연막 14 : 게이트 절연막
15 : 게이트 전극 15a, 17a : 사리 사이드 막
16 : 저농도 확산영역 17 : 고농도 확산영역
18 : 전하축적부 18a, 18c : 실리콘 산화막
18b : 실리콘 질화막 21 : 중간절연막
23 : 패시베이션 31 : 콘택내 배선
32 : 상층배선 G : 게이트
D : 드레인 S : 소스
B : 백 게이트 Ｒｄ, Ｒｓ : 가변저항
본 발명은, 데이터 소거방법 및 불휘발성 반도체기억장치의 제조방법에 관한 것으로서, 특히 ＯＮＯ(Oxide-Nitride-Oxide)구조의 전하축적부를 가지는 불휘발성 반도체기억장치의 데이터 소거방법 및 그것을 사용한 불휘발성 반도체기억장치의 제조방법에 관한 것이다.
종래, 각 메모리 셀이 2개의 전하축적부와 2개의 저항변화를 가지는 소위 1셀 2비트 방식의 불휘발성 반도체기억장치가 존재한다(예를 들면 이하에 나타내는 특허문헌 1참조). 이러한 불휘발성 반도체기억장치에서는, 전하축적부가 게이트 전극의 양쪽 사이드, 즉 드레인측과 소스측에 각각 형성되어, 저항변화층이 각 전하 축적부하의 반도체층에 각각 형성된 구성을 가진다.
각 전하축적부는, 질화막이 2개의 산화막에 의해 샌드위치된 구조를 가진다. 이하, 이러한 구조를 ＯＮＯ(Oxide-Nitride-Oxide)구조라고 한다. 이 구조에 있어서, 질화막은 진입한 전하를 유지하는 전하 축적막으로서 기능한다. 또한 산화막은, 전하 축적막에 전하를 넣기 위한 전위장벽막으로서 기능한다.
상기한 바와 같은 구조를 가지는 전하축적부로의 기록에서는, 예를 들면 드레인측의 전하축적부에 이론값 “0”을 기록할 경우, 드레인에 양의 전위를 부여하고, 게이트에 드레인보다도 높은 전위를 부여함과 동시에, 소스를 접지전위로 한다. 이러한 조건으로 하는 것으로 드레인보다도 불순물 농도가 낮은 드레인측의 저항변화층 주변에 전계가 집중하여, 이에 따라 드레인측의 저항변화층에 있어서 충돌 전리에 의한 핫캐리어가 발생하고, 이것이 전위장벽인 산화막을 뚫고 나가 질화막으로 진입하여 데이터가 기록된다.
또한 이상과 같은 불휘발성 반도체기억장치는, 출하전에 동작 테스트를 행한 후, 출하처의 요구에 따른 데이터를 기록하여 출하된다. 이 동작 테스트에서는, 예를 들면 우선, 데이터를 기록하지 않은 상태에서 읽기 테스트를 행한 후, 각 메모리 셀에 있어서의 전하축적부에 이론값 “0”을 기록하고, 이것을 정상으로 판독할 수 있는 지 여부를 확인한다. 이 확인후, 테스트용으로 기록된 데이터는 소거된다. 또한, 데이터를 기록하지 않은 상태에서는, 각 전하축적부에는 이론값 “1”이 유지되고 있다. 또한 이 동작 테스트는, 일반적으로 웨이퍼의 상태, 즉 불휘발성 반도체기억장치를 개편화(個片化)하기 전에 행해진다.
[특허문헌 1] 일본국 공개특허공보 특개 2005-64295호 공보
확인용으로 기록된 데이터의 소거에서는, 통상, 고온방치의 방법이 이용된다. 이 방법에서는, 복수의 불휘발성 반도체기억장치가 형성된 웨이퍼가, 예를 들면 300℃부터 400℃의 고온조 안에, 예를 들면 100시간 이상 방치된다. 이에 따라 각 메모리 셀에 기록된 데이터를 일괄 소거할 수 있다.
그러나, 상기와 같은 소거 방법에서는, 상기한 바와 같이, 100시간 혹은 그 이상의 장시간의 방치가 필요하기 때문에, 생산성이 좋지 않고 또한 제조 비용이 높아진다는 문제가 존재한다. 또한 이 방법에서는, 기록된 데이터를 충분히 소거할 수 없다는 문제도 존재한다.
이러한 문제를 회피하는 방법으로서는, 전기적으로 데이터를 소거하는 방법을 사용할 수 있다. 이 소거 방법에서는, 예를 들면 드레인과 소스와의 사이에 바이어스의 전위가 몇m 초(밀리 초)부터 1초 정도 주어진다. 이에 따라 데이터 기록 시에 사용한 핫캐리어(예를 들면 핫일렉트론)와 역극성의 핫캐리어(예를 들면 핫홀)가 발생하고, 이것이 전위장벽인 산화막을 꿰뚫고 나가서 질화막으로 진입하는 것으로 질화막에 유지되어 있는 전하가 중화되어 결과적으로, 여기에 유지되어 있는 데이터가 소거된다.
그러나, 이러한 전기적인 소거 방법에서는, 소거의 대상이 된 메모리 셀의 게이트 산화막이 소거시 전기적인 데미지를 받게 된다. 이 때문에, 불휘발성 반도체기억장치의 디스터브 특성이 열화된다는 문제가 존재한다. 또한, 디스터브 특성이라 함은, 다른 메모리 셀로의 기록에 대하여 어떤 메모리 셀이 받는 영향을 말한 다. 따라서, 디스터브 특성이 좋다는 것은, 다른 메모리 셀로의 기록에 대하여 어떤 메모리 셀이 받는 영향이 작은 것을 가리킨다.
또한 데이터의 소거 방법으로서는, 상기한 2개의 방법 외에, 자외광(ＵＶ)을 사용한 방법도 존재한다. 그러나, 이 방법에서는, 전하 축적막인 질화막의 막두께나 그 아래의 저항변화층의 불순물 농도 등의 구성에 제한이 생기므로, 설계 자유도가 저하한다는 문제가 존재한다.
그래서 본 발명은, 상기의 문제를 고려하여 이루어진 것으로서, 디스터브 특성을 열화 시키지 않고, 생산성을 향상할 수 있는 데이터 소거방법 및 불휘발성 반도체기억장치의 제조방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명에 의한 데이터 소거방법은, 반도체기판위에 형성된 게이트 전극과, 게이트 전극의 양쪽 사이드에 각각 형성된 전하축적부와, 반도체 기판상부로서 전하 축적부 아래에 각각 형성된 저농도영역과, 게이트 전극 아래의 영역 및 저농도영역을 끼우는 한 쌍의 영역에 각각 형성된 고농도 영역을 가지는 복수의 메모리 셀이 형성된 웨이퍼를 준비하는 공정과, 전하축적부가 유지하는 데이터를 전기적으로 소거하는 공정과, 웨이퍼를 고온하에 소정시간 방치하는 공정을 가지고 구성된다.
이에 따라 본 발명에서는, 불휘발성 반도체기억장치의 디스터브 특성을 초기 상태와 동등한 정도로 개선하도록 데이터를 소거하는 것이 가능하게 된다. 또한 본 발명에서는, 고온방치에 의한 소거(베이크 소거) 전에, 전기적인 소거(전기적 소거)를 행하고 있기 때문에, 베이크 소거만을 사용했을 경우와 비교하여, 베이크 온도를 낮게 하거나 베이크 시간을 짧게 하거나 할 수 있으며, 이 결과, 베이크 소거만을 사용했을 경우보다도 불휘발성 반도체기억장치의 생산성을 향상하는 것이 가능하게 된다.
또한 본 발명에 의한 불휘발성 반도체기억장치의 제조방법은, 반도체기판 위에 형성된 게이트 전극과, 게이트 전극의 양쪽 사이드에 각각 형성된 전하축적부와, 반도체기판 상부이며 전하 축적부 아래에 각각 형성된 저농도영역과, 게이트 전극 아래의 영역 및 저농도영역을 끼우는 한 쌍의 영역에 각각 형성된 고농도영역을 가지는 복수의 메모리 셀이 형성된 웨이퍼를 준비하는 공정과, 웨이퍼에 형성된 모든 메모리 셀이 가지는 전하축적부가 유지하는 데이터를 전기적으로 소거하는 공정과, 이 공정후에 웨이퍼를 고온하에 소정시간 방치하는 공정을 가지고 구성된다.
이에 따라 본 발명에서는, 불휘발성 반도체기억장치의 디스터브 특성을 초기 상태와 동등한 정도로 개선할 수 있다. 또한 본 발명에서는, 고온방치에 의한 소거(베이크 소거) 전에, 전기적인 소거(전기적 소거)를 행하고 있기 때문에, 베이크 소거만을 사용했을 경우와 비교하여, 베이크 온도를 낮게 하거나 베이크 시간을 짧게 하거나 할 수 있으며, 이 결과, 베이크 소거만을 사용했을 경우보다도 생산성을 향상시킬 수 있다.
이하, 본 발명을 실시하기 위한 최선의 형태를 도면과 함께 상세하게 설명한 다. 또한, 이하의 설명에 있어서, 각 도면은 본 발명의 내용을 이해할 수 있을 수 있을 정도로 형상, 크기 및 위치 관계를 개략적으로 나타나는 데 지나지 않으며, 따라서, 본 발명은 각도에서 예시된 형상, 크기 및 위치 관계에만 한정되는 것은 아니다. 또한 각 도에서는, 구성의 명료화를 위해, 단면에 있어서의 해칭의 일부가 생략되고 있다. 또한, 후술에 있어서 예시하는 수치는, 본 발명의 적합한 예에 지나지 않고, 따라서, 본 발명은 예시된 수치에 한정되는 것은 아니다.
[실시예 1]
우선, 본 발명에 의한 실시예 1에 대해서 도면을 사용하여 상세하게 설명한다. 또한, 본 실시예에서는, 1개의 메모리 셀이 1셀 2비트 방식의 ＭＯＮＯＳ구조를 가지는 불휘발성 반도체기억장치를 예로 든다.
·개략 구성
도 1은, 본 실시예에 의한 불휘발성 반도체기억장치에 있어서의 1개의 메모리 셀(1)의 개략적인 구성을 도시한 도면이다. 또한, 도 1에서는, 메모리 셀(1)을 게이트 폭방향과 수직인 면으로 절단했을 때의 단면구조를 나타낸다.
도 1에 나타나 있는 바와 같이 메모리 셀(1)은, 반도체기판(11)에 형성된 웰 영역(12), 소자분리 절연막(13), 한 쌍의 저농도 확산영역(16) 및 한 쌍의 고농도 확산영역(17)과, 반도체기판(11)위에 형성된 게이트 절연막(14), 게이트 전극(15) 및 전하축적부(18)를 가진다.
반도체기판(11)은, 예를 들면 ｐ형의 불순물을 포함하며, 기판저항이 8∼22 Ω(옴)정도의 실리콘 기판이다. 단, 이것에 한정되지 않고, 여러가지의 반도체기판을 적용할 수 있다.
웰 영역(12)은, 반도체기판(11)의 소자 형성면 상부를 액티브화하기 위한 영역이며, 예를 들면 ｐ형의 도전성을 가지는 불순물(예를 들면 보론 이온)을 예를 들면 1×1017 /ｃｍ3정도의 농도가 되도록 주입함으로써 형성된 영역이다. 단, 이것에 한정되지 않고, 웰 영역(12)이, ｎ형의 도전성을 가지는 불순물(예를 들면 인 이온)을 예를 들면 1×1017/ｃｍ3정도의 확산 농도가 되도록 주입함으로써 형성된 영역이라도 된다.
소자분리 절연막(13)은, 반도체기판(11)표면에, 소자형성 영역인 액티브 영역을 구획하기 위한 절연막이다. 이 소자분리 절연막(13)에는, 예를 들면 ＬＯＣＯＳ(Local Oxidation of Silicon)법을 사용하여 형성된 실리콘 산화막을 적용할 수 있다. 단, 이것에 한정되지 않고, 예를 들면 ＳＴＩ(Shallow Trench Isolation)법을 사용하여 형성된 실리콘 산화막 등, 여러가지의 절연막을 적용하는 것이 가능하다.
게이트 절연막(14)은, 반도체기판(11)의 액티브 영역위에 형성된, 예를 들면 막두께가 100Å (옹스트롬)정도의 실리콘 산화막이다. 또한 게이트 전극(15)은, 게이트 절연막(14)위에 형성된 폴리실리콘 막이다. 단, 이 폴리실리콘 막은, 소정의 불순물을 포함하는 것으로 도전성을 가지고 있다. 이 게이트 전극(15)의 막두께는, 예를 들면 3000Å으로 할 수 있다. 또한 게이트 전극(15)의 게이트 길이방 향의 길이, 즉 게이트 길이는, 예를 들면 0.15μｍ정도로 할 수 있다. 또한, 게이트 전극(15)상부는, 예를 들면 사리 사이드 막(15a)이 형성되는 것으로 저저항화되어도 된다.
저농도 확산영역(16)은, 반도체기판(11)의 액티브 영역상부이며, 게이트 전극(15) 아래를 끼우는 한 쌍의 영역에 각각 형성된다. 이 저농도 확산영역(16)은, 예를 들면 ｎ형의 도전성을 가지는 불순물(예를 들면 인 이온)을 예를 들면 1×10 17/ｃｍ3정도의 확산 농도가 되도록 주입하는 것으로 형성할 수 있다. 단, 이것에 한정되지 않고, 저농도 확산영역(16)이, ｐ형의 도전성을 가지는 불순물(예를 들면 보론 이온)을 예를 들면 1×1017/ｃｍ3정도의 확산 농도가 되도록 주입함으로써 형성된 영역이라도 된다. 또한 저농도 확산영역(16)은, 그 일부가 게이트 전극(15)아래에 연장되어 있어도 된다. 또한, 게이트 전극(15)과 저농도 확산영역(16)이 상하로 겹치는 영역을 오버랩 영역이라고도 한다.
전하축적부(18)는, 데이터를 유지하기 위한 구성이며, 저농도 확산영역(16)위에서, 게이트 전극(15)의 양쪽 사이드에 각각 형성된다. 각각의 전하축적부(18)는, 1비트씩의 데이터를 유지한다. 전하축적부(18)는, 예를 들면 실리콘 질화막(18b)을 2개의 실리콘 산화막(실리콘 산화막(18a) 및 실리콘 산화막(18c))으로 끼우는 구조를 가진다. 즉, 전하축적부(18)는 ＯＮＯ구조를 가진다. 이 ＯＮＯ구조에 있어서, 실리콘 질화막(18b)은, 전하를 트랩하는 것으로 데이터를 유지하기 위한 전하 축적막이다. 그 막두께는, 예를 들면 100Å정도로 할 수 있다. 또한 이 실리콘 질화막(18b)을 끼우는 2개의 실리콘 산화막 중 하층측의 실리콘 산화막(18a)은, 실리콘 질화막(18b)에 트랩된 전하가 반도체기판(11) 및 게이트 전극(15)으로 흘러나가는 것을 방지하기 위한 전위장벽으로서 기능하는 막이다. 그 막두께는, 예를 들면 100Å정도로 할 수 있다. 한편, 실리콘 질화막(18b)을 끼우는 2개의 실리콘 산화막 중 상층측의 실리콘 산화막(18c)은, 실리콘 질화막(18b)에 트랩된 전하가 상층으로 흘러나가는 것을 방지하기 위한 전위장벽으로서 기능하는 막이다. 그 막두께는, 예를 들면 2700Å정도로 할 수 있다. 또한, 실리콘 산화막 18a 및 18c 각각의 막두께는, 상기에 한정되지 않고, 실리콘 질화막(18b)에 축적된 전하를 넣을 수 있을 정도의 막두께이면 어느 것으로도 변형할 수 있다. 또한 본 실시예에서는, 전하축적부(18)의 게이트 길이방향의 길이(이하, 이것을 폭이라고 한다)를 예를 들면 500Å정도로 한다. 단, 이것에 한정되지 않고, 필요에 따라 여러가지로 변형할 수 있다.
이상과 같은 구성을 가지는 전하축적부(18)에 전하를 축적시키면, 전하축적부(18)아래에 존재하는 저농도 확산영역(16)의 저항값이 변화된다. ＭＯＮＯＳ구조의 메모리 셀(1)은, 이 원리를 이용하는 것으로, 전하축적부(18)에 기억된 데이터를 판독한다. 또한, 전하축적부(18) 아래의 저농도 확산영역(16)은, 저항변화층이라고도 불린다. 또한 본 실시예에 의한 전하축적부(18)는, 소스/드레인으로서 기능하는 고농도 확산영역(17)과 게이트 전극(15)을 전기적으로 격리하기 위한 사이드월 스페이서로서도 기능한다.
고농도 확산영역(17)은, 반도체기판(11)의 액티브 영역 상부이며, 게이트 전 극 아래 및 전하축적부(18) 아래를 끼우는 영역에 각각 형성된다. 이 고농도 확산영역(17)은, 상기한 바와 같이, 각각 소스 또는 드레인으로서 기능하는 영역이다. 고농도 확산영역(17)은, 예를 들면 ｎ형의 도전성을 가지는 불순물(예를 들면 인 이온)을 예를 들면 1×1020/ｃｍ3정도의 확산 농도가 되도록 주입함으로써 형성할 수 있다. 단, 이것에 한정되지 않고, 고농도 확산영역(17)이, ｐ형의 도전성을 가지는 불순물(예를 들면 보론 이온)을 예를 들면 1×1020/ｃｍ3정도의 확산 농도가 되도록 주입함으로써 형성된 영역이라도 된다. 또한 고농도 확산영역(17)상부는, 예를 들면 사리 사이드 막(17a)이 형성되는 것으로 저저항화되고 있다.
이상과 같은 구조를 가지는 메모리 셀(1)위에는, 예를 들면 중간절연막(21)이 형성된다. 이 중간절연막(21)에는, 예를 들면 실리콘 산화막 등의 절연막을 적용할 수 있다. 또한 그 막두께는, 예를 들면 게이트 전극(15)(사리 사이드 막(15a)을 포함한다) 표면으로부터의 두께를 8000Å정도로 할 수 있다. 또한, 중간절연막(21)의 윗면은, 예를 들면 ＣＭＰ(Chemical and Mechanical Polishing)법 등을 사용하여 평탄화되고 있다.
또한 메모리 셀(1)에 있어서의 고농도 확산영역(17)의 사리 사이드 막(17a) 위에는, 중간절연막(21)을 관통하는 콘택홀이 형성되고, 이 내부에 텅스텐(W)등의 도전체가 충전되는 것으로, 콘택내 배선(31)이 형성되고 있다. 또한 중간절연막(21)위에는, 콘택내 배선(31)과 전기적으로 접속된 상층배선(32)이 형성된다. 이에 따라 메모리 셀(1)에 있어서의 고농도 확산영역(17)(소스/드레인)이 중간절연 막(층간 절연막이라고도 말한다)(21)위에 전기적으로 끌어올려지고 있다.
이상과 같이 콘택내 배선(31) 및 상층배선(32)이 형성된 중간절연막(21)위에는, 패시베이션(23)이 형성된다. 이 패시베이션(23)에는, 예를 들면 막두께가 5000Å정도의 실리콘 질화막 등을 적용할 수 있다. 또한 패시베이션(23)의 윗면은, 예를 들면 ＣＭＰ법 등을 사용하여 평탄화되어도 된다.
·데이터 쓰기/읽기/소거 방법
다음에 이상과 같은 구성을 가지는 메모리 셀(1)에, 데이터의 기록/읽기/소거를 행할 때의 동작을 설명한다. 또한, 본 실시예에서는, 개편화되기 전의 불휘발성 반도체기억장치, 즉 웨이퍼에 2차원적으로 배열하도록 형성된 복수의 불휘발성 반도체기억장치 각각의 메모리 셀(1)에 대한 데이터 쓰기/읽기/소거 방법에 관하여 설명한다.
도 2(a)는, 본 실시예에 의한 메모리 셀(1)의 등가회로를 도시한 도면이다. 도 2(a)에 나타나 있는 바와 같이 메모리 셀(1)은, 코어가 되는 ＭＯＳＦＥＴ(Metal-Oxide Semiconductor Field Effect Transistor)(1a)와, 이 ＭＯＳＦＥＴ(1a)의 드레인Ｄ측에 접속된 가변저항Ｒｄ와, 소스Ｓ측에 접속된 가변저항Ｒｓ를 가진다. 가변저항Ｒｄ 및 Ｒｓ는, 각각 도 1에 있어서의 전하축적부(18)아래에 설치된 저농도 확산영역(16)에 의해 형성되는 저항이다. 따라서, 가변저항Ｒｄ 및 Ｒｓ 각각의 저항값은, 각각 저농도 확산영역(16)위에 위치하는 전하축적부(18)의 전위에 의해 제어된다. 또한, 이 등가회로에 있어서, 백 게이트B는 도 1에 있어서의 웰 영역(12)을 가리키고, 게이트G는 마찬가지로 도 1에 있어서의 게이트 전 극(15)을 가리킨다. 본 실시예에 의한 불휘발성 반도체기억장치는, 상기와 같은 등가회로로 나타내는 메모리 셀(1)을 복수 가지고 구성된다. 또한 본 설명에 있어서의 웨이퍼에는, 복수의 메모리 셀(1)을 가지는 불휘발성 반도체기억장치가 2차원 적으로 배열하도록 형성되고 있다.
··데이터 기록 방법
다음에 본 실시예에 의한 메모리 셀(1)에 데이터의 기록을 행할 때의 동작을 설명한다. 또한, 본 설명에서는, 데이터를 기록하기 전의 초기 상태를, 전하축적부(18)에 데이터가 기록되지 않은 상태, 즉 전체 전하축적부(18)에 이론값 「1」이 유지되고 있는 상태로 한다. 또한 이하에서는, 각 메모리 셀(1)에 있어서의 드레인Ｄ측의 전하축적부(18)에, 데이터로서 이론값 「0」을 기록하는 경우에 대해서 예를 들어 설명한다.
드레인Ｄ측의 전하축적부(18)에 이론값 「0」을 기록할 경우, 도 2(b)의 표에 있어서의 『쓰기』에 나타나 있는 바와 같이, 도 2 (a)에 있어서의 게이트G의 전위(이하, 게이트 전위라고 한다) Ｖｇ를 예를 들면 10V(볼트)로 하고, 소스S의 전위(이하, 소스 전위라고 한다) Ｖｓ를 예를 들면 접지전위(0V)로 하며, 드레인D의 전위(이하, 드레인 전위라고 한다) Ｖｄ를 예를 들면 6V로 하고, 백 게이트B의 전위(이하, 백 게이트 전위라고 한다) Ｖｂ를 예를 들면 접지전위(0V)로 한다.
이상과 같은 조건으로 했을 경우, 드레인Ｄ측에 있어서, 고농도 확산영역(17)보다도 불순물 농도(이 경우에는ｎ형의 도전성을 가지는 불순물의 농도)가 낮은 저농도 확산영역(16)주변에 전계가 집중한다. 이 때문에, 드레인Ｄ측의 저농 도 확산영역(16)에 있어서, 충돌 전리에 의한 핫캐리어(이 경우에는 핫일렉트론)가 집중하여 발생한다.
이와 같이 발생한 핫일렉트론은, 드레인Ｄ측의 전하축적부(18)에 있어서의 실리콘 산화막(18a)에 의한 전위장벽을 뚫고 나가, 이것의 전하 축적막인 실리콘 질화막(18b)에 주입된다. 실리콘 질화막(18b)에 주입된 캐리어(이 경우에는 일렉트론)는 전술한 바와 같이, 실리콘 산화막18a 및 18b에 의한 전위장벽에 의해 실리콘 질화막(18ｂ)내에 넣을 수 있다. 이에 따라 드레인Ｄ측의 전하축적부(18)에 이론값 「0」이 기록된다.
또한, 드레인Ｄ측의 전하축적부(18)에 이론값 「0」을 기록할 때 드레인D에 인가하는 전압(즉 드레인 전위Ｖｄ)은, 전술한 값에 한정하지 않고, 드레인Ｄ측의 저농도 확산영역(16)에 있어서 핫일렉트론을 발생시킬 수 있는 정도의 값, 예를 들면 2V정도 이상, 바람직하게는 5∼10V정도로 할 수 있다. 또한 이 때 게이트G에 인가하는 전압(즉 게이트 전위Ｖｇ)도, 전술한 값에 한정하지 않고, 채널이 형성되는 영역(즉 웰 영역(12)상부: 이것을 채널 형성 영역이라고도 말한다)에 충분한 캐리어를 발생시키며, 또한 드레인Ｄ측에 발생한 핫일렉트론을 전하축적부(18)에 있어서의 실리콘 질화막(18b)(전하 축적막)에 주입할 수 있는 정도의 값이면 된다.
··데이터 읽기 방법
다음에 본 실시예에 의한 메모리 셀(1)로부터 데이터를 판독할 때의 동작을 설명한다. 또한, 본 설명에서는, 전술한 데이터 쓰기 방법에 의해 드레인Ｄ측의 전하축적부(18)에 이론값 「0」이 기록된 메모리 셀(1)로부터 데이터를 판독할 경 우에 대해서 예를 들어 설명한다.
드레인Ｄ측의 전하축적부(18)로부터 데이터를 판독할 경우, 도 2(b)의 표에 있어서의 『읽기』에 나타나 있는 바와 같이 도 2(a)에 있어서의 게이트 전위Ｖｇ를 예를 들면 3.0V로 하고, 소스 전위Ｖｓ를 예를 들면 1.5V로 하며, 드레인 전위Ｖｄ를 예를 들면 접지전위(0V)로 하고, 백 게이트 전위Ｖｂ를 예를 들면 접지전위(0V)로 한다.
여기에서, 이상 설명한 것 같이, 드레인Ｄ측의 전하축적부(18)에 전하가 유지되고 있으면, 이 아래에 위치하는 저농도 확산영역(16)의 저항값이 변화된다. 본 설명의 경우, 이론값 「0」이 기록되고 있기 때문에, 저농도 확산영역(16)(저항Ｒｄ)의 저항값이 증가한다. 이 결과, 데이터를 판독할 때 채널 형성 영역에 채널이 형성되기 어려워져, 여기에 흐르는 전류량이 감소한다.
또한, 전하축적부(18)에 이론값 「1」이 유지되고 있을 경우(예를 들면 초기 상태의 경우), 저농도 확산영역(16)의 저항값은, 이 윗쪽에 위치하는 전하축적부(18)에 이론값 「0」이 유지되고 있는 경우와 비교하여 낮다. 이 때문에, 전하축적부(18)에 이론값 「0」이 유지되고 있는 경우와 비교하여, 데이터를 판독할 때에 채널 형성 영역에 채널이 형성되기 쉽다. 즉, 드레인Ｄ측에 비교적 큰 전류가 흐른다. 본 실시예에서는, 이 때의 전류값의 차이, 즉, 전하축적부(18)에 이론값 「1」이 유지되고 있을 경우에 드레인Ｄ측에 흐르는 전류와, 전하축적부(18)에 이론값 「0」이 유지되고 있을 경우에 드레인Ｄ측에 흐르는 전류와의 전류값의 차이를 이용하여, 각 메모리 셀(1)로부터 데이터를 판독한다.
··데이터 소거방법
다음에 본 실시예에 의한 불휘발성 반도체기억장치의 전체 메모리 셀(1)에 있어서의 데이터를 소거할 때의 동작을 설명한다.
이 실시예에서는, 불휘발성 반도체기억장치의 전체 메모리 셀(1)에 있어서의 데이터를 소거할 때, 전기적인 소거(이하, 전기적 소거라고 한다)와 고온방치에 의한 소거(이하, 베이크 소거라고 한다)와의 양쪽을 이용하는 것으로, 불휘발성 반도체기억장치의 디스터브 특성을 열화 시키지 않고, 효율적으로 또한 충분히 소거한다.
···전기적 소거(제1단계)
본 실시예에서는, 불휘발성 반도체기억장치의 전체 메모리 셀(1)에 있어서의 데이터를 소거할 때, 우선, 전기적 소거를 행한다. 이하, 이 전기적 소거에 관하여 설명한다. 또한, 이하에서는, 메모리 셀(1)에 있어서의 드레인Ｄ측의 전하 축적막(18)에 이론값 「0」이 유지되고 있을 경우(즉, 드레인Ｄ측에 유지된 데이터를 소거할 경우)와, 메모리 셀(1)에 있어서의 드레인Ｄ측 및 소스Ｓ측의 양쪽의 전하 축적막(18)에 이론값 「0」이 유지되고 있을 경우(즉 드레인Ｄ측 및 소스Ｓ측의 양쪽에 각각 유지된 데이터를 소거할 경우)의 각각에 대해 예를 들어서 설명한다.
····드레인Ｄ측에 유지된 데이터를 소거할 경우
우선, 드레인Ｄ측의 전하축적부(18)에 유지된 이론값 「0」을 소거할 경우, 예를 들면 도 2(b)의 표에 있어서의 『소거 1, 2』에 나타나 있는 바와 같이, 도 2 (a)에 있어서의 게이트 전위Ｖｇ를 예를 들면 -6V로 하고, 소스 전위Ｖｓ를 예를 들면 접지전위(0V) 또는 부정상태(이것을 ｏｐｅｎ상태라고도 말한다)로 하며, 드레인 전위Ｖｄ를 예를 들면 6V로 하고, 백 게이트 전위Ｖｂ를 예를 들면 접지전위(0V)로 한다.
이상과 같은 조건을 사용하여 드레인Ｄ·게이트Ｇ간에 바이어스 전위를 몇m 초∼1초 정도 인가하면, 이 기간, 드레인Ｄ측에 있어서, 고농도 확산영역(17)보다도 불순물 농도가 낮은 저농도 확산영역(16)주변에, 기록시의 전계와 역방향의 전계가 집중한다. 이 때문에, 드레인Ｄ측의 저농도 확산영역(16)에 있어서, 기록시의 핫캐리어와 역극성의 핫캐리어(이 경우에는 핫홀)가 충돌 전리에 의해 집중하여 발생한다.
이와 같이 발생한 핫홀은, 드레인Ｄ측의 전하 축적막(18)에 있어서의 실리콘 산화막(18a)에 의한 전위장벽을 뚫고 나가, 이 전하 축적막인 실리콘 질화막(18b)에 주입된다. 이와 같이 실리콘 질화막(18b)에 홀이 주입되면, 이것에 유지되고 있었던 일렉트론이 전기적으로 중화된다. 이에 따라 드레인Ｄ측의 전하축적부(18)에 유지되고 있었던 이론값 「0」이 소거된다.
····드레인Ｄ측 및 소스Ｓ측의 양쪽에 각각 유지된 데이터를 소거할 경우
또한 드레인Ｄ측 및 소스Ｓ측의 양쪽의 전하축적부(18)에 각각 유지된 이론값 「0」을 소거할 경우, 예를 들면 도 2(b)에 있어서의 『소거3』에 나타나 있는 바와 같이 도 2 (a)에 있어서의 게이트 전위Ｖｇ를 예를 들면 -6V정도로 하고, 소스 전위Ｖｓ를 예를 들면 6V로 하며, 드레인 전위Ｖｄ를 예를 들면 6V로 하고, 백 게이트 전위Ｖｂ를 예를 들면 접지전위(0V)로 한다.
이상과 같은 조건을 사용하여 드레인Ｄ·게이트Ｇ간 및 소스Ｓ·게이트Ｇ간 각각 바이어스 전위를 몇m 초∼1초 정도 인가하면, 이 기간, 드레인Ｄ측과 소스Ｓ측과의 양쪽에 있어서, 고농도 확산영역(17)보다도 불순물 농도가 낮은 저농도 확산영역(16)주변에, 기록시의 전계와 역방향의 전계가 집중한다. 이 때문에, 드레인Ｄ측 및 소스Ｓ측의 저농도 확산영역(16)에 있어서, 기록시의 핫캐리어와 역극성의 핫캐리어(이 경우에는 핫홀)가 충돌 전리에 의해 집중하여 발생한다.
이와 같이 발생한 핫홀은, 드레인Ｄ측 및 소스Ｓ측 각각의 전하축적부(18)에 있어서의 실리콘 산화막(18a)에 의한 전위장벽을 뚫고 나가, 이들에 있어서의 전하 축적막인 실리콘 질화막(18b)에 주입된다. 이와 같이 실리콘 질화막(18b)에 홀이 주입되면, 이들에 각각 유지되고 있었던 일렉트론이 전기적으로 중화된다. 이에 따라 드레인Ｄ측 및 소스Ｓ측의 전하축적부(18)에 각각 유지되고 있었던 이론값 「0」이 소거된다.
또한, 전하축적부(18)에 유지되어 있는 데이터를 소거할 때 드레인에 인가하는 전압(즉 드레인 전위Ｖｄ)은, 전술한 값에 한정하지 않고, 저농도 확산영역(16)에 있어서 핫홀을 발생시킬 수 있을 정도의 값, 예를 들면 2V이상, 바람직하게는 4∼10V정도로 할 수 있다. 또한 이 때 게이트G에 인가하는 전압(즉 게이트 전위Ｖｇ)은, 발생한 핫홀을 효율적으로 각각의 실리콘 산화막(18a) 주변으로 모으기 위한 전압이다. 이값은, 전술한 값에 한정하지 않고, 예를 들면 -10∼0V정도로 할 수 있다.
··베이크 소거(제2단계)
또한 본 실시예에서는, 이상과 같은 전기적 소거를 사용하여 불휘발성 반도체기억장치에 있어서의 모든 메모리 셀(1)로부터 데이터를 소거한 후, 베이크 소거를 행한다. 이 베이크 소거에서는, 본 실시예에 의한 불휘발성 반도체기억장치가 복수형성된 웨이퍼가, 조내 온도가 예를 들면 350℃의 고온조 내에 예를 들면 2시간 방치된다. 또한, 이하의 설명에서는, 조내 온도를 베이크 온도라고 하고, 방치 시간을 베이크 시간이라고 한다.
·전기적 소거만을 사용했을 경우와 실시예 1에 의한 소거를 사용했을 경우와의 특성비교
여기에서, 전기적인 기록(이하, 간단히 기록이라고 한다)(1)을 거친 후에 전기적 소거(2)만을 거친 메모리 셀(1)의 서브스레시홀드특성과, 쓰기(1)을 거친 후에 본 실시예에 의한 소거 방법 (2, 3), 즉 전기적 소거(2)와 베이크 소거(3)와의 양쪽을 거친 메모리 셀(1)의 서브스레시홀드특성을, 도 3에 나타낸다. 또한 도 3에 참고로, 초기, 즉 쓰기(1)이나 전기적 소거(2) 및 베이크 소거(3)를 거치지 않은 메모리 셀(1)의 서브스레시홀드특성과, 쓰기(1)만을 거친 메모리 셀(1)의 서브스레시홀드특성을 나타낸다. 또한, 본 설명에서는, 서브스레시홀드특성을, 읽기 시의 게이트 전위Ｖｇ와, 메모리 셀(1)로부터 판독되는 셀 전류Ｉｃ와의 관계로 나타낸다. 또한 셀 전류Ｉｃ는, 읽기 시에 메모리 셀(1)의 드레인Ｄ·소스Ｓ간에 흐르는 전류를 가리킨다.
또한 본 설명에 있어서의 쓰기(1)에서는, 게이트 전위Ｖｇ를 10V로 하고, 소 스 전위Ｖｓ를 접지전위(0V)로 하고, 드레인 전위Ｖｄ를 6V로 하고, 백 게이트 전위Ｖｂ를 접지전위(0V)로 함과(도 2(b)의 표에 있어서의 『기록』참조)동시에, 기록 시간을 20μs(마이크로 초)로 했다. 이에 따라 드레인Ｄ측의 전하축적부(18)에만 이론값 「0」이 기록된다. 또한 전기적 소거(2)에서는, 게이트 전위Ｖｇ를 -6V로 하고, 소스 전위Ｖｓ를 접지전위(0V)로 하며, 드레인 전위Ｖｄ를 6V로 하고, 백 게이트 전위Ｖｂ를 접지전위(0V)로 함과(도 2(b)의 표에 있어서의 『소거1』참조)동시에, 소거 시간을 20ｍｓ(밀리 초)로 했다. 이에 따라 드레인Ｄ측의 전하축적부(18)에 유지되어 있는 이론값 「0」의 데이터가 소거된다. 또한, 베이크 소거(3)에서는, 베이크 온도를 350℃로 하고, 베이크 시간을 2시간으로 했다.
또한, 전기적 소거(2) 및 베이크 소거(3) 모두 경유하고 있지 않은 메모리 셀(1), 즉 초기 상태의 메모리 셀(1)에 있어서의 드레인Ｄ측에 데이터를 기록한 후의 디스터브 특성을 도 4에 나타내고, 전기적 소거(2)만을 경유한 메모리 셀(1)에 있어서의 드레인Ｄ측에 데이터를 기록한 후의 디스터브 특성을 도 5에 나타내며, 본 실시예에 의한 소거(2, 3)를 경유한 메모리 셀(1)에 있어서의 드레인Ｄ측에 데이터를 기록한 후의 디스터브 특성을 도 6에 나타낸다. 또한, 본 설명에서는, 디스터브 특성을, 데이터 기록 시의 기록용 펄스의 시간폭(이하, 펄스 지속시간이라고 한다)과, 메모리 셀(1)로부터 판독되는 셀 전류Ｉｃ와의 관계로 나타낸다. 또한 도 4부터 도 6에서는, 세로축을 규격화한 셀 전류Ｉｃ로 함과 동시에, 데이터 기록시에 사용하는 드레인 전위Ｖｄ를 0,1,2,3,4,5 및 6으로 했을 경우 각각에 관한 디스터브 특성을 나타낸다.
도 3에 나타나 있는 바와 같이 쓰기(1)을 거친 후에 전기적 소거(2)만을 거친 메모리 셀(1)의 서브스레시홀드특성과, 쓰기(1)을 거친 후에 본 실시예에 의한 소거(2, 3)을 거친 메모리 셀(1)의 서브스레시홀드특성을 비교하면, 본 실시예에 의한 소거(2, 3)을 사용한 경우가, 서브스레시홀드특성이 초기의 메모리 셀(1)의 서브스레시홀드특성에 가깝다. 즉, 본 실시예에 의한 소거(2, 3)을 사용했을 경우가, 서브스레시홀드특성이 개선되고 있다.
이 때문에, 도 4부터 도 6에도 나타나 있는 바와 같이 쓰기(1)을 거친 후에 전기적 소거(2)만을 거친 메모리 셀(1)의 디스터브 특성(도 5 참조)과, 쓰기(1)을 거친 후에 본 실시예에 의한 소거(2, 3)을 거친 메모리 셀(1)의 디스터브 특성(도 6 참조)에서는, 쓰기(1)을 거친 후에 본 실시예에 의한 소거(2, 3)을 거친 메모리 셀(1)의 디스터브 특성(6참조)쪽이, 전기적 소거(2) 및 베이크 소거(3) 모두 경유 하지 않은 메모리 셀(1)의 디스터브 특성(도 4 참조)에 가깝다. 즉, 본 실시예에 의한 소거(2, 3)를 사용하는 것으로, 메모리 셀(1)의 디스터브 특성을, 데이터의 기록등에 의한 데미지를 받지 않는 초기 상태의 메모리 셀(1)의 디스터브 특성과 대략 동등하게 개선할 수 있다. 이 경향은, 특히, 데이터 기록시의 펄스 지속시간을 길게 했을 경우나 기록 시의 드레인 전위Ｖｄ를 크게 했을 경우에 강하게 나타난다.
이와 같이, 본 실시예에서는, 전기적 소거(2) 후에 베이크 소거(3)를 행하므로, 불휘발성 반도체기억장치의 디스터브 특성을 초기 상태와 동등한 정도로 개선할 수 있다. 또한 본 실시예에서는, 베이크 소거(3) 전에, 전기적 소거(2)를 행하 고 있기 때문에, 베이크 소거(3)만을 사용했을 경우와 비교하여, 베이크 온도를 낮게 하거나 베이크 시간을 짧게할 수 있으며, 이 결과, 베이크 소거(3)만을 사용한 경우보다도 생산성을 향상시킬 수 있다.
·베이크 소거시의 조건
또한, 본 실시예에 있어서의 베이크 소거(3)시의 조건은, 전술한 조건에 한정하지 않는다. 이하에, 베이크 소거(3)시의 바람직한 조건을 설명한다.
도 7은, 전기적 소거(2)뒤의 베이크 소거(3)시에 있어서의 베이크 시간HB과 임계값 전압 변화값ΔＶｔ과의 관계이며, 베이크 온도TB를 150℃, 250℃, 350℃ 각각으로 했을 경우의 관계를 나타내는 그래프이다. 또한, 임계값 전압 변화값ΔＶｔ는, 각 조건에서 소거를 행한 메모리 셀(1)이 가지는 임계값 전압Ｖｔ와 초기 상태의 메모리 셀(1)이 가지는 임계값 전압Ｖｔ와의 차이의 절대값이다. 또한 본 설명에 있어서의 쓰기(1)에서는, 게이트 전위Ｖｇ를 10V로 하고, 소스 전위Ｖｓ를 접지전위(0V)로 하며, 드레인 전위Ｖｄ를 6V로 하고, 백 게이트 전위Ｖｂ를 접지전위(0V)로 함과(도 2(b)의 표에 있어서의 『기록』참조)동시에, 기록 시간을 20μs로 했다. 이에 따라 드레인Ｄ측의 전하축적부(18)에만 이론값 「0」이 기록된다. 또한 전기적 소거(2)에서는, 게이트 전위Ｖｇ를 -6V로 하고, 소스 전위Ｖｓ를 접지전위(0V)로 하며, 드레인 전위Ｖｄ를 6V로 하고, 백 게이트 전위Ｖｂ를 접지전위(0V)로 함과(도 2(b)의 표에 있어서의 『소거1』참조)동시에, 소거 시간을 20ｍｓ로 했다. 이에 따라 드레인Ｄ측의 전하축적부(18)에 유지되어 있는 이론값 「0 」의 데이터가 소거된다. 또한, 베이크 소거(3)에서는, 베이크 온도를 350℃도로 하고, 베이크 시간을 2시간으로 했다.
도 7을 참조하면 알 수 있는 바와 같이, 베이크 온도TB를 높게 하는 만큼, 짧은 베이크 시간HB에서 임계값 전압변화량ΔＶｔ가 0V에 근접하고 있다. 즉, 베이크 온도TB가 높은 만큼, 단시간에 메모리 셀(1)의 임계값 전압Ｖｔ를 초기 상태로 되돌릴 수 있다.
여기에서, 임계값 전압변화량ΔＶｔ는, 0V인 것이 바람직하다. 이에 따라 초기 상태와 같은 서브스레시홀드특성을 얻을 수 있다. 단, 임계값 전압변화량ΔＶｔ는 0.2V이하이면 된다. 임계값 전압변화량ΔＶｔ가 0.2V이하이면, 드레인 디스터브의 영향을 무시할 수 있을 정도로 저감하는 것이 가능하기 때문이다.
도 8에, 임계값 전압변화량ΔＶｔ가 0.2V로 되돌아갈 때의 베이크 온도TB와 베이크 시간HB과의 관계(1)을 나타낸다. 또한 도 9에, 임계값 전압변화량ΔＶｔ가 0.2V로 되돌아갈 때의 베이크 온도TB와 베이크 시간HB과의 관계(2)를 나타낸다. 또한, 도 8에서는, 관계(1), (2)를 각각 아레니우스 플롯으로 표시한다. 또한 도 8에서는, 세로축을 베이크 시간HB로 하고, 가로축을 1/ｋＴB(k:볼츠만 계수)로 한다. 또한, 도 9에서는, 세로축을 베이크 시간HB로 하고, 가로축을 베이크 온도T(T는 베이크 온도TB를 섭씨℃）로 나타낸 값)로 한다.
이상의 아레니우스 플롯(도 8 및 도 9)에 의거하여 임계값 전압변화량ΔＶｔ가 0.2V로 되돌아올 때의 베이크 온도TB와 베이크 시간HB과의 관계를 구하면, 이 관계는, 이하의 식 1에 근사할 수 있음을 알 수 있다. 또한, 식 1에 있어서, y는 베이크 시간HB이며, x는 베이크 온도TB(K)이며, e는 자연로그의 및이다.
[수 3]
Figure 112006086269067-PAT00001
따라서, 임계값 전압변화량ΔＶｔ가 0.2V이하가 되는 조건은, 이하의 식 2로 나타낼 수 있다.
[수 4]
Figure 112006086269067-PAT00002
·불휘발성 반도체기억장치의 제조방법
다음에 본 실시예에 의한 메모리 셀(1)을 포함하는 불휘발성 반도체기억장치의 제조방법을 이하에 설명한다. 도 10은, 본 실시예에 의한 제조방법을 나타내는 플로챠트이다.
본 제조방법에서는, 우선, 웨이퍼 상태의 불휘발성 반도체기억장치를 제조한다(스텝S101). 바꿔 말하면, 반도체기판(11)위에 형성된 게이트 전극(15)과, 게이트 전극(15)의 양쪽 사이드에 각각 형성된 전하축적부(18)와, 반도체기판(11) 상부 로서 전하축적부(18) 아래에 각각 형성된 저농도 확산영역(16)과, 게이트 전극(15) 아래의 영역 및 저농도 확산영역(16)을 끼우는 한 쌍의 영역에 각각 형성된 고농도 확산영역(17)을 가지는 복수의 메모리 셀(1)이 형성된 웨이퍼를 준비한다(제1공정). 또한, 웨이퍼 상태의 불휘발성 반도체기억장치는, 2차원 적으로 배열하도록 복수의 불휘발성 반도체기억장치가 형성된 웨이퍼를 가리킨다. 또한 본 실시예에 의한 구조(도 1 참조)를 가지는 메모리 셀(1)을 복수 가지는 불휘발성 반도체기억장치의 제조방법은, 종래기술로부터 명백하기 때문에, 여기에서는 상세한 설명을 생략한다.
다음에 웨이퍼에 형성된 모든 메모리 셀(1)로부터의 읽기 테스트를 행한다 (스텝S102). 이 읽기 테스트에서는, 전술한 데이터 읽기 방법을 사용하여, 각 메모리 셀(1)로부터 순차 데이터가 판독된다. 이 단계에서는, 모든 메모리 셀(1)이 초기 상태이기 때문에, 모든 메모리 셀(1)이 정상일 경우, 각 메모리 셀(1)에 있어서의 드레인Ｄ측 및 소스Ｓ측에서는, 각각 데이터= 「1」이 판독된다. 또한, 정상적으로 데이터를 판독할 수 없었던 메모리 셀(1)이 있을 경우, 예를 들면 이 메모리 셀(1)을 포함하는 불휘발성 반도체기억장치를 불량으로 판단한다.
다음에 웨이퍼 상태의 불휘발성 반도체기억장치에 있어서의 일부의 메모리 셀(1)이 가지는 적어도 한쪽의 전하축적부(18)에 이론값 「0」을 기록한다(스텝S103). 예를 들면 전체 메모리 셀(1)에 있어서의 드레인Ｄ측의 전하축적부(18)각각에 이론값 「0」을 기록한다. 단, 이것에 한정되지 않고, 불휘발성 반도체기억장치에 있어서의 일부의 메모리 셀(1)이 가지는 2개의 전하축적부(18) 각각에 이론 값 「0」을 기록해도 좋다.
다음에 웨이퍼에 형성된 모든 메모리 셀(1)로부터의 읽기 테스트를 행한다 (스텝S104). 이 읽기 테스트에서는, 스텝S102와 마찬가지로, 전술한 데이터 읽기 방법을 사용하여, 각 메모리 셀(1)로부터 순차 데이터가 판독된다. 이 단계에서는, 스텝S103에 있어서 일부의 전하축적부(18)에 이론값 「0」이 기록되고 있기 때문에, 모든 메모리 셀(1)이 정상일 경우, 스텝S103에서 기록한 데이터와 같은 데이터가 판독된다. 또한, 기록한 데이터와 같은 데이터를 판독할 수 없었을 경우, 예를 들면 이 메모리 셀을 포함하는 불휘발성 반도체기억장치를 불량으로 판단한다.
다음에 스텝S103에 있어서 이론값 「0」을 기록하지 않은 전하축적부(18)에 이론값 「0」을 기록한다(스텝S105). 이에 따라 전체 메모리 셀(1) 각각에 있어서의 2개의 전하축적부(18) 각각에 유지되어 있는 이론값이 「0」이 된다.
다음에 웨이퍼에 형성된 모든 메모리 셀(1)로부터의 읽기 테스트를 행한다 (스텝S106). 이 읽기 테스트에서는, 스텝S102 및 S104와 마찬가지로, 전술한 데이터 읽기 방법을 사용하여, 각 메모리 셀(1)로부터 순차 데이터가 판독된다. 이 단계에서는, 스텝S105에 있어서 메모리 셀(1)에 있어서의 모든 각 전하축적부(18)에 이론값 「0」이 기록되고 있기 때문에, 모든 메모리 셀(1)이 정상일 경우, 모든 메모리 셀(1)로부터 이론값 「0」이 판독된다. 또한, 모든 메모리 셀(1)로부터 이론값 「0」을 판독할 수 없었을 경우, 예를 들면 이 메모리 셀(1)을 포함하는 불휘발성 반도체기억장치를 불량이라고 판단한다.
다음에 전체 메모리 셀(1)이 유지하는 데이터를 전기적으로 소거한다(스텝 S107). 즉, 전체 메모리 셀(1) 각각에 있어서의 전하축적부(18)에 유지된 이론값 「0」을, 전기적 소거(2)를 사용하여 소거한다(스텝S107). 또한, 본 스텝에서는, 예를 들면 도 2(b)에 있어서의 『소거3』으로 나타내는 조건을 사용하여, 전체 전하축적부(18)에 있어서의 이론값이 소거된다. 이에 따라 전체 메모리 셀(1)에 있어서의 전하축적부(18)가 이론값 「1」을 유지한 상태가 된다.
다음에 메모리 셀(1)이 형성된 웨이퍼를 고온하에 소정시간 방치한다(스텝S108). 즉, 메모리 셀(1)이 유지하는 데이터를, 베이크 소거(3)을 사용하여 소거한다. 또한, 본 스텝에서는, 상기에 있어서 설명한 베이크 소거(3)에 의한 방법이 이용된다.
이와 같이, 스텝S107과 스텝S108을 거친, 즉 전기적 소거(2)와 베이크 소거(3)를 경과하는 것으로, 상기한 바와 같이, 불휘발성 반도체기억장치의 디스터브 특성을 초기 상태와 동등한 정도로 개선할 수 있다. 또한 본 실시예에서는, 베이크 소거(3)(스텝S108) 전에, 전기적 소거(2)(스텝S107)를 행하고 있기 때문에, 베이크 소거(3)만을 사용했을 경우와 비교하여, 베이크 온도를 낮게 하거나 베이크 시간을 짧게 하거나 할 수 있으며, 이 결과, 베이크 소거(3)만을 사용했을 경우보다도 생산성을 향상하는 것이 가능하게 된다.
다음에 웨이퍼 상태의 불휘발성 반도체기억장치를 개편화하고(스텝S109), 개편화된 불휘발성 반도체기억장치를 패키징 한다(스텝S110). 또한, 개편화의 방법 및 패키징의 방법은, 종래기술에 의한 방법을 사용하는 것이 가능하므로, 여기에서는 상세한 설명을 생략한다.
그 후에 고객으로부터의 주문에 따라 패키징된 불휘발성 반도체기억장치에 데이터를 기록한다(스텝S111). 따라서, 본 실시예에 의한 불휘발성 반도체기억장치는 데이터가 기록된 상태에서 출하된다. 단, 이것에 한정되지 않고, 스텝S110의 공정후, 데이터가 기록되지 않은 상태에서 출하되어도 좋다.
이상과 같은 공정을 거치는 것으로, 본 실시예에 의한 구조를 가지는 메모리 셀(1)을 복수 포함하는 불휘발성 반도체기억장치가 제조된다.
·작용 효과
이상과 같이, 본 실시예에 의한 불휘발성 반도체기억장치의 제조방법에서는, 반도체기판(11)위에 형성된 게이트 전극(15)과, 게이트 전극(15)의 양쪽 사이드에 각각 형성된 전하축적부(18)와, 반도체기판(11) 상부이며 전하축적부(18) 아래에 각각 형성된 저농도 확산영역(16)과, 게이트 전극(15) 아래의 영역 및 저농도 확산영역(16)을 끼우는 한 쌍의 영역에 각각 형성된 고농도 확산영역(17)을 가지는 복수의 메모리 셀(1)이 형성된 웨이퍼를 준비하고, 웨이퍼에 형성된 모든 메모리 셀(1)이 가지는 전하축적부(18)가 유지하는 데이터를 전기적으로 소거하여(전기적 소거(2)), 그 후에 웨이퍼를 고온하에 소정시간 방치(베이크 소거(3))한다. 즉, 본 실시예에 의한 불휘발성 반도체기억장치의 제조방법은, 웨이퍼에 형성된 모든 메모리 셀(1)이 가지는 전하축적부(18)가 유지하는 데이터를 전기적으로 소거(전기적 소거(2))한 후, 웨이퍼를 고온하에 소정시간방치(베이크 소거(3)) 하는 데이터 소거방법(2, 3)을 포함한다.
이에 따라 본 실시예에서는, 불휘발성 반도체기억장치의 디스터브 특성을 초 기 상태와 동등한 정도로 개선할 수 있다. 또한 본 실시예에서는, 베이크 소거(3) 전에, 전기적 소거(2)를 행하고 있기 때문에, 베이크 소거(3)만을 사용했을 경우와 비교하여, 베이크 온도를 낮게 하거나 베이크 시간을 짧게 하거나 할 수 있고, 이 결과, 베이크 소거(3)만을 사용한 경우보다도 생산성을 향상시킬 수 있게 된다.
또한 상기한 실시예 1은 본 발명을 실시하기 위한 예에 지나지 않고, 본 발명은 이들에 한정되는 것은 아니며, 이것들의 실시예를 여러가지로 변형하는 것은 본 발명의 범위내이며, 또한 본 발명의 범위내에 있어서, 다른 여러가지 실시예가 가능한 것은 상기 기재로부터 자명하다.
본 발명에 의하면, 디스터브 특성을 열화시키지 않고, 생산성을 향상시킬 수 있는 데이터 소거방법 및 불휘발성 반도체기억장치의 제조방법을 실현할 수 있다.

Claims (11)

  1. 반도체기판 위에 형성된 게이트 전극과, 상기 게이트 전극의 양쪽 사이드에 각각 형성된 전하축적부와, 상기 반도체기판 상부이며 상기 전하 축적부 아래에 각각 형성된 저농도영역과, 상기 게이트 전극 아래의 영역 및 상기 저농도영역을 끼우는 한 쌍의 영역에 각각 형성된 고농도영역을 가지는 복수의 메모리 셀이 형성된 웨이퍼를 준비하는 공정과,
    상기 전하축적부가 유지하는 데이터를 전기적으로 소거하는 공정과,
    상기 웨이퍼를 고온 하에 소정시간 방치하는 공정을 가지는 것을 특징으로 하는 데이터 소거방법.
  2. 제 1항에 있어서,
    상기 웨이퍼는, 온도x와 시간y가,
    [수 1]
    Figure 112006086269067-PAT00003
    를 만족하는 조건 하에 방치되는 것을 특징으로 하는 데이터 소거방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 전하축적부가 유지하는 데이터는, 상기 게이트 전극과 적어도 한쪽의 상기 고농도영역과의 사이에 바이어스의 전위를 인가하는 것으로 전기적으로 소거되는 것을 특징으로 하는 데이터 소거방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 전하축적부는, 전하 축적막과, 이 전하 축적막을 끼우는 2개의 전위장벽막을 포함하여 되는 것을 특징으로 하는 데이터 소거방법.
  5. 제 4항에 있어서,
    상기 전하 축적막은 질화막이며,
    상기 전위장벽막은 산화막인 것을 특징으로 하는 데이터 소거방법.
  6. 반도체기판 위에 형성된 게이트 전극과, 상기 게이트 전극의 양쪽 사이드에 각각 형성된 전하축적부와, 상기 반도체기판 상부이며 상기 전하 축적부 아래에 각각 형성된 저농도영역과, 상기 게이트 전극 아래의 영역 및 상기 저농도영역을 끼 우는 한 쌍의 영역에 각각 형성된 고농도영역을 가지는 복수의 메모리 셀이 형성된 웨이퍼를 준비하는 제1공정과,
    상기 웨이퍼에 형성된 모든 메모리 셀이 가지는 상기 전하축적부가 유지하는 데이터를 전기적으로 소거하는 제2공정과,
    상기 제2공정후에 상기 웨이퍼를 고온 하에 소정시간 방치하는 제3공정을 가지는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  7. 제 6항에 있어서,
    상기 제3공정은, 온도x와 시간y가,
    Figure 112006086269067-PAT00004
    를 만족하는 조건 하에 상기 웨이퍼를 방치하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  8. 제 6항 또는 제 7항에 있어서,
    상기 제2공정은, 상기 게이트 전극과 적어도 한쪽의 상기 고농도영역과의 사이에 바이어스의 전위를 인가하는 것으로 상기 전하축적부가 유지하는 데이터를 전 기적으로 소거하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  9. 제 6항 내지 제 8항 중 어느 한 항에 있어서,
    상기 전하축적부는, 전하 축적막과, 이 전하 축적막을 끼우는 2개의 전위장벽막을 포함하여 되는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  10. 제 9항에 있어서,
    상기 전하 축적막은 질화막이며,
    상기 전위장벽막은 산화막인 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  11. 제 6항 내지 제 10항 중 어느 한 항에 있어서,
    상기 웨이퍼에 있어서의 모든 메모리 셀로부터의 읽기를 테스트하는 제4공정과,
    상기 웨이퍼에 있어서의 일부의 메모리 셀이 가지는 적어도 한쪽의 전하축적부에 제1 이론값을 기록한 후, 상기 웨이퍼에 있어서의 모든 메모리 셀로부터의 읽기를 테스트하는 제5공정과,
    상기 제1 이론값이 기록되지 않은 전하축적부에 상기 제1 이론값을 기록한 후, 상기 웨이퍼에 있어서의 모든 메모리 셀로부터의 읽기를 테스트하는 제6공정을 더 가지고,
    상기 제2공정은 상기 제6공정 후에 실행되는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
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