JP2016082587A5 - 半導体装置 - Google Patents

Claims (5)

1. コンフィギュレーションデータを記憶できる論理回路を有する半導体装置であって、
   前記論理回路は、ラッチ回路と、演算回路と、遅延回路と、出力タイミング生成回路と、を有し、
   前記ラッチ回路は、別の論理回路からパルス信号が入力され、第１の信号および第２の信号を出力する機能を有し、
   前記第１の信号は、複数の前記第１の信号の論理演算によって得られる第３の信号をもとに、前記演算回路および前記遅延回路への電源の供給を制御する信号であり、
   前記第２の信号は、前記第１の信号を遅延させた信号であり、
   前記演算回路は、前記第２の信号が入力され、第４の信号を出力する機能を有し、
   前記遅延回路は、前記第３の信号が入力され、第５の信号を出力する機能を有し、
   前記第５の信号は、前記第３の信号を、前記演算回路が有するクリティカル・パスでの遅延に相当する遅延をさせた信号であり、
   前記出力タイミング生成回路は、前記第３の信号と、前記第５の信号との論理演算によって得られる第６の信号が入力され、前記ラッチ回路をリセットする機能を有する半導体装置。
2. コンフィギュレーションデータを記憶できる論理回路を有する半導体装置であって、
   前記論理回路は、ラッチ回路と、マルチプレクサと、演算回路と、遅延回路と、出力タイミング生成回路と、を有し、
   前記ラッチ回路は、別の論理回路からパルス信号が入力され、第１の信号および第２の信号を出力する機能を有し、
   前記第１の信号は、複数の前記第１の信号の論理演算によって得られる第３の信号をもとに、前記演算回路および前記遅延回路への電源の供給を制御する信号であり、
   前記マルチプレクサは、前記演算回路に入力する信号を、前記第２の信号または別の論理回路からのバイナリ信号のいずれか一に切り替えて出力する機能を有し、
   前記第２の信号は、前記第１の信号を遅延させた信号であり、
   前記演算回路は、前記第２の信号または前記バイナリ信号が入力され、第４の信号を出力する機能を有し、
   前記遅延回路は、前記第３の信号が入力され、第５の信号を出力する機能を有し、
   前記第５の信号は、前記第３の信号を、前記演算回路が有するクリティカル・パスでの遅延に相当する遅延をさせた信号であり、
   前記出力タイミング生成回路は、前記第３の信号と、前記第５の信号との論理演算によって得られる第６の信号が入力され、前記ラッチ回路をリセットする機能を有する半導体装置。
3. 請求項１または２において、
   前記論理回路は、レジスタと、出力信号生成回路と、を有し、
   前記出力タイミング生成回路は、第７乃至第９の信号を出力する機能を有し、
   前記レジスタは、前記第４の信号を前記第７の信号にしたがって前記出力信号生成回路に出力する機能を有し、
   前記出力信号生成回路は、前記レジスタで出力された前記第４の信号を前記第８の信号および前記第９の信号にしたがって別の論理回路に出力する機能を有する半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記演算回路は、前記コンフィギュレーションデータで機能の切り替えを行うことができる機能を有する半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記コンフィギュレーションデータは、チャネル形成領域に酸化物半導体を有するトランジスタを有するメモリ回路に記憶される半導体装置。