TWI732103B - 記憶體裝置 - Google Patents

記憶體裝置 Download PDF

Info

Publication number
TWI732103B
TWI732103B TW107105553A TW107105553A TWI732103B TW I732103 B TWI732103 B TW I732103B TW 107105553 A TW107105553 A TW 107105553A TW 107105553 A TW107105553 A TW 107105553A TW I732103 B TWI732103 B TW I732103B
Authority
TW
Taiwan
Prior art keywords
cell
bit line
memory cell
mode
memory
Prior art date
Application number
TW107105553A
Other languages
English (en)
Other versions
TW201835910A (zh
Inventor
遠藤哲郎
大友康寬
Original Assignee
國立大學法人東北大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立大學法人東北大學 filed Critical 國立大學法人東北大學
Publication of TW201835910A publication Critical patent/TW201835910A/zh
Application granted granted Critical
Publication of TWI732103B publication Critical patent/TWI732103B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

本發明提供一種能夠實現動作模式不同之胞構成間的直接之區塊複製之記憶體裝置。記憶體裝置10具有1胞模式、2胞模式、4胞模式。1胞模式係將1個記憶胞MCa或1個記憶胞MCb作為存取對象而進行1位元資料之讀出及寫入。2胞模式係將包含各1個記憶胞MCa、MCb之1個胞單元作為存取對象，4胞模式係將包含各2個記憶胞MCa、MCb之1個胞單元作為存取對象，而進行1位元之資料之讀出及寫入。於2胞模式及4胞模式中，藉由連接於同一位元線對BP之相同數量之記憶胞MCa與記憶胞MCb而構成胞單元。連接於同一位元線對BP之記憶胞MCa與記憶胞MCb被連接至互不相同之字元線WL。

Description

記憶體裝置
本發明係關於一種記憶體裝置。
目前大多數處理器具有經階層化之快取記憶體，於被稱為L1～L3快取等之各階層，動作速度、資料容量均不同。通常，相較於上位階層，下位階層之資料容量較大，所要求之動作速度較慢。快取記憶體中之資料係以指定資料大小之區塊(快取行)單位進行處理。經階層化之快取記憶體之管理方法有各種，例如存在以下情況：於在上位階層發生快取未中且在下位階層快取命中之情形等時，於階層間進行以區塊為單位之資料之複製，即所謂的區塊複製。 又，為了減少消耗電力，提出了非揮發性之MRAM (Magnetoresistive Random Access Memory：磁性隨機存取記憶體)。尤其是，由將磁穿隧接面元件(Magnetic Tunnel Junction元件，以下稱為MTJ元件)與胞電晶體串聯連接而成之電路構成各個記憶胞的STT(Spin Transfer Torque，自旋轉移力矩)-MRAM受到關注。 已知有使用上述STT-MRAM之電容可變型記憶體裝置(例如參照專利文獻1)。專利文獻1之記憶體裝置設置有將MTJ元件與胞電晶體之串聯電路作為記憶胞且將複數個記憶胞呈行列狀配置而成的記憶胞陣列。記憶胞陣列中，按行配置位元線與源極線，行內之各記憶胞連接於位元線與源極線之間。以各行之位元線將相鄰之行之2條作為1組地連接於1個感測放大器之方式，每2行設置有感測放大器。又，按列配置字元線，各字元線所對應之列內之記憶胞連接於字元線。 專利文獻1之記憶體裝置中，例如可選擇1T(transistor，電晶體)-1MTJ模式、2T-2MTJ模式、4T-4MTJ模式。1T-1MTJ模式係對各個記憶胞進行1位元資料之寫入/讀出之模式，2T-2MTJ模式係以於1組之各行沿列方向排列之2個記憶胞為1組且對該1組進行1位元資料之寫入/讀出的模式。又，4T-4MTJ模式係以對2T-2MTJ模式之胞構成增加1組記憶胞而成之4個胞為1組且對該1組進行1位元資料之寫入/讀出的模式。各模式係按照4T-4MTJ模式、2T-2MTJ模式、1T-1MTJ模式之順序，相對於1位元之資料之佔用面積變小從而有利於大容量化，而按照與之相反的順序，則動作速度、可靠性等變高。因此，亦提出了例如將4T-4MTJ模式之胞構成分配至最上位之階層之快取記憶體且將1T-1MTJ模式之胞構成分配至最下位之階層之快取記憶體的想法。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2014-179150號公報
[發明所欲解決之問題] 然，於在快取記憶體進行區塊複製之情形時，經過自複製源之階層之快取記憶體讀出區塊、利用記憶體控制器控制複製目的地、向複製目的地之階層之快取記憶體進行寫入之複雜程序，故期待一種記憶體裝置，其係如專利文獻1般具有複數種動作模式者，且能夠實現不同動作模式之胞構成間的直接之區塊複製。 本發明係鑒於上述情況而完成者，其目的在於提供一種能夠實現動作模式不同之胞構成間的直接之區塊複製的記憶體裝置。 [解決問題之技術手段] 本發明係一種記憶體裝置，其係具備記憶胞陣列者，該記憶胞陣列由包含MTJ元件與胞電晶體之串聯電路之複數個記憶胞呈行列狀配置而成，且具備：複數個位元線對，其等設置於行方向，包含連接有第1上述記憶胞之第1位元線及連接有第2上述記憶胞之第2位元線；複數條字元線，其等設置於列方向，各自連接於與互不相同之上述位元線對連接之上述第1記憶胞或上述第2記憶胞；模式選擇部，其具有第1模式、第2模式及第3模式中之至少任意2種作為動作模式且從中選擇任一動作模式，該第1模式係將1個上述第1記憶胞或1個上述第2記憶胞作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第2模式係將N設為1以上之整數，將包含連接於1個上述位元線對之N個上述第1記憶胞與N個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第3模式係將M設為不同於N之1以上之整數，將包含連接於1個上述位元線對之M個上述第1記憶胞與M個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入；列選擇電路，其基於上述動作模式，使連接有上述讀出對象及上述寫入對象之上述第1記憶胞及上述第2記憶胞之上述字元線有效；複數個讀出部，其等對應於上述複數個位元線對而分別設置，各自包含連接於成對之上述第1位元線與上述第2位元線之間的感測放大器，自上述讀出對象進行1位元之資料之讀出；及複數個寫入部，其等對應於上述複數個位元線對而分別設置，各自連接於成對之上述第1位元線與上述第2位元線，向上述第1位元線與上述第2位元線之一者或兩者流通以寫入電流，對上述寫入對象寫入1位元之資料。 又，本發明係一種記憶體裝置，其係具備記憶胞陣列者，該記憶胞陣列由電阻變化型記憶元件或鐵電記憶體元件與胞電晶體連接成之複數個記憶胞呈行列狀配置而成，且具備：複數個位元線對，其等設置於行方向，包含連接有第1上述記憶胞之第1位元線及連接有第2上述記憶胞之第2位元線；複數條字元線，其等設置於列方向，各自連接於與互不相同之上述位元線對連接之上述第1記憶胞或上述第2記憶胞；模式選擇部，其具有第1模式、第2模式及第3模式中之至少任意2種作為動作模式，且從中選擇任一動作模式，該第1模式係將1個上述第1記憶胞或1個上述第2記憶胞作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第2模式係將N設為1以上之整數，將包含連接於1個上述位元線對之N個上述第1記憶胞與N個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第3模式係將M設為不同於N之1以上之整數，將包含連接於1個上述位元線對之M個上述第1記憶胞與M個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入；列選擇電路，其基於上述動作模式，使連接有上述讀出對象及上述寫入對象之上述第1記憶胞及上述第2記憶胞之上述字元線有效；複數個讀出部，其等對應於上述複數個位元線對而分別設置，各自連接於成對之上述第1位元線與上述第2位元線，自上述讀出對象進行1位元之資料之讀出；複數個寫入部，其等對應於上述複數個位元線對而分別設置，各自連接於成對之上述第1位元線與上述第2位元線，向上述第1位元線與上述第2位元線之一者或兩者流通以寫入電流或施加寫入電壓，而對上述寫入對象寫入1位元之資料。 [發明之效果] 根據本發明，第1位元線與第2位元線之間之任一動作模式之讀出對象及寫入對象之胞構成均為1位元之胞構成，故於任一動作模式下之讀出動作中，自位元線對獲得之資料均為1位元，因此，能將該資料直接用於不同動作模式之寫入動作，由此能夠實現動作模式不同之胞構成間的直接之區塊複製。
於圖1中，實施本發明之記憶體裝置10具備控制記憶體裝置10之各部之控制部11、記憶胞陣列12、列解碼器14、列選擇電路15、行解碼器17、行電路18、模式選擇部19。再者，以下之說明中，於1位元之輸入資料為「1」之情形時，與之對應的輸入資料信號IN為「H位準」，且將使該輸入資料信號IN反轉所得之輸入資料信號INB設為「L位準」，於1位元資料為「0」之情形時，與之對應的輸入資料信號IN為「L位準」，且將輸入資料信號INB設為「H位準」。又，關於與所讀出資料對應之輸出資料信號Out和使該輸出資料信號Out反轉所得之輸出資料信號OutB，亦係設為與輸入資料信號IN、INB同樣。 於記憶胞陣列12，呈行列狀配置有複數個記憶胞。記憶胞有作為第1記憶胞之記憶胞MCa、作為第2記憶胞之記憶胞MCb、作為第1參考胞之參考胞RCa、及作為第2參考胞之參考胞RCb。 於記憶胞之各行，於其行方向(圖1之上下方向)交替地分別配置有記憶胞MCa與記憶胞MCb，且於行之端部配置有參考胞RCa與參考胞RCb。藉此，於列方向(圖1之左右方向)，分別形成有複數個記憶胞MCa排成之複數列、複數個記憶胞MCb排成之複數列、複數個參考胞RCa排成之列、及複數個參考胞RCb排成之列。 與記憶胞之各行對應地，於行方向分別延伸設置有位元線對BP與源極線對SP。各位元線對BP分別包含第1位元線BLa與第2位元線BLb，各源極線對SP分別包含第1源極線SLa與第2源極線SLb。針對每行，在對應於該行之第1位元線BLa與第1源極線SLa之間，分別連接有該行內之各記憶胞MCa與參考胞RCa。同樣地，針對每行，在對應於該行之第2位元線BLb與第2源極線SLb之間，分別連接有該行內之各記憶胞MCb與參考胞RCb。 與記憶胞MCa、MCb之各列對應地，於列方向分別延伸設置有字元線WL。又，與參考胞RCa之列對應地，於列方向延伸設置有作為第1參考字元線之參考字元線WRLa，與參考胞RCb之列對應地，於列方向延伸設置有作為第2參考字元線之參考字元線WRLb。於各字元線WL、參考字元線WRLa、WRLb，連接有各自對應之列之記憶胞。藉此，在對應於記憶胞MCa之列之1條字元線WL各連接有1個各行之記憶胞MCa，在對應於記憶胞MCb之列之1條字元線WL各連接有1個各行之記憶胞MCb。又，於參考字元線WRLa，分別連接有各行之參考胞RCa，於參考字元線WRLb，分別連接有各行之參考胞RCb。 藉由如上所述般於字元線WL連接記憶胞MCa或記憶胞MCb，而於1條字元線WL，連接有被連接於互不相同之位元線對BP之記憶胞MCa或記憶胞MCb。再者，所謂連接於位元線對BP係指連接於構成該位元線對BP之第1位元線BLa與第2位元線BLb之任一者。 記憶胞MCa具有將胞電晶體21與MTJ(Magnetic Tunnel Junction)元件(磁穿隧接面元件)22串聯連接而成之串聯電路，該串聯電路連接於第1位元線BLa與第1源極線SLa之間。具體而言，胞電晶體21之例如汲極連接於第1源極線SLa，胞電晶體21之源極連接於MTJ元件22之一端，MTJ元件22之另一端連接於第1位元線BLa。又，胞電晶體21之閘極連接於字元線WL。 如圖2A所示，MTJ元件22具有磁化固定層22b與磁化自由層22c隔著絕緣膜22a積層而成之構成，記憶胞MCa能夠按照相對於MTJ元件22之磁化狀態、即磁化方向固定之磁化固定層22b的磁化自由層22c之磁化方向記憶1位元。磁化自由層22c之磁化方向能夠按使指定閾值以上之電流於MTJ元件22中流通之朝向而改變。再者，眾所周知，MTJ元件22於磁化固定層22b與磁化自由層22c之磁化方向一致之平行狀態時成為電阻值較小之低電阻狀態，在相對於磁化固定層22b的磁化自由層22c之磁化方向為相反方向之反平行狀態時成為電阻值較大之高電阻狀態。 記憶胞MCb為與記憶胞MCa相同之構成，且MTJ元件22之構成亦如圖2A所示般相同。該記憶胞MCb係胞電晶體21與MTJ元件22之串聯電路連接於第2位元線BLb與第2源極線SLb之間。於該記憶胞MCb中，亦係胞電晶體21連接於第2源極線SLb側，MTJ元件22連接於第2位元線BLb側。又，關於記憶胞MCb之胞電晶體21，亦係其閘極連接於字元線WL。 此例中，記憶胞MCa、MCb在流動於MTJ元件22之寫入電流係自源極線朝位元線之方向流動之情形時，成為低電阻狀態，於自位元線朝源極線之方向流動之情形時，成為高電阻狀態。 參考胞RCa、RCb於下述之1胞模式之讀出動作中用作判斷記憶胞MCa、MCb之電阻值之高低之基準。該等參考胞RCa、RCb係與記憶胞MCa同樣地，具有將胞電晶體21與MTJ元件23串聯連接而成之串聯電路。參考胞RCa、RCb所使用之MTJ元件23被調整成其電阻狀態顯示高電阻狀態與低電阻狀態之中間之電阻值。 參考胞RCa係胞電晶體21與MTJ元件23之串聯電路連接於第1位元線BLa與第1源極線SLa之間，胞電晶體21之閘極連接於參考字元線WRLa。又，參考胞RCb係胞電晶體21與MTJ元件23之串聯電路連接於第2位元線BLb與第2源極線SLb之間，胞電晶體21之閘極連接於參考字元線WRLb。 模式選擇部19選擇動作模式。此例之記憶體裝置10具有1胞模式、2胞模式、4胞模式作為動作模式。1胞模式係將1個記憶胞MCa或1個記憶胞MCb作為讀出對象及寫入對象(以下，將其等統稱為存取對象)而進行1位元資料之讀出及寫入之模式，相當於第1模式。於1胞模式中，記憶胞MCa或記憶胞MCb之各者成為保存1位元資料之胞構成。 2胞模式係將包含各1個記憶胞MCa、MCb之1個胞單元作為存取對象而進行1位元之資料之讀出及寫入之模式。又，4胞模式係將包含各2個記憶胞MCa、MCb之1個胞單元作為存取對象而進行1位元之資料之讀出及寫入之模式。2胞模式及4胞模式均為藉由記憶胞MCa與記憶胞MCb保存互補資料而以1個胞單元保存1位元資料之胞構成。即，為如下構成：構成胞單元之記憶胞MCa與記憶胞MCb之對中的一者保存「1」之資料，另一者保存「0」之資料，其等之各MTJ元件22之電阻狀態(高電阻狀態、低電阻狀態)互為相反。又，4胞模式係2個記憶胞MCa彼此保存相同資料，2個記憶胞MCb彼此保存相同資料。 2胞模式及4胞模式中，藉由連接於同一位元線對BP之、即此例中為同一行內之相同數量之記憶胞MCa與記憶胞MCb而構成胞單元。因此，於2胞模式中，將同一行內之各1個記憶胞MCa、MCb作為1個胞單元，4胞模式中，將同一行內之各2個記憶胞MCa、MCb作為1個胞單元。又，此例中，將於行方向連續之記憶胞MCa、MCb組合而構成記憶胞單元，但並不限定於此。 本發明之第2模式係將包含連接於1個位元線對之N個第1記憶胞與N個第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入之模式，第3模式係將包含連接於1個位元線對之M個第1記憶胞與M個第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入之模式。上述2胞模式相當於將N設為「1」之情形時之第2模式，上述4胞模式相當於將M設為「2」之情形時之第3模式。胞單元只要由連接於1個位元線對之相同數量之記憶胞MCa與記憶胞MCb構成即可，此時其中一記憶胞MCa或記憶胞MCb之個數為「N」或「M」之值。再者，此例係對將N設為「1」且將M設為「2」之情形進行了說明，但N、M之值只要為1以上之整數，則並不限定於此。但是，於N與M為相同值之情形時會變成相同模式，因此若要將第2模式與第3模式設為不同模式，則要使N與M為互不相同之值。 又，於此例中，能夠選擇之動作模式為3種模式，但亦可能夠選擇2種模式或4種模式以上。例如，亦可能夠選擇包含1胞模式、與2胞模式或4胞模式中任一動作模式之2種模式。又，例如，亦可能夠選擇2胞模式與4胞模式之2種模式。進而，例如，亦可加上由連接於位元線對BP之各3個記憶胞MCa與記憶胞MCb構成胞單元之6胞模式在內，而能夠選擇1胞模式、2胞模式、4胞模式及6胞模式之4種模式。但是，1胞模式以外之動作模式之胞單元係如上所述般由連接於1個位元線對之相同數量之記憶胞MCa及記憶胞MCb構成。 如上所述之動作模式之存取對象係記憶胞之個數越少則越有利於大容量化，記憶胞之個數越多則在動作速度之快、可靠性之高等方面較為有利。例如，記憶體裝置10被用作3階層之快取記憶體，以記憶胞之每複數列按各動作模式動作之方式，由模式選擇部19按列選擇動作模式，將1胞模式之複數列用作最下位之階層之L3快取，將4胞模式之複數列用作最上位之階層之L1快取，將剩餘列以2胞模式而用作L2快取。 此例中，如上所述，能以列單位選擇動作模式，動作模式除列單位以外，還能以行單位、將記憶胞陣列任意分割而成之區域單位等進行選擇。又，亦能夠於記憶體裝置10之動作中，藉由變更動作模式，而使例如快取記憶體之各階層之容量可變。再者，於2胞模式中，必須以行內之各1個記憶胞MCa、MCb為最低單位而選擇動作模式，於4胞模式中，必須以行內之各2個記憶胞MCa、MCb為最低單位而選擇動作模式。因此，於按列選擇動作模式之情形時，於2胞模式中以由記憶胞MCa、MCb之各1列構成之2列單位選擇動作模式，又，於4胞模式下以由記憶胞MCa、MCb之各2列構成之4列單位選擇動作模式。 模式選擇部19將模式選擇資訊輸送至列解碼器14與控制部11。模式選擇資訊中，包括哪一列選擇了哪種動作模式、於2胞模式、4胞模式中被設為1組之列等資訊。 列解碼器14將基於來自控制部11之列位址、與來自模式選擇部19之選擇資訊之選擇信號輸出至列選擇電路15。列選擇電路15基於選擇信號而使任一字元線WL有效。藉此，藉由列選擇電路15，而將連接有存取對象之記憶胞MCa及記憶胞MCb之字元線WL設為有效(H位準)。 列選擇電路15係於1胞模式下之寫入動作中，使1條字元線WL有效。藉此，將連接於字元線WL之各記憶胞MCa或各記憶胞MCb之胞電晶體21設為接通，對已接通之各記憶胞MCa或各記憶胞MCb分別寫入1位元資料。 又，列選擇電路15係於1胞模式下之讀出動作中，使1條字元線WL、以及參考字元線WRLa與參考字元線WRLb之任一者有效。列選擇電路15係於例如使連接有記憶胞MCa之字元線WL有效之情形時，使參考字元線WRLb有效，於使連接有記憶胞MCb之字元線WL有效之情形時，使參考字元線WRLa有效。藉此，以記憶胞MCa與參考胞RCb為1組，且以記憶胞MCb與參考胞RCa為1組，而進行1位元資料之讀出。 再者，藉由利用行電路18控制每行之寫入及讀出，能夠對1列中之全部記憶胞MCa或記憶胞MCb進行1位元資料之寫入或讀出，或者對一部分記憶胞MCa或記憶胞MCb進行1位元資料之寫入或讀出。其針對存取對象成為胞單元之2胞模式、4胞模式之情形亦係同樣。 於2胞模式及4胞模式下之寫入動作及讀出動作中，列選擇電路15使連接有構成要進行讀出或寫入之胞單元之記憶胞MCa與記憶胞MCb的各字元線WL有效。於2胞模式中，2條字元線WL被設為有效，於4胞模式中，4條字元線WL被設為有效。 行解碼器17被從控制部11輸入行位址，而輸出基於行位址之行選擇信號CS(參照圖2B)。此例中，行選擇信號CS係用於讀出動作之行選擇。行電路18係於記憶胞之每行設置有讀寫電路25。各讀寫電路25針對所對應之行而進行1位元資料之讀出及寫入。 控制部11將控制行電路18之各種信號輸出至行電路18。作為各種信號，有第1～第3寫入信號WE1～WE3、WEB1～WEB3、傳送閘極信號GC、GCB、預充電信號PG、讀出信號RE等。第1～第3寫入信號WEB1～WEB3、傳送閘極信號GCB係使第1～第3寫入信號WE1～WE3、傳送閘極信號GC反轉所得之信號。再者，以下之說明中，關於第1～第3寫入信號WEB1～WEB3、傳送閘極信號GCB，有時會予以省略。 控制部11係在寫入動作時，於1胞模式中僅輸出第1寫入信號WE1，於2胞模式中輸出第1寫入信號WE1與第2寫入信號WE2。又，於4胞模式中輸出第1～3寫入信號WE1～WE3。 再者，此例中，於寫入動作時，控制部11控制向讀寫電路25之各者輸送之第1～第3寫入信號WE1～WE3(WEB1～WEB3)，藉此，控制使哪一讀寫電路25動作，即對哪一行進行寫入動作，但亦可藉由行解碼器17等而與讀出動作等同樣地控制。 如圖2B中表示1行之位元線對BP、源極線對SP、及讀寫電路25般，對於第1源極線SLa、第2源極線SLb，分別經由驅動電晶體31a、31b而供給電源電壓VDD。該驅動電晶體31a、31b係藉由使第1寫入信號WE1反轉所得之第1寫入信號WEB1而於寫入動作時以外之期間接通。 預充電電晶體32a、32b分別連接於第1位元線BLa與第1源極線SLa之間、第2位元線BLb與第2源極線SLb之間。該等預充電電晶體32a、32b藉由預充電信號PG而接通，藉此，將第1位元線BLa、第2位元線BLb分別連接於被供給有電源電壓VDD之第1源極線SLa、第2源極線SLb而進行預充電。預充電信號PG於未進行讀出動作、寫入動作等之情形時，被設為有效(L位準)。 讀寫電路25具有行選擇電路34、讀出部35、寫入部36、傳送閘極電路37。行選擇電路34包含轉移閘極34a、34b與反相器34c。 讀出部35係經由轉移閘極34a而連接於第1位元線BLa，且經由轉移閘極34b而連接於第2位元線BLb。轉移閘極34a、34b係於構成其等之pMOS(Positive Metal Oxide Semiconductor，p型金屬氧化物半導體)電晶體被輸入行選擇信號CS，且於nMOS(Negative Metal Oxide Semiconductor，n型金屬氧化物半導體)電晶體經由反相器34c被輸入行選擇信號CS。藉由行解碼器17而使行選擇信號CS為有效(L位準)，藉此，第1位元線BLa及第2位元線BLb經由已接通之轉移閘極34a、34b而連接於讀出部35，從而能夠自該第1位元線BLa及第2位元線BLb之行讀出1位元資料之讀出。 讀出部35具有電晶體39a、39b、41、42a、42b、43。電晶體39a、39b、41為nMOS電晶體，電晶體42a、42b、43為pMOS電晶體。該讀出部35於通常之讀出動作時，作為檢測來自第1位元線BLa與第2位元線BLb之各電流並輸出互補性之輸出資料信號Out、OutB之感測放大器而發揮功能。又，讀出部35於複製模式中，作為將所讀出之1位元資料(輸出資料信號Out、OutB)鎖存之鎖存電路而發揮功能。複製模式係自讀出對象向與該讀出對象連接於同一位元線對BP之另一寫入對象複製1位元資料之模式。如上所述，讀出對象、寫入對象於1胞模式中為記憶胞MCa或MCb，於2胞模式及4胞模式中為胞單元。通常，複製模式下之讀出對象之動作模式與寫入對象之動作模式互不相同。 電晶體39a係於其汲極經由轉移閘極34a而連接有第1位元線BLa，電晶體39b係於其汲極經由轉移閘極34b而連接有第2位元線BLb。又，電晶體39a、39b相互間連接有閘極與汲極。各電晶體39a、39b之源極分別經由電晶體41而接地。電晶體41藉由讀出信號RE成為有效(H位準)而被設為接通。讀出信號RE於讀出動作、寫入動作、複製模式之動作時被設為有效。 如上所述般連接之電晶體39a、39b構成正回授迴路形成為電流路徑之感測放大器39。感測放大器39係藉由電晶體41接通而作動，將基於第1位元線BLa與第2位元線BLb之電流差之節點Na、Nb之電位作為輸出資料信號Out、OutB而輸出。節點Na係電晶體39a之汲極與第1位元線BLa之連接點，節點Nb係電晶體39b之汲極與第2位元線BLb之連接點。 電晶體42a係與電晶體39a之間汲極彼此、閘極彼此分別連接，電晶體42b係與電晶體39b之間汲極彼此、閘極彼此分別連接。電晶體42a、42b之各源極係經由電晶體43而被供給電源電壓VDD。電晶體43係於閘極被輸入傳送閘極信號GCB。藉由電晶體43接通，而使電晶體39a、39b、42a、42b作為鎖存電路發揮功能。即，藉由電晶體43之接通，而形成由電晶體39a、42a構成之反相器、與由電晶體39b、42b構成之反相器交叉耦合而成之鎖存電路。電晶體43係於複製模式之讀出動作後被設為接通。即便藉由行選擇電路34將讀出部35與第1位元線BLa及第2位元線BLb斷離，亦能夠藉由使讀出部35作為鎖存電路發揮功能，而自讀出部35對寫入部36輸入1位元之讀出資料。 寫入部36包含第1驅動電路51、第2驅動電路52、輸入閘極電路47等。輸入閘極電路47包含轉移閘極47a、47b。寫入部36係於信號線ILa之一端連接有轉移閘極47a，且於信號線ILb之一端連接有轉移閘極47b。1位元之輸入資料作為互補性之輸入資料信號IN、INB而經由轉移閘極47a、47b輸入至信號線ILa、ILb。此例中，轉移閘極47a、47b於傳送閘極信號GC為無效(L位準)時接通，而容許輸入資料信號IN、INB向寫入部36之輸入。 再者，此例中係藉由上述之傳送閘極信號GC而使轉移閘極47a、47b接通，傳送閘極信號GC係於複製模式時控制讀出部35與寫入部36之連接之信號。因此，轉移閘極47a、47b於自緊隨複製模式之讀出動作之後至寫入動作之完成為止之期間以外始終接通。又，如下所述，經由第1位元線BLa、第2位元線BLb，第1驅動電路51、第2驅動電路52連接於讀出部35。因此，於讀出動作時，互補性之輸入資料信號IN、INB有時會對讀出部35之讀出動作產生影響。為了消除該影響，經由NAND(NOT-AND，反及)電路61a、61b而對寫入部36輸入有輸入資料信號IN、INB。NAND電路61a中被輸入有輸入資料信號IN與第1寫入信號WE1，NAND電路61b中被輸入有輸入資料信號INB與第1寫入信號WE1。藉此，即便於轉移閘極47a、47b為接通之狀態下，在進行實際之寫入動作以外之期間，信號線ILa、ILb之各信號位準亦始終成為「H位準」。再者，藉由NAND電路61a、61b，向寫入部36輸入之輸入資料信號IN、INB被反轉。 第1驅動電路51係對連接於第1位元線BLa之記憶胞MCa流通以寫入電流者，包含驅動器53a～55a、53b～55b。驅動器53a～55a係輸入連接於信號線ILb，輸出連接於第1位元線BLa。又，驅動器53b～55b係輸入連接於信號線ILa，輸出連接於第1源極線SLa。驅動器53a、53b中被輸入有第1寫入信號WE1、WEB1作為控制信號。藉此，驅動器53a、53b係於第1寫入信號WE1為有效(H位準)時，即於1胞模式、2胞模式、4胞模式之任一寫入動作時均作動，而於自輸出成為「H位準」之一驅動器流向輸出成為「L位準」之另一驅動器之方向對第1位元線BLa與第1源極線SLa之間之胞電晶體21成為接通之記憶胞MCa流通以寫入電流。 驅動器54a、54b被輸入第2寫入信號WE2、WEB2作為控制信號，驅動器55a、55b被輸入第3寫入信號WE3、WEB3作為控制信號。因此，於2胞模式及4胞模式中，驅動器54a、54b作動，於4胞模式中，驅動器55a、55b作動。驅動器54a、54b、55a、55b於作動時與驅動器53a、53b同樣地流通以寫入電流。如此，根據與動作模式對應之胞構成，即構成寫入對象之記憶胞之個數越多，則越增加驅動器以增大寫入電流。 第2驅動電路52係對連接於第2位元線BLb之記憶胞MCb流通以寫入電流者，包含與第1驅動電路51之驅動器53a～55a、53b～55b同樣之驅動器56a～58a、56b～58b。驅動器56a～58a係輸入連接於信號線ILa，輸出連接於第2位元線BLb。又，驅動器56b～58b係輸入連接於信號線ILb，輸出連接於第2源極線SLb。驅動器56a、56b中被輸入有第1寫入信號WE1、WEB1作為控制信號。又，驅動器57a、57b被輸入第2寫入信號WE2、WEB2作為控制信號，驅動器58a、58b被輸入第3寫入信號WE3、WEB3作為控制信號。藉此，第2驅動電路52於1胞模式、2胞模式、4胞模式中，驅動器55a、55b作動，於2胞模式及4胞模式中，驅動器57a、57b作動，於4胞模式中，驅動器58a、58b作動。如此，根據與動作模式對應之胞構成，而增加驅動器以增大寫入電流。 如上所述般構成之第1驅動電路51係於輸入資料為「1」之情形時，自第1源極線SLa經由記憶胞MCa而向第1位元線BLa之方向流通以寫入電流，使MTJ元件22變化為低電阻狀態。又，第1驅動電路51於輸入資料為「0」之情形時，自第1位元線BLa經由記憶胞MCa而向第1源極線SLa之方向流通以寫入電流，使MTJ元件22變化為高電阻狀態。 另一方面，第2驅動電路52於輸入資料為「1」之情形時，自第2位元線BLb經由記憶胞MCb而向第2源極線SLb之方向流通以寫入電流，使MTJ元件22變化為高電阻狀態。又，第2驅動電路52於輸入資料為「0」之情形時，自第2源極線SLb經由記憶胞MCb而向第2位元線BLb之方向流通以寫入電流，使MTJ元件22變化為低電阻狀態。 再者，於第1寫入信號WE1為無效時，驅動器53a～58a、53b～58b由於輸出成為高阻抗狀態，故而各自之輸出與第1位元線BLa、第2位元線BLb、第1源極線SLa、第2源極線SLb電性斷離。再者，於第1寫入信號WE1為無效時，第2寫入信號WE2、第3寫入信號WE3亦成為無效。 於讀寫電路25內，成為讀出部35之輸出端之節點Na、Nb、與成為寫入部36之輸入端之信號線ILa、ILb經由傳送閘極電路37而連接。即，寫入部36係輸入端連接到連接同一位元線對BP之讀出部35的鎖存電路之輸出端。 傳送閘極電路37包含轉移閘極37a、37b。信號線ILa經由轉移閘極37a而連接於節點Nb，信號線ILb經由轉移閘極37b而連接於節點Na。藉由如此般連接，自讀出部35經由傳送閘極電路37向寫入部36輸入之輸出資料信號Out、OutB變得與輸入資料信號IN、INB同等。 轉移閘極37a、37b係藉由在自緊隨複製模式之讀出動作之後至寫入動作之完成為止之期間傳送閘極信號GC變得有效而接通。藉由該轉移閘極37a、37b之接通，由讀出部35讀出之1位元資料被直接輸入至寫入部36。 接下來，對上述之構成之作用進行說明。針對記憶胞之各行之動作基本相同，因此以針對1行之動作為例進行說明。又，為了簡化說明，如圖3所示，對記憶胞之1行之各列分配L1～L3快取記憶體，根據L1～L3快取記憶體而由模式選擇部19選擇動作模式。 圖3之例中，記憶胞MCa1與記憶胞MCb1係以1胞模式被存取，記憶胞MCa2與記憶胞MCb2構成2胞模式之1個胞單元CU2，以2胞模式被存取。記憶胞MCa3、MCa4與記憶胞MCb3、MCb4構成4胞模式之1個胞單元CU4，以4胞模式被存取。記憶胞MCa1與記憶胞MCb1被分配至L3快取，胞單元CU2被分配至L2快取，胞單元CU4被分配至L1快取。再者，將連接於記憶胞MCa1～MCa4之字元線設為字元線WLa1～WLa4，將連接於記憶胞MCb1～MCb4之字元線設為字元線WLb1～WLb4。 首先，對2胞模式下之寫入動作與讀出動作進行說明。並不限於2胞模式之情形，如圖4所示，通常之寫入動作之前成為預充電狀態。於該預充電狀態下，預充電信號PG為有效，行選擇信號CS為有效，傳送閘極信號GC為無效，讀出信號RE為無效，第1～第3寫入信號WE1～WE3為無效。 因此，第1源極線SLa、第2源極線SLb分別經由已接通之驅動電晶體31a、31b而被供給有電源電壓VDD。又，藉由已接通之預充電電晶體32a、32b，第1位元線BLa與第1源極線SLa連接，第2位元線BLb與第2源極線SLb連接，因此，第1位元線BLa、第2位元線BLb被預充電。此時，行選擇電路34之轉移閘極34a、34b為接通，因此，第1位元線BLa、第2位元線BLb與讀出部35處於連接狀態，但由於電晶體41斷開，故而包括感測放大器39在內，讀出部35未動作。 又，由於傳送閘極電路37之各轉移閘極37a、37b斷開，故而讀出部35與寫入部36之經由傳送閘極電路37之連接成為斷離狀態。再者，即便於通常之寫入動作時，傳送閘極信號GC亦維持無效，因此，讀出部35與寫入部36之連接維持斷離狀態。 當被輸入用以將胞單元CU2作為寫入對象之位址時，控制部11便基於該位址與來自模式選擇部19之選擇資訊，而特定出動作模式為2胞模式，使針對胞單元CU2之讀寫電路25之第1寫入信號WE1與第2寫入信號WE2分別有效。此時，預充電信號PG與行選擇信號CS分別被設為無效。再者，此處，只要控制針對各行之讀寫電路25各者之第1寫入信號WE1與第2寫入信號WE2，便可選擇要進行寫入之行。 又，同時，當用以將胞單元CU2作為寫入對象之列位址被輸入至列解碼器14時，基於該列位址與選擇資訊，分別連接於構成胞單元CU2之記憶胞MCa2、MCb2之字元線WLa2、WLb2由列選擇電路15設為有效。 藉由第1寫入信號WE1成為有效，驅動電晶體31a、31b斷開，第1源極線SLa、第2源極線SLb與電源斷離。又，藉由預充電信號PG成為無效，預充電電晶體32a、32b斷開，第1位元線BLa、第2位元線BLb分別與第1源極線SLa、第2源極線SLb斷離。進而，藉由行選擇信號CS成為無效，行選擇電路34之各轉移閘極34a、34b分別斷開，第1位元線BLa及第2位元線BLb、與讀出部35斷離。 由於傳送閘極信號GC為無效，故而輸入閘極電路47之各轉移閘極47a、47b處於接通狀態。而且，藉由輸入至NAND電路61a、61b之第1寫入信號WE1成為有效，將與輸入資料對應之輸入資料信號IN、INB反轉所得之信號自NAND電路61a、61b分別輸出。而且，將輸入資料信號IN、INB反轉所得之信號經由轉移閘極47a、47b、信號線ILa、ILb而分別被輸入至第1驅動電路51、第2驅動電路52。 如上所述，第1寫入信號WE1、第2寫入信號WE2成為有效，因此，第1驅動電路51之驅動器53a、53b、54a、54b、與第2驅動電路52之驅動器56a、56b、57a、57b分別作動。而且，於第1驅動電路51中係藉由作動之驅動器53a、53b、54a、54b而流通與信號線ILa、ILb之信號位準相應之朝向之寫入電流，又，於第2驅動電路52中係藉由作動之驅動器56a、56b、57a、57b而流通與信號線ILa、ILb之信號位準相應之朝向之寫入電流。此時，由於字元線WLa2、WLb2為有效，故而記憶胞MCa2、MCb2之胞電晶體21分別接通。 因此，來自第1驅動電路51之寫入電流流入至記憶胞MCa2之MTJ元件22，來自第2驅動電路52之寫入電流流入至記憶胞MCb2之MTJ元件22。藉此，記憶胞MCa2、MCb2之各MTJ元件22之磁化狀態發生變化。例如，於輸入資料為「1」之情形時，於自第1源極線SLa經由記憶胞MCa2朝向第1位元線BLa之方向流動寫入電流，於自第2位元線BLb經由記憶胞MCb2朝向第2源極線SLb之方向流動寫入電流。藉此，記憶胞MCa2之MTJ元件22成為低電阻狀態，又，記憶胞MCb2之MTJ元件22成為高電阻狀態。就結果而言，於胞單元CU2中保存資料「1」。 另一方面，於輸入資料為「0」之情形時係與輸入資料為「1」之情形反向地流動寫入電流，因此，記憶胞MCa2之MTJ元件22成為高電阻狀態，又，記憶胞MCb2之MTJ元件22成為低電阻狀態。就結果而言，於胞單元CU2中保存資料「0」。 於任一情形時，均係記憶胞MCa2與記憶胞MCb2之磁化狀態互為相反，因此，只要記憶胞MCa2、MCb2之各者設為保存資料之胞，便會寫入有互補資料。 如上所述般，當向胞單元CU2之寫入完成時便成為預充電狀態，預充電信號PG、行選擇信號CS被設為有效，又，第1寫入信號WE1、第2寫入信號WE2被設為無效。進而，字元線WLa2、WLb2被設為無效。再者，即便不再流動寫入電流，又，即便進行阻斷向記憶體裝置10之電源供給等操作，記憶胞MCa2及MCb2之磁化狀態亦不會發生變化，而是非揮發性地於胞單元CU2中記憶1位元之資料。 於自胞單元CU2讀出1位元資料之情形時，如圖5所示，自預充電狀態變成預充電信號PG設為無效，且讀出信號RE設為有效而開始讀出動作。藉此，預充電電晶體32a、32b斷開，第1位元線BLa、第2位元線BLb分別與第1源極線SLa、第2源極線SLb電性斷離。又，藉由讀出信號RE成為有效，而使得電晶體41接通，讀出部35之感測放大器39作動。此時，行選擇信號CS自預充電狀態維持有效，因此，第1位元線BLa、第2位元線BLb為連接於感測放大器39之狀態。再者，此處，只要控制針對各行之讀寫電路25各者之行選擇信號CS，便可選擇要進行讀出之行。 又，以與寫入動作之情形同樣之方式，基於胞單元CU2之列位址與選擇資訊，與構成成為讀出對象之胞單元CU2之記憶胞MCa2、MCb2連接的字元線WLa2、WLb2分別由列選擇電路15設為有效。藉此，記憶胞MCa2與記憶胞MCb2之各胞電晶體21接通。 於第1源極線SLa、第2源極線SLb，分別被供給有電源電壓VDD，因此，自第1源極線SLa經由記憶胞MCa2向第1位元線BLa流動電流，自第2源極線SLb經由記憶胞MCb2向第2位元線BLb流動電流。而且，流入至第1位元線BLa及第2位元線BLb之各電流經由行選擇電路34而流向感測放大器39。此時，於第1位元線BLa，流動有與記憶胞MCa2之MTJ元件22之電阻狀態(電阻值)相應之電流，於第2位元線BLb，流動有與記憶胞MCb2之MTJ元件22之電阻狀態相應之電流。記憶胞MCa2、MCb2之各MTJ元件22中之任一者為高電阻狀態，另一者為低電阻狀態，因此，流動於第1位元線BLa與第2位元線BLb之各電流產生差。根據該電流差，感測放大器39之節點Na、Nb中之一者成為「H位準」，另一者成為「L位準」。 例如，於記憶胞MCa2之MTJ元件22為低電阻狀態，記憶胞MCb之MTJ元件22為高電阻狀態之情形時，相較於第2位元線BLb，流動於第1位元線BLa之電流變大，因此，節點Na成為「H位準」，節點Nb成為「L位準」。其結果為，獲得讀出資料「1」(輸出資料信號Out為「H位準」，輸出資料信號OutB為「L位準」)。另一方面，於記憶胞MCa2之MTJ元件22為高電阻狀態，記憶胞MCb之MTJ元件22為低電阻狀態之情形時，相較於第1位元線BLa，流動於第2位元線BLb之電流變大，因此，節點Na成為「L位準」，節點Nb成為「H位準」。其結果為，獲得讀出資料「0」(輸出資料信號Out為「L位準」，輸出資料信號OutB為「H位準」)。 1胞模式及4胞模式下之1位元資料之寫入及讀出除被設為有效之字元線與寫入信號不同以外，與上述2胞模式同樣。 例如，於以1胞模式對記憶胞MCa或記憶胞MCb寫入1位元資料之情形時，連接有成為寫入對象之記憶胞MCa1之字元線WLa1或連接有記憶胞MCb2之字元線WLb1被設為有效。又，僅第1寫入信號WE1被設為有效。藉此，第1驅動電路51之驅動器53a、53b作動，又，第2驅動電路52之驅動器56a、56b作動，對記憶胞MCa或記憶胞MCb寫入1位元資料。 於相對於如此般以1胞模式被寫入1位元資料之記憶胞MCa或記憶胞MCb讀出資料之情形時，連接有成為讀出對象之記憶胞MCa1之字元線WLa1或連接有記憶胞MCb1之字元線WLb1之任一者被設為有效，並且，根據讀出對象，參考字元線WRLa或參考字元線WRLb中之任一者被設為有效。 例如於記憶胞MCa1為讀出對象之情形時，與字元線WLa1一起，連接於第2位元線BLb的參考胞RCb所對應之參考字元線WRLb被設為有效，該第2位元線BLb係與連接有記憶胞MCa1之第1位元線BLa不同。於該情形時，於第1位元線BLa，流動有與記憶胞MCa1之MTJ元件22之電阻狀態相應之電流，於第2位元線BLb，流動有與參考胞RCb之MTJ元件23之高電阻狀態與低電阻狀態之中間之電阻狀態相應的電流。其結果為，若記憶胞MCa1之MTJ元件22為低電阻狀態，則感測放大器39之節點Na之電位成為「H位準」，節點Nb之電位成為「L位準」，而獲得「1」作為讀出資料，若為高電阻狀態，則感測放大器39之節點Na之電位成為「L位準」，節點Nb之電位成為「H位準」，而獲得「0」作為讀出資料。 又，於以4胞模式對胞單元CU4寫入1位元資料之情形時，連接有構成成為寫入對象之胞單元CU4之記憶胞MCa3、MCa4、MCb3、MCb4的4條字元線WLa3、WLa4、WLb3、WLb4分別被設為有效。又，第1～第3寫入信號WE1～WE3分別被設為有效。藉此，第1驅動電路51之驅動器53a～55a、53b～55b作動，又，第2驅動電路52之驅動器56a～58a、56b～58b作動，而使記憶胞MCa3、MCa4、MCb3、MCb4之磁化狀態發生變化，對胞單元CU4寫入1位元資料。此時之記憶胞MCa3、MCa4之電阻狀態變得與2胞模式之MCa2相同，MCb3、MCb4之電阻狀態變得與2胞模式之MCb2相同。 於自如上所述般以4胞模式被寫入有1位元資料之胞單元CU4讀出資料之情形時，使與構成成為讀出對象之胞單元CU4之記憶胞MCa3、MCa4、MCb3、MCb4對應之4條字元線WLa3、WLa4、WLb3、WLb4分別有效而進行讀出動作。於胞單元CU4中，與記憶胞MCa3、MCa4之各MTJ元件22之合成電阻相應之電流流動於第1位元線BLa，與記憶胞MCb3、MCb4之各MTJ元件22之合成電阻相應之電流流動於第2位元線BLb。而且，根據該電流差，感測放大器39之節點Na、Nb中之一者成為「H位準」，另一者成為「L位準」。 例如於記憶胞MCa3、MCa4之各MTJ元件22為低電阻狀態且記憶胞MCb3、MCb4之各MTJ元件22為高電阻狀態之情形時，節點Na成為「H位準」，節點Nb成為「L位準」，而獲得讀出資料「1」。另一方面，於記憶胞MCa3、MCa4之各MTJ元件22為高電阻狀態且記憶胞MCb3、MCb4之各MTJ元件22為低電阻狀態之情形時，節點Na成為「L位準」，節點Nb成為「H位準」，而獲得讀出資料「0」。再者，以4胞模式藉由讀出動作而流動於第1位元線BLa、第2位元線BLb之電流與2胞模式之情形相比變大，故而節點Na、Nb之電位之變化較2胞模式更快，因此能夠較2胞模式縮短讀出期間。 如上所述，自任一動作模式之存取對象(記憶胞MCa1、MCb1、胞單元CU2、CU4)，均係讀出與寫入動作時所輸入之輸入資料相同之1位元資料。 繼而，針對上述構成中之複製模式下之動作，以將複製源設為作為1胞模式之存取對象之記憶胞MCb1且將複製目的地設為作為2胞模式之存取對象之胞單元CU2之情形為例進行說明。再者，於進行區塊複製之情形時，針對與區塊對應之各行同時進行相同動作即可。 於複製模式中，如圖6所示，依序進行讀出動作、鎖存動作、寫入動作。首先，為了自作為1胞模式之存取對象之記憶胞MCb1讀出1位元資料，而按照與上述相同之程序進行1胞模式下之讀出動作。此時，由於讀出對象為記憶胞MCb1，因此與記憶胞MCb1對應之字元線WLb1、及與參考胞RCa對應之參考字元線WRLa分別被設為有效。藉此，感測放大器39之各節點Na、Nb分別成為與記憶胞MCb1之MTJ元件22之電阻狀態相應之電位。 於讀出動作後，藉由控制部11，傳送閘極信號GC被設為有效且行選擇信號CS被設為無效，而進行鎖存動作。藉由傳送閘極信號GC成為有效，傳送閘極電路37之各轉移閘極37a、37b接通，而成為分別是感測放大器39之節點Na連接於信號線ILb且節點Nb連接於信號線ILa之狀態。因此，成為由讀出部35讀出之1位元資料被輸入至寫入部36之狀態。再者，藉由傳送閘極信號GC成為有效，輸入閘極電路47之各轉移閘極47a、47b斷開。 又，藉由傳送閘極信號GC成為有效，電晶體43接通。電晶體43一接通，讀出部35便作為鎖存電路而動作，而成為所讀出之1位元之資料保存於讀出部35之狀態。藉由行選擇信號CS成為無效，而由行選擇電路34將第1位元線BLa、第2位元線BLb與讀出部35斷離，但由於如上所述般讀出部35作為鎖存電路動作，故而節點Na、Nb之電位會維持即將斷離之前之狀態。再者，於複製模式中，讀出信號RE於鎖存動作時維持為有效。又，預充電信號PG於鎖存動作時被設為有效。 上述鎖存動作之後，為了對作為2胞模式之存取對象之胞單元CU2寫入1位元資料，按照上述程序進行2胞模式之寫入動作。此時，由於存取對象之胞單元CU2係由記憶胞MCa2、MCb2所構成，故而藉由列選擇電路15將與其等對應之字元線WLa2、WLb2分別設為有效。藉此，記憶胞MCa2、MCb2之各胞電晶體21分別接通。再者，於複製模式中係預先在寫入動作中使讀出部35作為鎖存電路動作，因此，讀出信號RE繼續設為有效。 藉由第1寫入信號WE1、第2寫入信號WE2被設為有效，而與通常之寫入動作同樣地，第1驅動電路51與第2驅動電路52作動，對連接於第1位元線BLa與第1源極線SLa之間之記憶胞MCa2、和連接於第2位元線BLb與第2源極線SLb之間之記憶胞MCb2分別流通以寫入電流，其等之各MTJ元件22之磁化狀態發生變化。 連接於節點Na之信號線ILb之電位(H或L位準)、連接於節點Nb之信號線ILa之電位(H或L位準)係與將讀出部35讀出之1位元之資料作為輸入資料而經由NAND電路61a、61b輸入時者相同。因此，若所讀出之資料為「1」，則記憶胞MCa2之MTJ元件22成為低電阻狀態，記憶胞MCb2之MTJ元件22成為高電阻狀態，而成為於胞單元CU2中寫入有「1」之1位元之資料之狀態。又，若所讀出之資料為「0」，則記憶胞MCa2之MTJ元件22成為高電阻狀態，記憶胞MCb2之MTJ元件22成為低電阻狀態，而成為於胞單元CU2中寫入有「0」之1位元之資料之狀態。 以如上之方式，自1胞模式之記憶胞MCb1讀出之1位元資料被複製到與該記憶胞MCb1連接於同一位元線對BP之胞單元CU4。 上述中，對複製源為1胞模式之存取對象且複製目的地為2胞模式之存取對象之情形進行了說明，但成為複製源、複製目的地之存取對象只要為同一行內者，便可為任意動作模式之存取對象。因此，亦可將複製源設為作為2胞模式之存取對象之胞單元CU2、或作為4胞模式之存取對象之胞單元CU4。又，亦可將複製目的地設為作為1胞模式之存取對象之記憶胞MCa或作為4胞模式之存取對象之胞單元CU4。於任一情形時，均只要對讀出對象以所選擇之動作模式進行讀出動作，並經過鎖存動作，對寫入對象以所選擇之動作模式進行寫入動作即可。 如此，記憶體裝置10中係將由讀出部35讀出之1位元之資料自該讀出部35直接輸入至與讀出部35連接於同一位元線對BP之寫入部36，因此能夠有效率地複製資料。 上述記憶體裝置10中，針對動作模式之各者將保存1位元之胞構成作為1個存取單位時，於1個位元線對BP，混合存在地連接有不同動作模式之存取單位。此例中，存取單位係1胞模式下之記憶胞MCa、MCb、2胞模式、4胞模式之各胞單元。自連接於1個位元線對BP之複數個存取單位之中藉由使與動作模式相應之條數之1組字元線WL有效而選擇之存取單位在記憶體裝置10中相對於1組字元線WL僅為1個。換言之，於記憶體裝置10中，根據1個位元線對BP與1組字元線WL，所選擇之存取單位不會成為複數個。例如，若為1胞模式，則任一條字元線WL僅選擇1個記憶胞MCa、1個記憶胞MCb之任一者，於2胞模式中，2條字元線WL僅選擇1個胞單元，於4胞模式中，4條字元線僅選擇1個胞單元。 因此，於任一動作模式中，1個位元線對之位元寬度均可稱為1位元。其原因在於，將複數條字元線WL之各者連接於與互不相同之位元線對BP連接之記憶胞MCa或記憶胞MCb，並且，將各動作模式之存取單位設為連接於1個位元線對BP之1個記憶胞MCa、記憶胞MCb或包含相同數量之記憶胞MCa與記憶胞MCb之胞單元。 另一方面，先前之記憶體裝置係如下構成：將連接於位元線對之一位元線之記憶胞與連接於另一位元線之記憶胞作為1組，將複數組記憶胞連接於位元線對，並且，按組連接字元線。即，組內之2個記憶胞連接於同一字元線。因此，自連接於1個位元線對BP之複數個存取單位之中根據與動作模式相應之1組字元線所選擇之存取單位之個數不同。例如，於2胞模式中，將記憶胞之1組作為存取單位(胞單元)，因此，藉由使1組(1條)字元線為有效而選擇1個存取單位。因此，2胞模式下之1個位元線對之位元寬度為1位元。相對於此，於將記憶胞之各者作為存取單位之1胞模式中，藉由使1組(1條)字元線為有效而選擇1組內之2個記憶胞。因此，1胞模式下之1個位元線對之位元寬度可稱為2位元。因此，先前之記憶體裝置中，按動作模式改變讀出動作或寫入動作，或者需要應對1個字元線對之位元寬度發生變化的電路或處理。 然而，記憶體裝置10中，即便動作模式不同，1個位元線對BP之位元寬度亦為1位元，基本上讀出動作或寫入動作相同，又，無需應對位元寬度發生變化之電路或處理。 又，記憶體裝置10中，於任一動作模式中，1個位元線對BP之位元寬度均為1位元，因此，於進行不同動作模式間之1位元資料之複製、區塊複製時，能夠於不同動作模式間直接進行。即，可無需對由讀出部35讀出之1位元資料進行特別之處理而直接輸入至寫入部36，從而有效率地進行。 記憶胞MCa、MCb之佈局並不限定於上述者，例如亦可為如圖7之佈局。圖7之例中，成為將成對之連接於第1位元線BLa之記憶胞MCa與連接於第2位元線BLb之記憶胞MCb各自於行方向排列之佈局。即便為此種佈局，亦能取得與上述同樣之效果。 上述之例中係對使用MTJ元件作為電阻變化型記憶元件之例進行了說明，但作為電阻變化型記憶元件，並不限定於MTJ元件。作為MTJ元件以外之電阻變化型記憶元件，可列舉用於ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)且電阻藉由龐電致電阻效應而變化之電阻變化元件、用於PCRAM(Phase Change Random Access Memory，相變隨機存取記憶體)且藉由於流通電流時產生之焦耳熱使相變材料之相狀態變化而進行資料之覆寫的相變元件等。又，除電阻變化型記憶元件以外，亦可使用由用於鐵電記憶體(Ferroelectric Random Access Memory，鐵電式隨機存取記憶體)之鐵電體電容器所構成之鐵電記憶體元件。於使用如上所述之電阻變化型記憶元件、鐵電記憶體元件之情形時，讀寫電路之讀出部、寫入部係設為與其所使用之元件相應之電路構成，其等可利用公知之各種電路構成。 圖8表示使用電阻變化元件71作為電阻變化型記憶元件之例。記憶胞MCa、MCb之電阻變化元件71具有於釕、氮化鉭、氮化鈦等金屬層71b、71c之間形成鉭氧化物、鈦氧化物、鉿氧化物等氧化物層71a之構造。該電阻變化元件71係根據施加至金屬層71b與金屬層71c之間之電壓脈衝(寫入電壓)之極性(電壓之朝向)，氧化物層71a之電阻藉由龐電致電阻效應而變化為高電阻狀態與低電阻狀態。記憶胞MCa之電阻變化元件71係金屬層71b經由胞電晶體21而連接於第1源極線SLa，且金屬層71c連接於第1位元線BLa，記憶胞MCb之電阻變化元件71係金屬層71b經由胞電晶體21而連接於第2源極線SLb，且金屬層71c連接於第2位元線BLb。 於寫入動作中，設為如下狀態：對於記憶胞MCa，施加有與應藉由讀寫電路25而寫入至例如第1位元線BLa與第1源極線SLa之間之1位元之資料相應之極性之電壓。其次，使應寫入之記憶胞MCa之列之字元線WL為有效，且使該記憶胞MCa之胞電晶體21呈脈衝狀接通。藉此，與應寫入之1位元之資料相應之極性之電壓脈衝被施加至記憶胞MCa之電阻變化元件71，其氧化物層71a之電阻狀態發生變化。對於記憶胞MCb亦同樣地進行寫入動作。因此，藉由在第2位元線BLb與第2源極線SLb之間施加有電壓之狀態下使字元線WL為有效，而使記憶胞MCb之胞電晶體21呈脈衝狀接通。藉此，使記憶胞MCb之電阻變化元件71之氧化物層71a之電阻狀態變化。 於讀出動作中，於自讀寫電路25對第1源極線SLa、第2源極線SLb供給指定之讀出電壓之狀態下，使連接有要進行讀出之記憶胞MCa、MCb之各字元線WL為有效。藉此，使要進行讀出之記憶胞MCa、MCb之各胞電晶體21接通，而對第1位元線BLa、第2位元線BLb分別流通與電阻變化元件71之電阻狀態(電阻)相應之讀出電流。讀寫電路25係利用感測放大器檢測各讀出電流之差而獲得1位元之資料。 再者，於使用1胞模式之情形時，於第1位元線BLa與第1源極線SLa之間、及第2位元線BLb與第2源極線SLb之間分別連接包含電阻變化元件71之參考胞。於1胞模式下之讀出動作中，與上述之例同樣地，使連接於記憶胞MCa或記憶胞MCb之一者之字元線WL、與一參考字元線為有效。關於參考胞，針對下述之相變元件、鐵電記憶體元件、3端子型MTJ元件等之情形亦同樣。 圖9表示使用相變元件72作為電阻變化型記憶元件之例。相變元件72具有相變記錄層72a、及一端接觸於相變記錄層72a之下表面而設置之加熱器塞72b。記憶胞MCa中，相變記錄層72a係經由設置於其上表面之上部電極72c而連接於第1位元線BLa，加熱器塞72b係經由設置於其下端面之下部電極72d、胞電晶體21而連接於第1源極線SLa。又，記憶胞MCb中，相變記錄層72a係經由上部電極72c而連接於第2位元線BLb，加熱器塞72b係經由下部電極72d、胞電晶體21而連接於第2源極線SLb。 相變記錄層72a係由在結晶狀態(低電阻)與非晶狀態(高電阻)之間相變之相變材料(例如硫屬化物)所形成。相變記錄層72a向與之接觸的加熱器塞72b流通電流，並藉由在該加熱器塞72b與相變記錄層72a之接觸界面所引起之發熱(焦耳熱)而相變。 於寫入動作時，讀寫電路25對於記憶胞MCa係使用第1位元線BLa與第1源極線SLa向相變元件72流通使之產生相變之電流，且對於記憶胞MCb係使用第2位元線BLb與第2源極線SLb向相變元件72流通使之產生相變之電流。於將相變記錄層72a自結晶狀態設為非晶狀態之情形時，流通如使相變記錄層72a升溫至熔點以上並進行急冷之脈衝電流，於自非晶狀態設為結晶狀態之情形時，流通如將低於熔點之結晶化溫度維持用於結晶化之固定時間之脈衝狀之寫入電流。因此，於使用該相變元件72之情形時，與應寫入之1位元資料相應之寫入電流之大小(脈衝高度)由讀寫電路25控制，且利用基於字元線WL之胞電晶體21之接通時間而控制脈衝寬度。 於讀出動作中，與上述之例同樣地，於對第1源極線SLa、第2源極線SLb供給指定之讀出電壓之狀態下，使連接有要進行讀出之記憶胞MCa、MCb之各字元線WL為有效而使各胞電晶體21接通。此時，利用讀寫電路25之感測放大器檢測經由記憶胞MCa、MCb之各相變元件72而分別流入至第1位元線BLa、第2位元線BLb之讀出電流之差，獲得1位元之資料。作為讀出電壓，被設為相變記錄層72a不會相變之值。 圖10表示使用鐵電記憶體元件78之例。作為鐵電體電容器而構成之鐵電記憶體元件78於第1記憶胞MCa中係一端經由胞電晶體21而連接於第1位元線BLa，另一端連接於第1源極線SLa，於第2記憶胞MCb中係一端經由胞電晶體21而連接於第2位元線BLb，另一端連接於第2源極線SLb。讀寫電路25之讀出部係以檢測鐵電記憶體元件78之鐵電體之極化之朝向之方式構成，寫入部係以使鐵電體之極化向基於應寫入之1位元資料之朝向變化之方式構成。 於寫入動作中，對於第1記憶胞MCa，使字元線WL為有效而使胞電晶體21接通，藉由讀寫電路25而經由第1位元線BLa與第1源極線SLa對鐵電記憶體元件78施加寫入電壓。此時藉由將要施加之寫入電壓設為與應記憶之1位元資料相應之朝向，而使鐵電記憶體元件78中之鐵電體之極化之朝向成為與應寫入之1位元資料對應之朝向。對於第2記憶胞MCb亦同樣地，藉由讀寫電路25而經由第2位元線BLb與第2源極線SLb對鐵電記憶體元件78施加寫入電壓。於讀出動作中，使字元線WL為有效而使胞電晶體21接通，於第1記憶胞MCa中係經由第1位元線BLa與第1源極線SLa對鐵電記憶體元件78施加指定朝向之讀出電壓，於第2記憶胞MCb中係經由第2位元線BLb與第2源極線SLb對鐵電記憶體元件78施加指定朝向之讀出電壓。此時，利用讀寫電路25之讀出部檢測流入至第1位元線BLa及第2位元線BLb之讀出電流之差，而特定出所記憶之1位元資料。若讀出電壓之朝向與鐵電體之極化之朝向相同，則向第1位元線BLa或第2位元線BLb流動少量之讀出電流，但於互為相反方向之情形時，因鐵電體之極化反轉而流動較大之讀出電流。 上述之記憶元件均為2端子型者，但可使用3端子型之記憶元件。圖11所示之MTJ元件80係自旋軌道寫入(SOT：Spin Orbital Torque，自旋軌道轉矩)方式之3端子型者。MTJ元件80具備積層體81、與板狀之偏壓層82。積層體81設置於偏壓層82之一面上之中央部，且係使參照層(磁化固定層)81a、障壁層(非磁性)81b、記錄層(磁化自由層)81c依序朝向偏壓層82積層之構造。參照層81a與記錄層81c由鐵磁體形成，障壁層81b由絕緣體形成。參照層81a之磁化之方向被固定為例如垂直於其膜面之方向(圖11之上下方向)之一朝向。記錄層81c在垂直於其膜面之方向具有易磁化軸，磁化之方向可變化為磁化之朝向與參照層81a相同之朝向之平行狀態和相反朝向之反平行狀態之任一種狀態。偏壓層82例如由反鐵磁體形成，其內部之各磁矩之朝向成為與偏壓層82之延伸方向(圖11之左右方向)平行之一朝向。因此，可認定於記錄層81c中施加有穩態磁場。 記憶胞MCa中，MTJ元件80係偏壓層82之一端所設之第1端子T1經由胞電晶體21a而連接於第1位元線BLa，另一端所設之第2端子T2經由胞電晶體21b而連接於第1源極線SLa。又，參照層81a之上端部所設之第3端子T3連接於地線GL。胞電晶體21a、21b係其等之閘極分別連接於字元線WL。同樣地，記憶胞MCb中，MTJ元件80係第1端子T1經由胞電晶體21a而連接於第2位元線BLb，第2端子T2經由胞電晶體21b而連接於第2源極線SLb，第3端子T3連接於地線GL。又，記憶胞MCb之胞電晶體21a、21b係其等之閘極分別連接於與記憶胞MCb對應之字元線WL。 於向記憶胞MCa寫入1位元資料之寫入動作時，使連接於該記憶胞MCa之字元線WL為有效而使胞電晶體21a、21b接通，使用第1位元線BLa與第1源極線SLa，按與應寫入至偏壓層82之第1端子T1與第2端子T2之間之1位元資料相應之朝向流通以寫入電流。藉此，於偏壓層82之內部，在垂直於其膜面之方向(圖11之上下方向)上，產生與寫入電流之朝向相應之自旋流，而對記錄層81c作用自旋軌道轉矩。藉由該自旋軌道轉矩作用於被施加有來自偏壓層82之穩態磁場之記錄層81c，記錄層81c之磁化之朝向根據自旋流之朝向而變化為與參照層81a相同之朝向(平行狀態)和相反朝向(反平行狀態)之任一者。針對記憶胞MCb，亦係使用第2位元線BLb與第2源極線SLb，按與應寫入至偏壓層82之第1端子T1與第2端子T2之間之1位元資料相應之朝向流通以寫入電流。 於讀出動作中，使字元線WL為有效，使記憶胞MCa、MCb之各胞電晶體21a、21b接通，對連接於第1端子T1之第1位元線BLa與連接於第3端子T3之地線GL之間施加指定之讀出電壓。藉此，流通貫通積層體81之讀出電流。此時，利用讀寫電路25之感測放大器檢測流入至第1位元線BLa與第2位元線BLb之讀出電流之差，而特定出所記憶之1位元資料。於記錄層81c之磁化之朝向與參照層81a相同之朝向時，相對而言成為低電阻，於與參照層81a相反朝向時，成為高電阻。又，讀出電流之朝向只要為於積層方向貫通積層體81之方向，則可為任一朝向。進而，可使用磁壁移動方式之3端子型MTJ元件。
10‧‧‧記憶體裝置11‧‧‧控制部12‧‧‧記憶胞陣列14‧‧‧列解碼器15‧‧‧列選擇電路17‧‧‧行解碼器18‧‧‧行電路19‧‧‧模式選擇部21‧‧‧胞電晶體21a‧‧‧胞電晶體21b‧‧‧胞電晶體22‧‧‧MTJ元件22a‧‧‧絕緣膜22b‧‧‧磁化固定層22c‧‧‧磁化自由層23‧‧‧MTJ元件25‧‧‧讀寫電路31a、31b‧‧‧驅動電晶體32a、32b‧‧‧預充電電晶體34‧‧‧行選擇電路34a‧‧‧轉移閘極34b‧‧‧轉移閘極34c‧‧‧反相器35‧‧‧讀出部36‧‧‧寫入部37‧‧‧傳送閘極電路37a‧‧‧轉移閘極37b‧‧‧轉移閘極39‧‧‧感測放大器39a‧‧‧電晶體39b‧‧‧電晶體41‧‧‧電晶體42a‧‧‧電晶體42b‧‧‧電晶體43‧‧‧電晶體47‧‧‧輸入閘極電路47a‧‧‧轉移閘極47b‧‧‧轉移閘極51‧‧‧第1驅動電路52‧‧‧第2驅動電路53a～55a‧‧‧驅動器53b～55b‧‧‧驅動器56a～58a‧‧‧驅動器56b～58b‧‧‧驅動器61a、61b‧‧‧NAND電路71‧‧‧電阻變化元件71a‧‧‧氧化物層71b‧‧‧金屬層71c‧‧‧金屬層72‧‧‧相變元件72a‧‧‧相變記錄層72b‧‧‧加熱器塞72c‧‧‧上部電極72d‧‧‧下部電極78‧‧‧鐵電記憶體元件80‧‧‧MTJ元件81‧‧‧積層體81a‧‧‧參照層(磁化固定層)81b‧‧‧障壁層(非磁性)81c‧‧‧記錄層(磁化自由層)82‧‧‧偏壓層BLa‧‧‧第1位元線BLb‧‧‧第2位元線BP‧‧‧位元線對CS‧‧‧行選擇信號CU2‧‧‧胞單元CU4‧‧‧胞單元GC‧‧‧傳送閘極信號GCB‧‧‧傳送閘極信號GL‧‧‧地線ILa‧‧‧信號線ILb‧‧‧信號線IN‧‧‧輸入資料信號INB‧‧‧輸入資料信號L1‧‧‧階層L2‧‧‧階層L3‧‧‧階層MCa‧‧‧記憶胞MCa1‧‧‧記憶胞MCa2‧‧‧記憶胞MCa3‧‧‧記憶胞MCa4‧‧‧記憶胞MCb‧‧‧記憶胞MCb1‧‧‧記憶胞MCb2‧‧‧記憶胞MCb3‧‧‧記憶胞MCb4‧‧‧記憶胞Na‧‧‧節點Nb‧‧‧節點Out‧‧‧輸出資料信號OutB‧‧‧輸出資料信號PG‧‧‧預充電信號RCa‧‧‧參考胞RCb‧‧‧參考胞RE‧‧‧讀出信號SLa‧‧‧第1源極線SLb‧‧‧第2源極線SP‧‧‧源極線對T1‧‧‧第1端子T2‧‧‧第2端子T3‧‧‧第3端子VDD‧‧‧電源電壓WE1‧‧‧第1寫入信號WE2‧‧‧第2寫入信號WE3‧‧‧第3寫入信號WEB1‧‧‧第1寫入信號WEB2‧‧‧第2寫入信號WEB3‧‧‧第3寫入信號WL‧‧‧字元線WLa1～WLa4‧‧‧字元線WLb1～WLb4‧‧‧字元線WRLa‧‧‧參考字元線WRLb‧‧‧參考字元線
圖1係表示實施本發明之記憶體裝置之構成之方塊圖。 圖2A係表示MTJ元件之構成之說明圖。 圖2B係表示1行之讀寫電路之例之電路圖。 圖3係表示選擇各動作模式後之狀態之一例之說明圖。 圖4係表示寫入動作之主要信號之信號變化之時序圖。 圖5係表示讀出動作之主要信號之信號變化之時序圖。 圖6係表示複製模式下之主要信號之信號變化之時序圖。 圖7係表示位元線與記憶胞之另一配置例之說明圖。 圖8係表示使用電阻會因龐電致電阻效應(colossal electroresistance effect)而變化之電阻變化元件之例的電路圖。 圖9係表示使用相變元件之例之電路圖。 圖10係表示使用鐵電記憶體元件之例之電路圖。 圖11係表示使用3端子型之MTJ元件之例之電路圖。
10‧‧‧記憶體裝置
11‧‧‧控制部
12‧‧‧記憶胞陣列
14‧‧‧列解碼器
15‧‧‧列選擇電路
17‧‧‧行解碼器
18‧‧‧行電路
19‧‧‧模式選擇部
21‧‧‧胞電晶體
22‧‧‧MTJ元件
23‧‧‧MTJ元件
25‧‧‧讀寫電路
BLa‧‧‧第1位元線
BLb‧‧‧第2位元線
BP‧‧‧位元線對
MCa‧‧‧記憶胞
MCb‧‧‧記憶胞
RCa‧‧‧參考胞
RCb‧‧‧參考胞
SLa‧‧‧第1源極線
SLb‧‧‧第2源極線
SP‧‧‧源極線對
WL‧‧‧字元線
WRLa‧‧‧參考字元線
WRLb‧‧‧參考字元線

Claims (8)

  1. 一種記憶體裝置，其係具備記憶胞陣列者，該記憶胞陣列由包含MTJ元件與胞電晶體之串聯電路之複數個記憶胞呈行列狀配置而成，上述記憶體裝置之特徵在於具備： 複數個位元線對，其等設置於行方向，包含連接有第1上述記憶胞之第1位元線及連接有第2上述記憶胞之第2位元線； 複數條字元線，其等設置於列方向，各自連接於與互不相同之上述位元線對連接之上述第1記憶胞或上述第2記憶胞； 模式選擇部，其具有第1模式、第2模式及第3模式中之至少任意2種作為動作模式且從中選擇任一動作模式，該第1模式係將1個上述第1記憶胞或1個上述第2記憶胞作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第2模式係將N設為1以上之整數，將包含連接於1個上述位元線對之N個上述第1記憶胞與N個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第3模式係將M設為不同於N之1以上之整數，將包含連接於1個上述位元線對之M個上述第1記憶胞與M個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入； 列選擇電路，其基於上述動作模式，使連接有上述讀出對象及上述寫入對象之上述第1記憶胞及上述第2記憶胞之上述字元線有效； 複數個讀出部，其等對應於上述複數個位元線對而分別設置，各自包含連接於成對之上述第1位元線與上述第2位元線之間的感測放大器，自上述讀出對象進行1位元之資料之讀出；及 複數個寫入部，其等對應於上述複數個位元線對而分別設置，各自連接於成對之上述第1位元線與上述第2位元線，向上述第1位元線與上述第2位元線之一者或兩者流通以寫入電流，對上述寫入對象寫入1位元之資料。
  2. 如請求項1之記憶體裝置，其中上述讀出部具有鎖存電路，該鎖存電路係於自上述讀出對象向與該讀出對象連接於同一上述位元線對之其他任一寫入對象複製1位元之資料之複製模式時，保存自上述讀出對象讀出之1位元之資料； 上述寫入部具有與上述讀出部之上述鎖存電路之輸出端連接的輸入端，上述讀出部係與該寫入部連接同一上述位元線對，於上述複製模式時，將經由上述輸入端而自上述鎖存電路輸入之1位元之資料寫入至上述寫入對象。
  3. 如請求項2之記憶體裝置，其具有控制部，該控制部使與複數個上述位元線對之一部分或全部對應設置之複數個上述讀出部與上述寫入部以上述複製模式動作。
  4. 如請求項1至3中任一項之記憶體裝置，其中連接於同一上述位元線對之上述第1記憶胞及上述第2記憶胞配置於上述記憶胞陣列之同一行內。
  5. 如請求項1至3中任一項之記憶體裝置，其中上述寫入部係構成上述寫入對象之上述記憶胞之個數越多，則使向上述第1位元線及上述第2位元線供給之寫入電流越大。
  6. 如請求項1至3中任一項之記憶體裝置，其中上述寫入部對構成上述胞單元之上述第1記憶胞與上述第2記憶胞寫入互補資料。
  7. 如請求項6之記憶體裝置，其具備： 第1參考胞及第2參考胞，其等對應於上述複數個位元線對之各者而分別設置，且第1參考胞連接於上述第1位元線，第2參考胞連接於上述第2位元線； 第1參考字元線，其連接於複數個上述第1參考胞；及 第2參考字元線，其連接於複數個上述第2參考胞； 上述列選擇電路係於上述第1模式中，於自上述第1記憶胞讀出1位元之資料時使上述第2參考字元線與連接有該第1記憶胞之字元線一起有效，於自上述第2記憶胞讀出1位元之資料時使上述第1參考字元線與連接有該第2記憶胞之字元線一起有效。
  8. 一種記憶體裝置，其係具備記憶胞陣列者，該記憶胞陣列由電阻變化型記憶元件或鐵電記憶體元件與胞電晶體連接成之複數個記憶胞呈行列狀配置而成，上述記憶體裝置的特徵在於具備： 複數個位元線對，其等設置於行方向，包含連接有第1上述記憶胞之第1位元線及連接有第2上述記憶胞之第2位元線； 複數條字元線，其等設置於列方向，各自連接於與互不相同之上述位元線對連接之上述第1記憶胞或上述第2記憶胞； 模式選擇部，其具有第1模式、第2模式及第3模式中之至少任意2種作為動作模式，且從中選擇任一動作模式，該第1模式係將1個上述第1記憶胞或1個上述第2記憶胞作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第2模式係將N設為1以上之整數，將包含連接於1個上述位元線對之N個上述第1記憶胞與N個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入，該第3模式係將M設為不同於N之1以上之整數，將包含連接於1個上述位元線對之M個上述第1記憶胞與M個上述第2記憶胞之1個胞單元作為讀出對象及寫入對象而進行1位元之資料之讀出及寫入； 列選擇電路，其基於上述動作模式，使連接有上述讀出對象及上述寫入對象之上述第1記憶胞及上述第2記憶胞之上述字元線有效； 複數個讀出部，其等對應於上述複數個位元線對而分別設置，各自連接於成對之上述第1位元線與上述第2位元線，自上述讀出對象進行1位元之資料之讀出；及 複數個寫入部，其等對應於上述複數個位元線對而分別設置，各自連接於成對之上述第1位元線與上述第2位元線，向上述第1位元線與上述第2位元線之一者或兩者流通以寫入電流或施加寫入電壓，對上述寫入對象寫入1位元之資料。
TW107105553A 2017-02-14 2018-02-14 記憶體裝置 TWI732103B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-025404 2017-02-14
JP2017025404 2017-02-14

Publications (2)

Publication Number Publication Date
TW201835910A TW201835910A (zh) 2018-10-01
TWI732103B true TWI732103B (zh) 2021-07-01

Family

ID=63169667

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107105553A TWI732103B (zh) 2017-02-14 2018-02-14 記憶體裝置

Country Status (4)

Country Link
US (1) US10957371B2 (zh)
JP (1) JP6995377B2 (zh)
TW (1) TWI732103B (zh)
WO (1) WO2018151088A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211556B1 (en) * 2020-07-20 2021-12-28 International Business Machines Corporation Resistive element for PCM RPU by trench depth patterning
FR3130447A1 (fr) * 2021-12-10 2023-06-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Mémoires non volatiles à technologies mixtes OxRAM/FeRAM

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
US6337820B1 (en) * 1999-12-10 2002-01-08 Fujitsu Limited Dynamic memory device performing stress testing
US20090207642A1 (en) * 2008-02-20 2009-08-20 Renesas Technology Corp. Semiconductor signal processing device
CN103403806A (zh) * 2011-02-25 2013-11-20 高通股份有限公司 可配置存储器阵列
US20160322085A1 (en) * 2012-02-28 2016-11-03 Kyo-Min Sohn Semiconductor memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0467638B1 (en) * 1990-07-17 1997-05-07 Nec Corporation Semiconductor memory device
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6646911B2 (en) * 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
JP2004213771A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
JP2005092915A (ja) 2003-09-12 2005-04-07 Toshiba Corp 半導体集積回路装置およびその情報記憶方法
JP5062251B2 (ja) 2007-03-28 2012-10-31 富士通株式会社 可変抵抗メモリ及びそのデータ書込み方法
US20140140124A1 (en) * 2012-11-21 2014-05-22 Dong-seok Kang Resistive memory device having selective sensing operation and access control method thereof
JP5492324B1 (ja) 2013-03-15 2014-05-14 株式会社東芝 プロセッサシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
US6337820B1 (en) * 1999-12-10 2002-01-08 Fujitsu Limited Dynamic memory device performing stress testing
US20090207642A1 (en) * 2008-02-20 2009-08-20 Renesas Technology Corp. Semiconductor signal processing device
CN103403806A (zh) * 2011-02-25 2013-11-20 高通股份有限公司 可配置存储器阵列
US20160322085A1 (en) * 2012-02-28 2016-11-03 Kyo-Min Sohn Semiconductor memory device

Also Published As

Publication number Publication date
US10957371B2 (en) 2021-03-23
JPWO2018151088A1 (ja) 2019-12-12
JP6995377B2 (ja) 2022-02-04
TW201835910A (zh) 2018-10-01
US20200168264A1 (en) 2020-05-28
WO2018151088A1 (ja) 2018-08-23

Similar Documents

Publication Publication Date Title
JP4846817B2 (ja) 抵抗変化型メモリ
KR101274106B1 (ko) 감소된 비트 셀 크기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리에 대한 기록 동작
USRE46920E1 (en) Semiconductor memory device with variable resistance element
JP4883982B2 (ja) 不揮発性記憶装置
US8014219B2 (en) Semiconductor memory device
JP6421399B2 (ja) Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置
US20120243297A1 (en) Resistance change type memory
JP5221222B2 (ja) 半導体記憶装置
US9053782B2 (en) Memory cell with volatile and non-volatile storage
JP2011187114A (ja) 半導体集積回路
TWI635488B (zh) 存儲器單元和存儲裝置
JP6218353B2 (ja) 不揮発性デュアルポートメモリ
JP2011258288A (ja) 半導体記憶装置
JP2010192053A (ja) 半導体記憶装置
TWI732103B (zh) 記憶體裝置
JP2012190515A (ja) 半導体記憶装置
US20120069629A1 (en) Semiconductor memory device
JP2016167333A (ja) 疑似ページモードのメモリアーキテクチャおよび方法
JP2010027178A (ja) 記憶装置
JP6288643B2 (ja) 不揮発性ラッチ回路
JP5005070B2 (ja) 半導体装置
JP4553927B2 (ja) 半導体装置
JP5137390B2 (ja) 不揮発性記憶装置
JP2008004260A (ja) 半導体装置