JPS63206993A - ダイナミツクｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、各種の情報処理装置に使用されるダイナミッ
クＲＡＭに関し、特に、ニブル・モードによるメモリア
クセス機能を有するダイナミックＲＡＭに関するもので
ある。

従来の技術 ダイナミックＲＡＭにおいては、最初にアクセスしたア
ドレスに続く数ビットをＣＡＳ信号のトグルだけで高速
アクセスできるニブル・モードが使用される。

このニブル・モードで８バイト、１２バイト又は１６バ
イトの部分書込み動作を行う場合、それぞれ２回、３回
又は４回の４バイトデータの読出し動作と、同一回数の
マージデータの書込み動作が行われる。

すなわち、１２バイトの部分書込み動作の場合には、第
４図のタイミングチャートに示すように、まず読出しア
ドレスＡＤＨの設定後にＲＡＳ信号を立下げ、続いてＣ
ＡＳ信号を連続３回立下げることにより各４バイトの読
出しデータＲＤ、１〜ＲＤ３を読出したのち、ＲＡＳ信
号を一旦リセットすることにより計１２バイトのデータ
の続出し動作を終了する。この後、書込みアドレスＡＤ
Ｒを設定した後ＲＡＳ信号を立下げ、続いてＣＡＳ信号
とＷＥ倍信号連続３回立下げることにより、続出しデー
タＲＤＩ〜ＲＤ３と対応の書込みデータｗｄｌ〜ｗｄ３
とのマージ結果を計１２バイトの部分書込みデータとし
て読出しアドレスと同一のアドレスに書込んでいる。

また、１６バイトの部分書込み動作の場合には、第５図
のタイミングチャートに示すように、まず続出しアドレ
スＡＤＲを設定し、ＲＡＳ信号を立下げ、続いてＣＡＳ
信号を連続４回立下げることにより各４バイトの読出し
データＲＤＩ−ＲＤ４を読出したのち、ＲＡＳ信号を一
旦リセットすることにより計１６バイトのデータの読出
し動作を終了する。この後、書込みアドレスＡＤＲを設
定してＲＡＳ信号を立下げ、続いてＣＡＳ信号とＷＥ倍
信号連続４回立下げることにより、読出しデータＲＤＩ
〜ＲＤ４と対応の書込みデータｗｄｌ〜ｗｄ４とのマー
ジ結果を計１６バイトの部分書込みデータとして読出し
アドレスと同一のアドレスに書込んでいる。

また、８バイト、１２バイト又は１６バイトの部分書込
み動作をニブル・モードによって実行する他の方式とし
て、アクセス先のアドレスをインクリメントしつつ４バ
イトデータのＲｅａｄ　ＭｏｄｉｆｙＷｒｉｔｅ　　を
順次実行してゆく方式もある。

発明が解決しようとする問題点 上記ニブル・モードによる部分書込み動作のうち２回乃
至４回の４バイト読出し動作と同一回数のマージ結果の
書込み動作を実行する方式では、マージ結果の書込みに
際しアドレス切替え制御とＲＡＳ信号の再発生が必要に
なり、全体のサイクルタイムが増加するという欠点があ
る。

また、アクセス先のアクセスをインクリメントしつつ４
バイトデータのＲｅａｄ　Ｍｏｄｉｆｙ　Ｗｒｉｔｅを
順次実行してゆく方式は、制御が複雑であり、また読出
しデータを先送りして後に訂正データを送る場合に１ビ
ツトエラーが各単位であるか否かで区別しなければなら
なかったり、最大４Ｔまでサイクルタイムが増加するな
どの欠点がある。

発明の構成 問題点を解決するための手段 本発明のダイナミックＲＡＭは、８バイト、１２バイト
又は１６バイトの部分書込み動作時にＲＡＳ信号を発生
したのちＣＡＳ信号を無条件に連続４回にわたって発生
させることにより１回に４バイトずつ計１６バイトのデ
ータのメモリマトリクス回路からの読出しを許容し、引
き続き部分書込みに係わる部分が８バイト、１２バイト
又は１６バイトのいずれであるかに応じてそれぞれ連続
２回、３回又は４回にねたりＣＡＳ信号とＷＥ倍信号を
発生し、最後にＲＡＳ信号を復帰させるタイミング制御
手段と、上位装置から受けた８バイト、１２バイト又は
１６バイトのデータと前記メモリマトリクス回路から読
出された最大１６バイトのデータとをマージしつつ前記
ＣＡＳ信号とＷＥ倍信号従ってメモリマトリクス回路に
書込む手段とを備え、簡易な制御のもとてサイクルタイ
ムを短縮するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例のダイナミックＲＡＭの構
成を示すブロック図である。

図中、１〜１１はレジスタ、１３〜１８はセレクタ、１
９．２０はチェックビット生成回路、２１は訂正データ
生成回路、２４は主制御回路、２５はメモリマトリクス
回路である。

第２図と第３図は、それぞれ１２バイトデータと１６バ
イトデータの部分書込み動作のタイミングチャートであ
る。

主制御回路２４は、上位装置であるシステム制扉装置（
図示せず）からリクエスト、コマンド及びライト・マス
クの各信号を受ける。主制御回路２４は、コマンドの解
読により部分書込み動作が指令されていることを識別す
ると、制御信号を発生し、部分書込み動作の実行を開始
する。

これと並行して、システム制御装置からのアドレスＡＤ
がレジスタ１．２にセットされ、ロウアドレス、カラム
アドレスの順にセレクタ１３を経てアドレスＡＤＲとし
てメモリマトリクス回路２５に送られる。ロウアドレス
の転送の直後にＲＡＳ信号が立下げられ、カラムアドレ
スの転送の直後にＣＡＳ信号が立下げられる。ＣＡＳ信
号の立下げから所定時間後に読出しデータがメモリマト
リクス回路２５から読出される。

ＣＡＳ信号の最初の立下がり時点から所定時間後にメモ
リマトリクス回路２５から最初の４バイトのデータが続
出される。この最初の続出しデータＲＤＩは、レジスタ
１１とセレクタ１８を介してレジスタ７に保持される。

ＣＡＳ信号の２回目の立下がり時点から所定時間後に、
次の４バイトの続出しデータＲＤ２がメモリマトリクス
回路２５から読出され、レジスタ１１とセレクタ１８を
介してレジスタ８に保持される。同様にして、ＣＡＳ信
号の３回目、４回目の立下がり時点から所定時間後に、
３番目と４番目の４バイト読出しデータＲＤ３．ＲＤ４
がメモリマトリクス回路２５から読出され、レジスタ１
１とセレクタ１８を介してそれぞれレジスタ９，１０に
保持される。

上記、データの読出し動作は、第２図においても第３図
においても全く同一である。

次に、レジスタ７に保持済みの最初の４バイトの読出し
データがセレクタ１６で選択されると共に、システム制
御装置からレジスタ３に保持済みの最初の４バイトの書
込みデータｗｄｌがセレクタ１５で選択される。この最
初の読出しデータＲＤ１と最初の書込みデータｗｄｌが
セレクタ１７によってマージされ、チェックビット生成
回路２０とセレクタ１４を経て最初の書込みデータＷＤ
１としてメモリマトリクス回路２５に転送される。

第２図と第３図のタイミングチャートに示すように、上
記最初の書込みデータＷＤＩのメモリマトリクス回路２
５への転送に同期して、ＣＡＳ信号の５回目の立下げと
ＷＥ　（ライト・イネーブル）信号の最初の立下げが行
われ、メモリマトリクス回路２５への書込みが行われる
。この書込みアドレスは、ＣＡＳ信号の最初の立下げ時
と同一アドレス、すなわち最初の読出しデータＲＤＩの
格納アドレスと一致する。

続いて、レジスタ８に保持済みの次の４バイトの読出し
データがセレクタ１６で選択されると共に、システム制
御装置からレジスタ４に保持済みの次の４バイトの書込
みデータｗｄ２がセレクタ１５で選択される。この２番
目の続出しデータＲＤ２と２番目の書込みデータｗｄ２
がセレクタ１７によってマージされ、チＬ　ツクビット
生成回路２０とセレクタ１４を経て２番目の書込みデー
タＷＤ２としてメモリマトリクス回路２５に転送される
。

第２図と第３図のタイミングチャートに示すように、上
記２番目の書込みデータＷＤ２のメモリマトリクス回路
２５への転送と同期して、ＣＡＳ信号の６回目の立下げ
とＷＥ信号の２回目の立下げが行われ、メモリマトリク
ス回路２５への書込みが行われる。この書込みアドレス
は、ＣＡＳ信号の２回目の立下げ時と同一アドレス、す
なわち２番目の読出しデータＲＤ２の格納アドレスと一
致する。

８バイトの部分書込動作の場合は、この直後にＲＡＳ信
号が立上げられて動作が完了する。

次に、レジスタ９に保持済みの３番目の４バイトの読出
しデータＲＤ３とレジスタ５に保持済みの３番目の書込
みデータｗｄ３がそれぞれセレクタ１６と１５で選択さ
れ、セレクタ１７でマージされ、３番目の書込みデータ
ＷＤ３としてメモリマトリクス回路２５に転送される。

この３番目の書込みデータＷＤ３の転送と同期して、Ｃ
ＡＳ信号の７回目の立下げとＷＥ信号の３回目の立下げ
が行われ、３番目の読出しデータＲＤ３の格納アドレス
に書込まれる。

１２バイトの部分書込み動作の場合には、第２図のタイ
ミングチャートに示すように、上記３番目の書込みデー
タＷＤ３の書込みの直後にＲＡＳ信号が立上げられ、上
述した一連の部分書込み動作が全て終了する。

一方、１６バイトの部分書込み動作の場合には、第３図
のタイミングチャートに示すように、引き続きレジスタ
１０に保持済みの４番目の４バイトの読出しデータＲＤ
４とレジスタ６に保持済みの４番目の書込みデータｗｄ
４がそれぞれセレクタ１６と１５で選択され、セレクタ
１７でマージされ、４番目の書込みデータＷＤ４として
メモリマトリクス回路２５に転送される。この４番目の
書込みデータＷＤ４の転送と同期して、ＣＡＳ信号の８
回目の立下げとＷＥ傷信号４回目の立下げが行われ、４
番目の読出しデータＲＤ４の格納アドレスに書込まれる
。この直後にＲＡＳ信号が立上げられる。これに伴い、
１６バイトの部分ＩＦ　込み動作が全て終了する。

発明の効果 以上詳細に説明したように、本発明のダイナミックＲＡ
Ｍは、何バイトの部分書込み動作であるかに関係なく４
バイトのデータを４回連続して読出し、引き続きＲＡＳ
信号をそのままにしてＣＡＳ信号とＷＥ傷信号立下げに
よって２回から４回までのマージデータの書込みを行う
構成であるから、簡易な制御のもとて部分書込み動作の
サイクルタイムを短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のダイナミックＲＡＭの構成
を示すブロック図、第２図と第３図はそれぞれ第１図の
ダイナミックＲＡＭによる１２バイトと１６バイトのデ
ータの部分書込み動作を説明するためのタイミングチャ
ート、第４図と第５図はそれぞれ従来方式による１２バ
イトと１６バイトのデータの部分書込み動作を説明する
ためのタイミングチャートである。 １〜１１・・・レジスタ、１３〜１８・・・セレクタ、
１９．２０・・・チェックビット生成回路、２１・・・
訂正データ生成回路、２４・・・主制御回路、２５・・
・メモリマトリクス回路。

Claims (1)

1. 【特許請求の範囲】 上位装置からの指令に従い８バイト、１２バイト又は１
   ６バイトの部分書込みをニブル・モードで実行可能なダ
   イナミックＲＡＭであって、８バイト、１２バイト又は
   １６バイトの部分書込み動作時にＲＡＳ信号を発生した
   のちＣＡＳ信号を無条件に連続４回にわたって発生させ
   ることにより１回に４バイトずつ計１６バイトのデータ
   のメモリマトリクス回路からの読出しを許容し、引き続
   き部分書込みに係わる部分が８バイト、１２バイト又は
   １６バイトのいずれであるかに応じてそれぞれ連続２回
   、３回又は４回にわたりＣＡＳ信号とＷＥ信号とを発生
   し、最後にＲＡＳ信号を復帰させるタイミング制御手段
   と、 上位装置から受けた８バイト、１２バイト又は１６バイ
   トのデータと前記メモリマトリクス回路から読出された
   最大１６バイトのデータとをマージしつつ前記ＣＡＳ信
   号とＷＥ信号に従ってメモリマトリクス回路に書込む手
   段とを備えたことを特徴とするダイナミックＲＡＭ。