JPS6153850A - 受信デ−タ正常異常判断方式 - Google Patents
受信デ−タ正常異常判断方式Info
- Publication number
- JPS6153850A JPS6153850A JP17575384A JP17575384A JPS6153850A JP S6153850 A JPS6153850 A JP S6153850A JP 17575384 A JP17575384 A JP 17575384A JP 17575384 A JP17575384 A JP 17575384A JP S6153850 A JPS6153850 A JP S6153850A
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- JP
- Japan
- Prior art keywords
- data
- address
- circuit
- cpu1
- memory
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/245—Testing correct operation by using the properties of transmission codes
- H04L1/246—Testing correct operation by using the properties of transmission codes two-level transmission codes, e.g. binary
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、各種計測データ等の可変長データを一定周期
で同期パターンを含む直列データとして受信側に送信し
、該受信側にて、ＣＰＵの処理により並列データに変換
後メモリに一旦蓄積し必要な処理を行いその結果を表示
する受信装置に係り、受信データが正常に受信されたか
どうかを判断出来る受信データ正常異常判断方式に関す
る。
で同期パターンを含む直列データとして受信側に送信し
、該受信側にて、ＣＰＵの処理により並列データに変換
後メモリに一旦蓄積し必要な処理を行いその結果を表示
する受信装置に係り、受信データが正常に受信されたか
どうかを判断出来る受信データ正常異常判断方式に関す
る。
上記受信装置において、回線の瞬断等により受信データ
が欠落した場合、受信データが正常に受信されたかどう
かを判断出来、メモリより誤ったデータを読み出さない
ことが望ましい。
が欠落した場合、受信データが正常に受信されたかどう
かを判断出来、メモリより誤ったデータを読み出さない
ことが望ましい。
〔従来の技術と発明が解決しようとする問題点〕第４図
は１例の受信データの構成を示す図、第５図は正常な場
合の受信データをメモリに格納した１例の図である。
は１例の受信データの構成を示す図、第５図は正常な場
合の受信データをメモリに格納した１例の図である。
受信データは一般的に第４図に示す如く１フレーム（Ｆ
Ｃ）は５つのサブフレーム（Ｓ Ｆ）で構成され、フレ
ームの最初の位置には同期パターンＥＯが又データの先
頭と末尾にはこれを示すＡＡ。
Ｃ）は５つのサブフレーム（Ｓ Ｆ）で構成され、フレ
ームの最初の位置には同期パターンＥＯが又データの先
頭と末尾にはこれを示すＡＡ。
ＦＦが挿入される。
受信装置においては、ＣＰＵの制御により、この受信デ
ータを並列に変換しメモリに格納する場合は、正常であ
れば、第５図に示す如く、論理的にはＦＣとＳＦで示さ
れる２次元配列となるが、物理的には連続するアドレス
（ｎ、ｎ４−１．ｎ＋２・・・）が割り振られ、同期パ
ターンＥＯはｎ＋３．ｎ＋８．ｎ＋１３・・・の如き必
ず定まったメモリアドレス位置に格納される。
ータを並列に変換しメモリに格納する場合は、正常であ
れば、第５図に示す如く、論理的にはＦＣとＳＦで示さ
れる２次元配列となるが、物理的には連続するアドレス
（ｎ、ｎ４−１．ｎ＋２・・・）が割り振られ、同期パ
ターンＥＯはｎ＋３．ｎ＋８．ｎ＋１３・・・の如き必
ず定まったメモリアドレス位置に格納される。
しかし、回線の瞬断等により受信データが欠落した場合
でも、受信されたデータの順にメモリアドレスの指定は
ｎ、ｎ＋１．ｎ＋２・・・の如く行われるので、メモリ
アドレスの数と受信データの数は一致しないが、従来の
受信装置では、受信データが正常に受信されたかどうか
を判断出来ず、このメモリアドレス位置よりデータを読
み出すので、誤ったデータを読み出す問題点がある。
でも、受信されたデータの順にメモリアドレスの指定は
ｎ、ｎ＋１．ｎ＋２・・・の如く行われるので、メモリ
アドレスの数と受信データの数は一致しないが、従来の
受信装置では、受信データが正常に受信されたかどうか
を判断出来ず、このメモリアドレス位置よりデータを読
み出すので、誤ったデータを読み出す問題点がある。
上記問題点は、データ受信終了後、データの格納された
該メモリを該ＣＰＵから切り離し、受信したデータの数
だけ一定間隔の同期パターン格納位置のアドレスを発生
する手段を用い、該メモリ上の該同期パターン格納位置
のアドレスに、同期パターンが存在するかどうかをチェ
ックすることにより、データが正常に受信されたかどう
かを判断出来るようにした本発明の受信データ正常異常
判断方式により解決される。
該メモリを該ＣＰＵから切り離し、受信したデータの数
だけ一定間隔の同期パターン格納位置のアドレスを発生
する手段を用い、該メモリ上の該同期パターン格納位置
のアドレスに、同期パターンが存在するかどうかをチェ
ックすることにより、データが正常に受信されたかどう
かを判断出来るようにした本発明の受信データ正常異常
判断方式により解決される。
本発明では、送信時に挿入される同期パターンが正常時
にはメモリ上の定まったアドレス位置に格納されること
を利用し、このアドレス位置の内容をチェックし、同期
パターンが存在する場合は正常とし、それ以外のデータ
が格納されている場合は受信異常と判断し、データの読
み出しを行わないようにさせるものである。
にはメモリ上の定まったアドレス位置に格納されること
を利用し、このアドレス位置の内容をチェックし、同期
パターンが存在する場合は正常とし、それ以外のデータ
が格納されている場合は受信異常と判断し、データの読
み出しを行わないようにさせるものである。
第１図は、本発明の実施例のブロック図、第２図は、第
１図のチェック回路の詳細を示すブロック図、第３図は
、第１図の動作のフローチャートである。
１図のチェック回路の詳細を示すブロック図、第３図は
、第１図の動作のフローチャートである。
図中１は動作を管理するＣＰＵで、アドレスバス１２は
１６ビソトの幅で、データバス１１は８ビツトの幅であ
り、アドレスとデータの下位８ビツトはボートＰＯより
時分割で出力され、アドレスかどうかはアドレスランチ
回路２へのアドレスを出力していることを示すＡＬＥ信
号により示され、又アドレスの上位８ビツトはボートＰ
２より出力され、データはパススイッチ９を介してＲＡ
Ｍ８に送られ、アドレスはＲＯＭ３及びパススイッチ７
を介してＲＡＭ８に送られ又デコーダ５にも送られチッ
プセレクト信号Ｃ３Ｉ〜Ｃ３４が作られる。
１６ビソトの幅で、データバス１１は８ビツトの幅であ
り、アドレスとデータの下位８ビツトはボートＰＯより
時分割で出力され、アドレスかどうかはアドレスランチ
回路２へのアドレスを出力していることを示すＡＬＥ信
号により示され、又アドレスの上位８ビツトはボートＰ
２より出力され、データはパススイッチ９を介してＲＡ
Ｍ８に送られ、アドレスはＲＯＭ３及びパススイッチ７
を介してＲＡＭ８に送られ又デコーダ５にも送られチッ
プセレクト信号Ｃ３Ｉ〜Ｃ３４が作られる。
ＲＯＭ３はプログラム格納用で、ＣＰＵＩからのプログ
ラム読み出し用ＰＳＢＮ信号により読み出される。
ラム読み出し用ＰＳＢＮ信号により読み出される。
ＲＡＭ８は第４図に示す受信データをデータバス１１を
介し、アドレスバス１２よりのアドレスにより第５図に
示す如く格納する。
介し、アドレスバス１２よりのアドレスにより第５図に
示す如く格納する。
パススイッチ７．９はアドレスバス１２．データバス１
１を夫々ＣＰＵＩより切り離すスイッチである。
１を夫々ＣＰＵＩより切り離すスイッチである。
４は制御回路、６はチェック用アドレスを発生ずるアド
レスカウンタ、１０はＲＡＭの内容をチェックするチェ
ック回路、１３は比較回路、１４はアンド回路、１５は
ＦＦを示す。
レスカウンタ、１０はＲＡＭの内容をチェックするチェ
ック回路、１３は比較回路、１４はアンド回路、１５は
ＦＦを示す。
第４図に示したデータを第５図に示す如＜ＲＡＭ８に格
納した時点で、ＣＰＵＩは、ボートＰ２よリアドレス信
号を発しデコーダ５により制御回路４を選択させ、又ボ
ー）Ｐ＋を通じ、制御回路４にチェック開始を指示する
と共に受信したフレーム数ＦＣＴを出力し、Ｉ Ｄ！、
Ｅ −Ｌ○ＯＰを実行し、割り込み信号を待つ。
納した時点で、ＣＰＵＩは、ボートＰ２よリアドレス信
号を発しデコーダ５により制御回路４を選択させ、又ボ
ー）Ｐ＋を通じ、制御回路４にチェック開始を指示する
と共に受信したフレーム数ＦＣＴを出力し、Ｉ Ｄ！、
Ｅ −Ｌ○ＯＰを実行し、割り込み信号を待つ。
制御回路４は直ちにＳＷ倍信号出力し、パススイッチ７
．９のスイッチを実線側に切り替えＲＡＭ８をアドレス
カウンタ６及びチェック回路１゜に接続する。
．９のスイッチを実線側に切り替えＲＡＭ８をアドレス
カウンタ６及びチェック回路１゜に接続する。
次に制御回路４はアドレスカウンタ６に対し受信したフ
レーム数ＦＣＴだけ、例えばＦＣＴが１０の場合は、メ
モリアドレスｎ＋３．ｎ＋３．ｎ＋１３．・・・ｎ＋４
３．ｎ＋４３の１０通りのアドレスをＲＡＭ８に加える
。
レーム数ＦＣＴだけ、例えばＦＣＴが１０の場合は、メ
モリアドレスｎ＋３．ｎ＋３．ｎ＋１３．・・・ｎ＋４
３．ｎ＋４３の１０通りのアドレスをＲＡＭ８に加える
。
この１回目のアドレスを出力した段階で、第２図に示す
チェック回路１０の比較回路１３はＲＡＭ８から出力さ
れるデータのビットパターンを、内蔵する同期パターン
ＥＯのパターンと比較し、一致すればパ１”不一致であ
れば“０”が出力され、メモリアドレス出力終了の手前
で出力される負レベルパルスのストローブ信号ＳＴＢに
より、アンド回路１４を介しＦＦ１５に記憶され、出力
のＲＴ倍信号より制御回路４に通知される。
チェック回路１０の比較回路１３はＲＡＭ８から出力さ
れるデータのビットパターンを、内蔵する同期パターン
ＥＯのパターンと比較し、一致すればパ１”不一致であ
れば“０”が出力され、メモリアドレス出力終了の手前
で出力される負レベルパルスのストローブ信号ＳＴＢに
より、アンド回路１４を介しＦＦ１５に記憶され、出力
のＲＴ倍信号より制御回路４に通知される。
以下次々とアドレスが出力される度に同様の動作を繰り
返し、受信したフレーム数ＦＣＴだけチェックを行い、
アドレスカウンタ６よりの終了を示すＳＴＢ信号を受信
した後制御回路４ではパススイッチ７．９を元に戻し、
ＣＰＵＩに対しＩＮＴ線により割り込みをかりる。
返し、受信したフレーム数ＦＣＴだけチェックを行い、
アドレスカウンタ６よりの終了を示すＳＴＢ信号を受信
した後制御回路４ではパススイッチ７．９を元に戻し、
ＣＰＵＩに対しＩＮＴ線により割り込みをかりる。
ＣＰＵＩは割り込みを受けると、ＩＤＬＥ−Ｌｏｏｐを
抜は出し、制御回路４のＲＴ倍信号状態をチェックし、
その内容が１の時は正常受信としてＲＡＭ８よりデータ
の出力を行い、０の時は受信異常としてデータの出力は
行わない。
抜は出し、制御回路４のＲＴ倍信号状態をチェックし、
その内容が１の時は正常受信としてＲＡＭ８よりデータ
の出力を行い、０の時は受信異常としてデータの出力は
行わない。
尚チェック中にアドレスカウンタ６よりのアドレス発生
がフレーム数ＦＣＴに満たない内にエラーがあった場合
は、制御回路４は以後のチェ７りは意味がないので、直
ちにＣＰＵＩに対して割り込みをかけることによりチェ
ックが終了したことを通知する。
がフレーム数ＦＣＴに満たない内にエラーがあった場合
は、制御回路４は以後のチェ７りは意味がないので、直
ちにＣＰＵＩに対して割り込みをかけることによりチェ
ックが終了したことを通知する。
上記のチェックは全てソフトウェアにより行うことも出
来るが、第１図の場合はデータ格納のＲＡＭ８をＣＰＵ
１のパスから切゛り離すことによりハードウェアがチェ
ックを行うので高速度でチェックを行うことが出来る。
来るが、第１図の場合はデータ格納のＲＡＭ８をＣＰＵ
１のパスから切゛り離すことによりハードウェアがチェ
ックを行うので高速度でチェックを行うことが出来る。
以上詳細に説明せる如く本発明によれば、受信データに
データの欠落があっても、同期パターンアドレス上の同
期パターンの存在をチェックすることで、受信データの
正常異常が判断出来るので、誤ったデータを出力するこ
とが無くなる効果がある。
データの欠落があっても、同期パターンアドレス上の同
期パターンの存在をチェックすることで、受信データの
正常異常が判断出来るので、誤ったデータを出力するこ
とが無くなる効果がある。
第１図は、本発明の実施例のブロック図、第２図は、第
１図のチェック回路の詳細を示すブロック図、 第３図は、第１図の動作のフローチャート、第４図は１
例の受信データの構成を示す図、第５Ｍは正常な場合の
受信データをメモリに格納した１例の図である。 図において、 １はＣＰＵ。 ２はアドレスラッチ回路、 ３はＲＯＭ。 ４は制御回路、 ５はデコーダ、 ６はアドレスカウンタ、 ７．９はパススイッチ、 ８はＲＡＭ。 １０はチェック回路、 １１はデータバス、 １２はアドレスバス、 １３は比較回路、 １４はアンド回路、 井４ 目 第５ 区
１図のチェック回路の詳細を示すブロック図、 第３図は、第１図の動作のフローチャート、第４図は１
例の受信データの構成を示す図、第５Ｍは正常な場合の
受信データをメモリに格納した１例の図である。 図において、 １はＣＰＵ。 ２はアドレスラッチ回路、 ３はＲＯＭ。 ４は制御回路、 ５はデコーダ、 ６はアドレスカウンタ、 ７．９はパススイッチ、 ８はＲＡＭ。 １０はチェック回路、 １１はデータバス、 １２はアドレスバス、 １３は比較回路、 １４はアンド回路、 井４ 目 第５ 区
Claims (1)
- ＣＰＵの制御により、一定周期毎に可変長の同期パター
ンを含む直列データを受信し並列データに変換後メモリ
に一旦蓄積し必要な処理を行う受信装置において、該直
列データ受信終了後、該並列データの格納された該メモ
リを該ＣＰＵから切り離し、受信したデータの数だけ一
定間隔の同期パターン格納位置のアドレスを発生する手
段を用い、該メモリ上の該同期パターン格納位置のアド
レスに、同期パターンが存在するかどうかをチェックす
ることにより、データが正常に受信されたかどうかを判
断出来るようにしたことを特徴とする受信データ正常異
常判断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17575384A JPS6153850A (ja) | 1984-08-23 | 1984-08-23 | 受信デ−タ正常異常判断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17575384A JPS6153850A (ja) | 1984-08-23 | 1984-08-23 | 受信デ−タ正常異常判断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153850A true JPS6153850A (ja) | 1986-03-17 |
Family
ID=16001650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17575384A Pending JPS6153850A (ja) | 1984-08-23 | 1984-08-23 | 受信デ−タ正常異常判断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153850A (ja) |
-
1984
- 1984-08-23 JP JP17575384A patent/JPS6153850A/ja active Pending
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