JPH0368587B2 - - Google Patents

Info

Publication number
JPH0368587B2
JPH0368587B2 JP60159802A JP15980285A JPH0368587B2 JP H0368587 B2 JPH0368587 B2 JP H0368587B2 JP 60159802 A JP60159802 A JP 60159802A JP 15980285 A JP15980285 A JP 15980285A JP H0368587 B2 JPH0368587 B2 JP H0368587B2
Authority
JP
Japan
Prior art keywords
sample
control circuit
received data
bit
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60159802A
Other languages
English (en)
Other versions
JPS6220448A (ja
Inventor
Akito Hiwatari
Masahiro Kishi
Kaoru Nomoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60159802A priority Critical patent/JPS6220448A/ja
Publication of JPS6220448A publication Critical patent/JPS6220448A/ja
Publication of JPH0368587B2 publication Critical patent/JPH0368587B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Communication Control (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】 〔概要〕 通信回線が接続される複数の回線接続部LAと、
該複数の回線接続部LAに受信ビツトのサンプル
を指示するサンプル制御回路SPCを有する通信制
御装置において、上記サンプル制御回路SPCが、
上記回線接続部LAから通知される受信データ
RDの変化を認識したことを、回線接続部LAへ
通知する手段を設けることにより、該サンプル制
御回路SPCが受信データRDの変化を認識し、且
つサンプル指示をした時には、該回線接続部LA
は受信ビツトのサンプルと共に、ビツト処理要求
を発生し、該サンプル制御回路SPCが受信データ
RDの変化を認識せずにサンプル指示をした時に
は、該回線接続部LAは受信ビツトのサンプルを
行わないで、ビツト処理要求のみを発生するよう
にしたものである。
〔産業上の利用分野〕
本発明は調歩式データ通信時の受信ビツトのサ
ンプリング方式において、1個のサンプル制御回
路SPCの時分割処理により、複数の回線の受信ビ
ツトをサンプルする方式に関する。
一般に、調歩式データ通信においては、伝送文
字は1文字毎に、スタートビツト(スペース極
性)、ストツプビツト(マーク極性)に囲まれて
送出される。
従つて、受信側では、1ビツト時間をn個(但
し、nは整数)の時間に分割し、スタートビツト
による信号極性の変化を検出した時、該通信回線
が接続されている回線接続部LA内に設けたカウ
ンタの値を“0”として1/nビツト時間毎にカ
ウントアツプし、該カウンタ値がn/2の時を、
該スタートビツトの中央値としてサンプルを行
い、以後は次の極性変化検出迄、nカウント毎に
受信ビツトのサンプルを行う。
そして、次の極性変化を検出すると、再びカウ
ンタ値を“0”として、1/nビツト時間毎のカ
ウントアツプを行うと云うような制御が一般的に
行われる。
然し、多くの通信回線を接続制御する通信制御
装置等においては、回路量の増加を防ぐ為に、回
線接続部単位にサンプル制御回路SPCを設けるの
ではなく、1個のサンプル制御回路SPCで複数の
回線からの受信ビツトのサンプル制御を行う装置
がある。
このようなサンプル制御方式においては、一般
には、各回線毎にサンプル周期が異なる為、複数
の回線に対応して、各回線用の上記サンプル用発
振器OSCが設けられており、該発信器OSCから
の通信クロツクを一定の周期でサンプルし、その
時々の極性と、サンプルカウント値を記憶するカ
ウンタメモリを設け、上記の一定の周期で各回線
に対応したサンプルアドレスSPADで、該カウン
タメモリをアクセスし、前回の極性を読み出し
て、今回受信した通信クロツクの極性との変化を
検出し、変化があれば、前回のサンプルカウンタ
値に+1の演算を行つて、その演算結果を、該カ
ウンタメモリに格納するように制御することによ
り、複数の回線毎のビツトサンプル周期の異なる
通信クロツクを時分割でカウントすることができ
る。
このような1個のサンプル制御回路SPCで複数
の回線からの受信ビツトをサンプルする制御方式
を第2図を使用して説明する。
先ず、サンプル制御回路SPC1は通信クロツク
の極性や、サンプルカウント値を記憶する回線対
応のカウンタメモリCNTM5、1ビツトの時間
をnカウントする為のサンプルカウンタSPCNT
9、上記カウンタメモリCNTM5、及び回線接
続部LA2を走査する為のアドレス作成回路
SPAD4、上記カウンタメモリCNTM5の内容
や、通信クロツクの極性、及び受信データの変化
通知信号をセツトする為のレジスタRCNT 8,
OSCM 7,OSCR 6,RDCM 10)等で
構成される。尚、本図において、×印はゲート回
路を示している。
上記サンプルカウンタSPCNT9は、ある周期
(アドレス周期:通信速度のn倍以上)で読み込
まれた通信クロツク(OSC:通信速度のn/2
倍)11の極性OSCR6と、カウンタメモリ
CNTM5から読み出された、前回の通信クロツ
クOSC11の極性OSCM7とを比較して、立ち
上がり/立ち下がりの変化を検出するとサンプル
カウント値を、以下の手順で更新する。即ち、 受信データ変化検出信号RDCM10が、‘オ
フ’であると、サンプルカウント値を+1し、‘
オン’であると、サンプルカウント値を“0”に
リセツトする。但し、サンプルカウント値を
“0”にしたら、それ以後、後述のサンプルクロ
ツクSMPCL12を送出する迄は、受信データ変
化検出信号RDCM10が‘オン’でも、サンプ
ルカウント値は+1するだけで“0”にはしな
い。
又、サンプルカウンタSPCNT9は、上記サン
プルカウントの更新値がn/2の時、回線接続部
LA2に対して、上記サンプルクロツクSMPCL
12を送出し、サンプルアドレスデコーダ
SADEC16の出力信号でゲートして、受信ビツ
トのサンプルを指示する。
第3図は、上記サンプルカウント値の更新を行
う時の動作をタイムチヤートで示した図で、aが
正常動作を場合を示しており、bは異常動作の場
合を示している。
回線接続部LA2は上記サンプルクロツク
SMPCL12によつて、受信データRD18のサ
ンプルを行うと共に、ビツト処理要求BSVQ16
を発生し、回線アドレスデコーダLNDEC19の
出力信号でゲートして、回線制御部LNCT3へ
送出する。
そして、受信データ変化検出回路RDCM10
がサンプル制御回路SPC1に送出され、サンプル
制御タイミングリード信号R22で、受信データ
変化通知信号RDCHG17を受信した時点におい
て、サンプルカウンタSPCNT9で、当該回線の
サンプルカウント値を“0”にリセツトする。
回線制御部LNCT3は受信ビツトRDB15と、
ビツト処理要求信号BSVQ16により、文字の組
立を行うと共に、回線接続部LA2へ該ビツト処
理要求BSVQ16のリセツトビツト処理要求信号
RBSVQ20を送出する。{第3図a参照} 然して、本ビツトサンプル方式においては、第
3図bのようなタイミングで受信データRD18
の極性が変化した場合、つまり、サンプルカウン
ト値がn/2の時で、且つ受信データ変化通知信
号RDCHG17の受信データ変化検出回路
RDCM10へのセツトタイミングR(サンプル制
御タイミングリード信号)が過ぎた後からサンプ
ルクロツクSMPCL12が送出される迄の間に、
受信データRD18の極性が変化した場合、受信
データ変化通知信号RDCHG17は‘オン’なる
が、サンプル制御回路SPC1では受信データの極
性の変化を検出できず、受信ビツトRDB15の
サンプルを失敗する。即ち、サンプル制御タイミ
ングリード信号R22によつて受信データ変化検
出回路RDCM10を‘オン’にすることができ
ず、サンプルカウンタSPCNT9を“0”にリセ
ツトできない。
この様子を示したものが、上記第3図bの実線
のタイムチヤートである。
従つて、1個のサンプル制御回路SPC1で複数
の回線からの受信データRD18のサンプル制御
を行う方式においても、上記サンプルの失敗を起
こさないビツトサンプル方式が要求される。
〔従来の技術と発明が解決しようとする問題点〕
第4図は従来方式によるビツトサンプル方式を
示した図であり、第2図と同じ符号は同じ対象物
を示している。
上記説明した受信データRD18のサンプルの
失敗を防ぐ為、従来方式においては、斜線で示し
た先行受信ビツトサンプル回路ARDB15′を設
け、サンプル制御回路SPC1から送出されるサン
プルクロツクSMPCL12により、受信データ
RD18に対する先行サンプルを、サンプル制御
回路SPC1のサンプル制御タイミングライト信号
Wで行うことにより、受信ビツトサンプルレジス
タRDB15に対する入力データARDB15′の極
性の変化が、上記受信データRD18のようなタ
イミングでは起こらないようにしていた。
即ち、第3図bで説明すると、サンプル制御タ
イミングライト信号W23により、回線接続部
LA2の受信ビツトサンプルレジスタRDB15の
手前で、受信データRD18に対する先行サンプ
ルARDB15′を行えば、受信ビツトRDB15は
サンプルクロツクSMPCL12によつて変化する
ことはない為、受信データ変化通知信号RDCHG
17を、次のサンプル制御タイミングリード信号
Rのタイミングにおいて検知し、受信データRD
18の極性変化を検知することができ、受信デー
タ変化検出回路RDCM10を‘オン’とするこ
とができる。
この場合、受信ビツトRDB15、受信データ
変化通知信号RDCHG17、受信データ変化検出
信号RDCM10は、第3図bの破線のように動
作し、受信データRD18に対するビツトサンプ
ルの失敗は起こらない。
然しながら、本方式においては、サンプル制御
回路SPC1により、受信ビツトのサンプルを行う
専用の回線接続部LA2であると、比較的低速度
の通信回線しか接続されない為、上記先行サンプ
ルによる受信マージユの低下は問題にならない
が、サンプル制御回路SPC1により、受信ビツト
のサンプルを行う方式と、変復調装置からの受信
エレメントタイミングにより受信ビツトのサンプ
ルを行う方式の両方式で使用される回線接続部
LA2で、上記先行サンプルを行うと、受信エレ
メントタイミングによる方式では高速の通信回線
が接続される為、受信マージユへの影響が大きく
なると云う問題があつた。
本発明は上記従来の欠点に鑑み、先行サンプル
を行わないで、受信ビツトのサンプルの失敗を防
ぐサンプル制御方式を実現する方法を提供するこ
とを目的とするものである。
〔問題点を解決するための手段〕
第1図は本発明の一実施例をブロツク図で示し
た図である。
本発明においては、サンプル制御回路SPC1
が、回線接続部LA2から通知される受信データ
RDの変化を認識したことを回線接続部LA2へ
通知する手段14を設け、サンプル制御回路SPC
1が、該受信データRD18の変化を認識し、且
つサンプル指示をした時には、回線接続部LA2
は回線制御回線LNCT3に対して、受信ビツト
RDB15のサンプルと共に、ビツト処理の要求
信号BSVQ16を発生し、上記サンプル制御回路
SPC1が、受信データRD18の変化を認識しな
いで、サンプル指示をした時には、回線接続部
LA2は回線制御回線LNCT3に対して、ビツト
処理要求信号BSVQ16のみを発生するように構
成する。
〔作用〕
即ち、本発明によれば、通信回線が接続される
複数の回線接続部LAと、該複数の回線接続部LA
に受信ビツトのサンプルを指示するサンプル制御
回路SPCを有する通信制御装置において、上記サ
ンプル制御回路SPCが、上記回線接続部LAから
通知される受信データRDの変化を認識したこと
を、回線接続部LAへ通知する手段を設けること
により、該サンプル制御回路SPCが受信データ
RDの変化を認識し、且つサンプル指示をした時
には、該回線接続部LAは受信ビツトのサンプル
と共に、ビツト処理要求を発生し、該サンプル制
御回路SPCが受信データRDの変化を認識せずに
サンプル指示をした時には、該回線接続部LAは
受信ビツトのサンプルを行わないで、ビツト処理
要求のみを発生するようにしたものであるので、
サンプル制御回路方式によるサンプルの失敗を防
止できることは勿論、受信エレメント方式と共用
される回線接続部LAにおいては、先行サンプル
を行わない為、接続される高速回線の受信マージ
ユの低下を防止できる効果がある。
〔実施例〕
以下本発明の実施例を図面によつて詳述する。
第1図において、破線で示した信号、及び回路
が本発明を実施するのに必要なものであり、第3
図bにおいて、破線で示した動作、及び( )で
示した値が、本発明を実施した場合の動作、及び
サンプルカウント値である。
本発明を実施しても、サンプル制御回路SPC1
の動作は従来方式と同じであり、受信データ変化
検出信号RDCM10を破線で示すように回線接
続部LA2に送出するように構成した所が異なる。
回線接続部LA2はサンプル制御回路SPC1か
らのサンプルクロツクSMPCL12に従つて、ビ
ツト処理要求信号BSVQ16を発生し、受信ビツ
トRDB15と共に回線制御部LNCT3へ送出さ
れる。
但し、本発明を実施している場合においては、
該受信ビツトサンプルレジスタRDB15でのサ
ンプルはサンプル制御回路SPC1からの受信デー
タ変化検出信号RDCM10が‘オン’の時のみ
行い、該信号RDCM10が‘オフ’の時には、
前回のサンプル時の受信ビツトRDB15の値を
保持しておき、この値を回線制御部LNCT3に
送出するように動作する。
このように構成することにより、第3図bの様
なタイミングで受信データRD18の極性の変化
が発生し、受信データ変化通知信号RDCHG17
が‘オン’となつても、サンプル制御回路SPC1
の受信データ変化検出回路RDCM10において
は、サンプル制御タイミングリード信号R22と
の論理積がとれない為、その極性変化を検出する
ことはなく、受信ビツトRDB15のサンプルを
行うことはない。
従つて、受信データ変化通知信号RDCHG17
は、該回線に対する次のサンプルクロツク
SMPCL12が送出される迄は‘オン’状態が保
持される共に、サンプル制御回路SPC1のサンプ
ルカウンタSPCNT9は次の走査時に、サンプル
制御タイミングリード信号R22によつて付勢さ
れ、サンプルカウント値を( )で示したように
“0”に更新できる為、受信ビツトRDB15のサ
ンプルの失敗は発生しない。
尚、受信データ変化検出信号RDCM10が‘
オフ’の時は、受信ビツトRDB15のサンプル
が行われなくとも、受信データRD18の極性が
変化していない為、回線接続部LA2からのビツ
ト処理要求BSVQ16によつて、回線制御回路
LNCT3での文字組立の処理には影響はない。
このように、本発明においては、回線制御部
LNCT3に対するビツト処理要求はサンプルク
ロツクSMPCL12に従つて行い、受信ビツト
RDB15のサンプルは、サンプル制御回路SPC
1が受信データRD18の極性の変化を認識して
いる時のサンプルクロツクSMPCL12で行うよ
うにした所に特徴がある。
〔発明の効果〕
以上、詳細に説明したように、本発明のビツト
サンプル方式は、通信回線が接続される複数の回
線接続部LAと、該複数の回線接続部LAに受信ビ
ツトのサンプルを指示するサンプル制御回路SPC
を有する通信制御装置において、上記サンプル制
御回路SPCが、上記回線接続部LAから通知され
る受信データRDの変化を認識したことを、回線
接続部LAへ通知する手段を設けることにより、
該サンプル制御回路SPCが受信データRDの変化
を認識し、且つサンプル指示をした時には、該回
線接続部LAは受信ビツトのサンプルと共に、ビ
ツト処理要求を発生し、該サンプル制御回路SPC
が受信データRDの変化を認識せずにサンプル指
示をした時には、該回線接続部LAは受信ビツト
のサンプルを行わないで、ビツト処理要求のみを
発生するようにしたものであるので、サンプル制
御回路方式によるサンプルの失敗を防止できるこ
とは勿論、受信エレメント方式と共用される回線
接続部LAにおいては、先行サンプルを行わない
為、接続される高速回線の受信マージユの低下を
防止できる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例をブロツク図で示し
た図、第2図は1個のサンプル制御回路SPCで複
数の回線からの受信ビツトをサンプルする制御方
式を示す図、第3図はサンプルカウント値の更新
を行うときの動作をタイムチヤートで示した図、
第4図は従来方式によるビツトサンプル方式を示
した図、である。 図面において、1はサンプル制御回路SPC、2
は回線接続部LA、3は回線制御部LNCT、5は
カウンタメモリCNTM、9はサンプルカウンタ
SPCNT、10は受信データ変化検出回路、信号
RDCM、11は通信クロツクOSC、12はサン
プルクロツクSMPCL、15は受信ビツトサンプ
ルレジスタ、信号RDB、15′は先行受信ビツト
サンプル回路、信号ARDB、16はビツト処理
要求発生回路、信号BSVQ、17は受信データ変
化通知回路、信号RDCHG、18は受信データ
RD、20はリセツトビツト処理要求信号
RBSVQ、22はサンプル制御回路タイミングリ
ード信号R、23はサンプル制御タイミングライ
ト信号W、をそれぞれ示す。

Claims (1)

  1. 【特許請求の範囲】 1 通信回線が接続される複数の回線接続部LA
    2と、該複数の回線接続部LA2に受信ビツトの
    サンプルを指示するサンプル制御回路SPC1を有
    する通信制御装置において、 上記サンプル制御回路SPC1が、上記回線接続
    部LA2から通知される受信データRDの変化を
    認識したことを回線接続部LA2へ通知する手段
    14を設け、 サンプル制御回路SPC1が、該受信データRD
    の変化を認識し、且つサンプル指示をした時に
    は、回線接続部LA2は回線制御回路LNCT3に
    対して、受信ビツト(RDB)15のサンプルと
    共に、ビツト処理の要求BSVQ16を発生し、 上記サンプル制御回路SPC1が、受信データ
    RDの変化を認識しないで、サンプル指示をした
    時には、回線接続部LA2は回線制御回路LNCT
    3に対して、ビツト処理要求BSVQ16のみを発
    生するようにしたことを特徴とするビツトサンプ
    ル方式。
JP60159802A 1985-07-19 1985-07-19 ビツトサンプル方式 Granted JPS6220448A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60159802A JPS6220448A (ja) 1985-07-19 1985-07-19 ビツトサンプル方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60159802A JPS6220448A (ja) 1985-07-19 1985-07-19 ビツトサンプル方式

Publications (2)

Publication Number Publication Date
JPS6220448A JPS6220448A (ja) 1987-01-29
JPH0368587B2 true JPH0368587B2 (ja) 1991-10-29

Family

ID=15701573

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60159802A Granted JPS6220448A (ja) 1985-07-19 1985-07-19 ビツトサンプル方式

Country Status (1)

Country Link
JP (1) JPS6220448A (ja)

Also Published As

Publication number Publication date
JPS6220448A (ja) 1987-01-29

Similar Documents

Publication Publication Date Title
US4390969A (en) Asynchronous data transmission system with state variable memory and handshaking protocol circuits
US5452443A (en) Multi-processor system with fault detection
US5021950A (en) Multiprocessor system with standby function
US4606029A (en) Data transmission system
JPH0368587B2 (ja)
US5812878A (en) System for DMA transfer wherein controller waits before execution of next instruction until a counter counts down from a value loaded by said controller
KR920010977B1 (ko) 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture)
US5088035A (en) System for accelerating execution of program instructions by a microprocessor
EP0657046B1 (en) Fault tolerant three port communications module
US6408353B1 (en) Microcomputer having sampling function of retry requesting signal in syncronization with strobe signal
JPH064301A (ja) 時分割割込制御方式
JPS6135739B2 (ja)
JPH11273380A (ja) Lsi動作モード設定信号取り込み方法およびモード信号取り込み機能つきlsi
JPS61270952A (ja) デ−タ伝送方式
JP2619939B2 (ja) 同期パターン検出回路
JPS60160250A (ja) スキヤニング式デ−タ通信方式
JPS63197260A (ja) 記憶装置制御方式
JP2725680B2 (ja) バス異常検出回路
JPH05292130A (ja) 通信制御用半導体集積回路
JPS62190953A (ja) 通信制御装置における回線制御装置の管理回路
JPH05191236A (ja) クロック断検出回路
JPH06124257A (ja) シリアル入出力制御回路
JPH0573490A (ja) カード種別識別方法
JPS6247750A (ja) 記憶装置
JPS62182960A (ja) 入出力制御装置の接続検知装置