CN100407690C - 一种cpu与协处理单元通信的方法及系统 - Google Patents

Abstract

本发明提供了一种CPU与协处理单元通信的方法及系统，所述系统由CPU、协处理单元、逻辑控制单元、共享缓存组成；该方法包括：在CPU中分别建立数据报文接收缓冲区和控制报文接收缓冲区；CPU和协处理单元通过一条通信通道交换信息，具体包括：CPU通过共享缓存直接将信息传送给协处理单元；协处理单元通过共享缓存传送信息给CPU时，CPU根据所述数据报文接收缓冲区和控制报文接收缓冲区的空间处理所述信息。利用本发明，可以很好地协调数据通信中数据流和控制流之间的关系，在保证系统稳定运行的前提下，使系统的业务处理能力达到最大，同时实现对控制粒度的动态调整。

Description

一种CPU与协处理单元通信的方法及系统

技术领域

本发明涉及通信技术领域，具体涉及一种CPU与协处理单元通信的方法及系统。

背景技术

在数据通信产品中，有很多情况是数据、控制报文共用通信通道的情况，如中央处理器(CPU)和网络处理器(NP)之间的通讯，CPU和外围逻辑之间的通讯，NP或外围逻辑我们统称为协处理单元。线卡上送给CPU的数据报文需要交给协处理单元进行处理，这些报文一般是大量的、快速的、可以丢弃的业务数据包，这些数据流占用了通信通道95％以上的带宽，为了保证业务处理的性能，数据报文一般在中断中进行处理。同时，CPU和协处理单元之间需要有一定的控制信息需要传递，比如，一方面CPU需要实时地对协处理单元进行参数配置，控制协处理单元的行为，另一方面协处理单元需要实时上报异常情况给CPU；另外还有CPU和协处理单元之间定时传送的心跳报文，即CPU定时向协处理单元发送的查询报文，协处理单元收到该报文后，将自身的状态返回给CPU，这些报文通常是小量的、慢速的、不允许丢弃的控制报文，这些数据流占用了通信通道不到5％的带宽。一般情况下，通讯通道、CPU、协处理单元的最大允许流量是小于接口卡的线速流量(接口卡的满负荷流量)的，因此，正确协调数据流和控制流的关系，如何使系统保证最大的数据流，同时使系统稳定运行(控制报文不丢失，同时控制报文能够得到及时的处理)，一直是困扰各个数据通讯产品的技术难点。

目前，随着新技术的出现和标准化的进展，对高速路由器的业务功能要求也越来越高。高速分布式路由处理器的出现，使人们发现了一个与传统的集中式路由器截然不同的高速路由处理体系，NP或ASIC(专用集成电路)的出现，极大地解放了CPU，NP通常由若干微处理器和一些硬件协处理单元组成，多个微处理器并行处理，通过软件来控制处理流程。对于一些复杂的标准的操作，比如内存操作、路由表查找算法、QoS(服务质量)的拥塞控制算法、流量调度算法等，采用硬件协处理单元来提高处理性能。一些大量消耗CPU资源的工作被交给协处理单元去处理，CPU仅仅处理极少数的系统控制任务，CPU和协处理单元之间的通信通道一般被用来传递控制信息，而且它的带宽是有一定限制的。

为了应付不断增长的数据流量，提高通信效率，通常也用CPU和协处理单元之间的通信通道来传递业务流，现有技术对这种情况进行了最保险的处理，即：保证控制报文的传输，对数据报文的传输性能不关心。因此，通常是采用任务处理的方法对所有报文等同处理，即中断接收报文后，向任务发送消息通知报文到，然后接收任务对该报文进行处理。其处理流程如图1所示。采用这种方式的数据通信系统带宽利用率通常小于20％，通信效率低，而且在有大量数据报文经过通信通道的系统中，控制信息仍然可能丢失，造成系统不稳定。

发明内容

本发明的目的是克服现有技术的上述缺点，提供一种CPU与协处理单元通信的方法及系统，以使数据通讯产品实现高效、可靠的通信。

本发明的目的是通过以下技术方案实现的：

一种CPU与协处理单元通信的方法，用于CPU和协处理单元使用共享缓存的通信系统，其特征在于，所述方法包括：

A、在所述CPU中分别建立数据报文接收缓冲区和控制报文接收缓冲区；

B、所述CPU和协处理单元通过一条通信通道交换信息，具体包括：

C、所述CPU通过所述共享缓存直接将信息传送给所述协处理单元；

D、所述协处理单元通过所述共享缓存传送信息给所述CPU时，所述协处理单元通过直接内存访问将报文传送给所述共享缓存，所述CPU通过逻辑中断接收所述报文，将所述共享缓存中的报文传送到本地内存，判断所述数据报文接收缓冲区和控制报文接收缓冲区是否都有足够的接收空间，如果有足够的接收空间，则处理所述接收的报文；如果没有足够的接收空间，则暂不处理所述接收的报文，打开所述逻辑中断。

所述步骤A包括：根据所述通信系统业务需要，分别设定所述数据报文接收缓冲区和控制报文接收缓冲区的长度。

通过调整所述控制报文接收缓冲区的长度调整所述通信系统的业务处理能力。

所述步骤C包括：

所述CPU通过直接内存访问将报文传送给所述共享缓存；

由现场可编程门阵列将所述共享缓存中的报文传送给所述协处理单元。

所述CPU通过逻辑中断接收所述报文，将所述共享缓存中的报文传送到本地内存的方法包括：

当所述共享缓存中有需要传送给所述CPU的报文时，产生逻辑中断；

所述CPU屏蔽所述逻辑中断并建立直接内存访问传输；

通过所述直接内存访问传输将所述共享缓存中的报文传送到本地内存。

如果有足够的接收空间，则处理所述接收的报文的步骤包括：

按照不同单元依次处理所述本地内存中的报文；

所述本地内存中的报文处理完成后，判断所述共享缓存中是否还有发送给所述CPU的报文；

如果有，则所述CPU继续接收并处理所述报文；

如果没有，则打开所述CPU屏蔽的逻辑中断。

所述按照不同单元依次处理所述本地内存中的报文的步骤具体为：

当前所述本地内存单元中的报文为数据报文时，进行数据业务流的转发；

当前所述本地内存单元中的报文为控制报文时，通知所述CPU的报文接收任务接收所述控制报文。

所述方法还包括：在所述共享缓存中建立两个不同方向的先进先出队列，分别存储所述CPU发往所述协处理单元的报文和所述协处理单元发往所述CPU的报文。

本发明还提供了一种CPU与协处理单元通信的系统，所述系统包括：

CPU、协处理单元、逻辑控制单元、共享缓存；

其中，所述CPU、协处理单元、共享缓存分别耦合到所述逻辑控制单元，由所述逻辑控制单元控制CPU和协处理单元通过所述共享缓存交换信息；在所述CPU中分别建立数据报文接收缓冲区和控制报文接收缓冲区；所述逻辑控制单元包括：

中断产生装置，用于所述协处理单元将需要发送到CPU的信息缓存到所述共享缓存后产生中断信号，通知所述CPU将所述信息接收到本地内存；

中断控制装置，用于控制所述中断产生装置打开或关闭；

CPU双缓冲接收设定装置，用于设定CPU接收数据报文缓冲区和控制报文缓冲区的长度；

缓冲调节装置，用于调整所述CPU接收控制报文缓冲区的长度；

接收判决装置，用于判断所述数据报文接收缓冲区和控制报文接收缓冲区是否都有足够的接收空间，如果有足够的接收空间，则通知所述CPU处理本地内存中的信息，否则通知所述中断控制装置打开中断。

由上述本发明提供的技术方案可以看出，利用本发明能够很好地协调数据通信中数据流和控制流之间的关系，在保证控制报文可靠传输及系统稳定运行的前提下，使系统的业务处理能力达到最大，同时，实现对控制粒度的动态调整。

附图说明

图1是现有技术中CPU和协处理单元共享通信通道的报文处理流程；

图2是本发明CPU与协处理单元通信的系统的结构示意图；

图3是图2所示本发明系统中的逻辑控制单元的组成示意图；

图4是图2所示的本发明系统中CPU发送报文的流程示意图；

图5是图2所示的本发明系统中CPU接收报文的流程示意图；

图6是本发明方法的优选实施例中CPU接收报文的步骤的流程图；

图7是本发明方法中在CPU中建立的报文接收中的双缓冲结构示意图。

具体实施方式

为了使本领域普通技术人员理解和实施本发明，现结合附图详细描绘实施例，通过这些实施例本领域技术人员可以更容易地理解本发明的目的和技术方案及本发明的效果。

首先，参照图2对本发明CPU与协处理单元通信的系统的结构作一详细描述。

本发明系统由CPU、协处理单元、逻辑控制单元和共享缓存组成，其中，CPU、协处理单元、共享缓存分别耦合到逻辑控制单元，由逻辑控制单元控制CPU和协处理单元通过共享缓存交换信息，CPU和协处理单元之间只有一条通信通道。其中，所述协处理单元是指高速业务处理设备，如NP(网络处理器)等ASIC(专用集成电路)，其特点是处理能力强，一般有多个小的RISC(精简指令集)处理器组成；共享缓存通过FPGA(现场可编程门阵列)逻辑进行维护。通讯通道与CPU的接口可以是通过北桥出的PCI总线，可以是CPU的60X总线，也可以是北桥出的其它总线，通讯通道与协处理单元的接口可以是PCI总线，也可以是协处理单元自身特有的总线，如IBM Rainier的DMU(数据传输单元)接口，IXP-1200的IX-BUS，以及各种业务端口，如以太网，POS(Packet Over SDH)接口，ATM(异步传输模式)接口等，共享缓存中维护了双方通信的信息，共享缓存一般由高速的SRAM(静态随机存储单元)组成，报文在共享缓存中以FIFO(先进先出)的形式存在，每个方向都有一个FIFO。

协处理单元一般是快速设备，因此，从CPU到协处理单元的报文可以很快被协处理单元接收，但是CPU需要承担更多的事务，一般是来不及处理短时间大量从协处理单元来的报文。因此，在本发明系统中，主要由逻辑控制单元来控制CPU处理从协处理单元来的报文。

参照图3，该逻辑控制单元由以下几部分组成：

中断产生装置，用于协处理单元将需要发送到CPU的信息缓存到共享缓存后产生中断信号，通知CPU将所述信息接收到本地内存；

中断控制装置，用于打开或关闭所述中断产生装置；

CPU双缓冲接收设定装置，用于设定CPU接收数据报文缓冲区和控制报文缓冲区的长度；

缓冲调节装置，用于调整CPU接收控制报文缓冲区的长度；

接收判决装置，用于判断数据报文接收缓冲区和控制报文接收缓冲区是否都有足够的接收空间，如果有足够的接收空间，则通知CPU处理本地内存中的信息，否则通知中断控制装置打开中断。

图4和图5分别描绘了图2所示的本发明系统中CPU发送报文及接收报文的流程。

在共享缓存中建立两个不同方向的先进先出队列，分别用于存储CPU发往协处理单元的报文和协处理单元发往CPU的报文。

参照图4，图4是图2所示的本发明系统中CPU发送报文的流程示意图：

在CPU向协处理单元发送报文(数据报文+控制报文)时，CPU将本地内存中的数据包用DMA(直接内存访问)方式传输到通讯通道的共享缓存中，然后通过FPGA逻辑硬件将共享缓存中的数据包传送给协处理单元，在这个方向上，DMA的速度和FPGA逻辑硬件向协处理单元传输的速度都很快，可以认为每发送一个报文，通信通道都能够迅速处理，因此，这个方向的传输是没有阻塞的。

再参照图5，图5是图2所示的本发明系统中CPU接收报文的流程示意图：

在CPU接收协处理单元发送的报文(数据报文+控制报文)时，当协处理单元将数据包用DMA方式传送到通讯通道的共享缓存中后，再由FPGA逻辑硬件将共享缓存中的数据包传送给CPU，在这个方向上，由于受CPU多任务的影响，CPU接收协处理单元发送的报文(数据报文+控制报文)的速度会受到一定的限制。为了提高CPU的接收效率及通信通道的利用率，保证控制报文的传输，本发明系统通过逻辑控制单元控制CPU对报文的接收。接收报文的具体过程如下：

首先由CPU双缓冲接收设定装置设定CPU接收数据报文缓冲区和控制报文缓冲区的长度，该长度可根据通信系统所需要的业务处理能力来调整CPU接收控制报文缓冲区的长度。

当协处理单元有报文需要发送到CPU时，首先由协处理单元将数据包用DMA方式传送到通讯通道的共享缓存中，当数据达到设定数量后由中断产生装置产生中断信号，通知CPU接收数据到本地内存；CPU收到中断信号后，通知中断控制装置关闭中断产生装置，同时建立DMA(直接内存访问)传输将共享缓存中的报文传送到本地内存；然后，由接收判决装置判断数据报文接收缓冲区和控制报文接收缓冲区是否都有足够的接收空间，如果有足够的接收空间，则通知CPU处理本地内存中的信息，根据不同单元的报文，对数据报文进行数据业务流的快速转发，对控制报文则通知CPU的报文接收任务接收该报文；如果没有足够的接收空间，则暂不处理本地内存中的报文，通知中断控制装置打开中断。

为了使本技术领域人员更好地理解本发明，下面将参照图6对本发明方法的实现流程作详细说明。

参照图6，图6示了本发明方法中CPU接收报文的流程，包括以下步骤：

步骤601：在CPU中分别建立数据报文接收缓冲区和控制报文接收缓冲区，并根据系统业务需要，分别设定所述数据报文接收缓冲区和控制报文接收缓冲区的长度。

步骤602：当共享缓存中有协处理单元发送到CPU的报文时，产生逻辑中断到CPU；通常在共享缓存中建立双向的FIFO队列，分别存储CPU发送和需要接收的报文，当FIFO中有CPU需要接收的报文时即产生逻辑中断到CPU。

步骤603：CPU屏蔽上述逻辑中断。

步骤604：CPU开始接收报文，产生DMA中断。

步骤605：建立一次DMA传输，以将共享缓存中需要CPU接收的报文传送到CPU的本地内存中。

步骤606：CPU结束上述DMA中断，开始处理本次DMA传输完毕的报文。

步骤607：判断接收缓冲空间是否足够，此处的判断是指判断在步骤601建立的数据报文接收缓冲区和控制报文接收缓冲区空闲单元是否都足够。

如果没有足够的接收缓冲空间，则进到步骤615：通知CPU的接收任务打开逻辑中断，暂时不处理本地内存中接收的报文。

如果有足够的接收缓冲空间，则进到步骤608：取得CPU的本地内存当前单元中的报文。

然后，进到步骤609：判断取得的报文是否为数据报文。

如果是数据报文，则进到步骤610：进行数据业务流的转发。

如果是控制报文，则进到步骤611：向CPU的报文接收任务发送消息，通知接收任务接收控制报文。

CPU的本地内存当前单元中的报文处理完成后，也就是步骤610或者步骤611结束后，进到步骤612：判断本次DMA传输到CPU的本地内存中的报文是否已全部处理完毕。

如果还未全部处理完毕，则进到步骤613：取得CPU的本地内存中下一个单元中的报文。

然后，返回步骤609：判断取得的报文是否为数据报文。

如果已全部处理完毕，则进到步骤614：判断共享缓存中是否还有需要CPU接收的报文。

如果有，则返回步骤604：重新产生DMA中断，以进行后续报文的接收和处理。

如果没有，则进到步骤615：通知CPU的报文接收任务打开逻辑中断。

然后，进到步骤616：退出CPU接收报文流程。

上面详细描述了本发明方法中协处理单元到CPU的通信过程，整个流程基本上是在中断服务程序中完成的，而数据业务流就是在这个主流程中完成的，它的处理不需要经过任务，即数据报文直接在中断中查找路由，通过出接口被发送出去，因此，数据业务流的处理效率能达到非常高。同时，少量的控制信息被送到接收任务进行处理，接收任务的调度是被接收缓冲的使用情况激活的，参见图6的步骤607。DMA中断服务程序中，CPU首先要判断接收缓冲的使用情况，接收缓冲分为数据报文接收缓冲和控制报文接收缓冲，仅仅当数据报文接收缓冲和控制报文接收缓冲的数量都足够时，CPU才继续接收协处理单元过来的报文，否则，CPU通知接收任务可以打开FPGA逻辑的中断。CPU的报文接收任务首先要将控制报文接收缓冲中的报文接收完毕后，才会打开中断。为了不使大量的数据业务流的中断独占CPU而使报文接收任务得不到调度，系统中使用了一个双缓冲的结构，参见图7，使数据报文和控制报文接收相互牵制，以达到控制报文的正确接收和数据报文的高速转发。

参见图7，图7是本发明方法中在CPU中建立的报文接收中的双缓冲结构示意图，利用此双缓冲结构，CPU在DMA中断处理中，如果控制报文的空闲单元空间不够，则中断程序会退出，报文接收任务将控制报文缓冲中的控制报文处理完毕，然后打开FPGA逻辑的中断。在大流量数据业务流的情况下，控制报文在接收缓冲中的堆积相对较慢，因此，可以保证中断在处理完一定数量的数据报文之后，再切换到控制报文的接收。这样，既保证了数据报文的高效率接收，又可以保证控制报文的接收，避免了频繁任务切换引起的系统效率下降，同时，这个过程是自适应的，中断的退出是根据实际通信情况进行的，报文接收缓冲的长度决定了中断执行的频率和任务执行频率，可以通过调整报文接收缓冲的长度对系统处理能力进行动态调整。

虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，例如，稍加变化，也可以通过多个线程实现相同的功能，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。

Claims (9)

1.一种CPU与协处理单元通信的方法，用于CPU和协处理单元使用共享缓存的通信系统，其特征在于，所述方法包括：

A、在所述CPU中分别建立数据报文接收缓冲区和控制报文接收缓冲区；

B、所述CPU和协处理单元通过一条通信通道交换信息，具体包括：

C、所述CPU通过所述共享缓存直接将信息传送给所述协处理单元；

D、所述协处理单元通过所述共享缓存传送信息给所述CPU时，所述协处理单元通过直接内存访问将报文传送给所述共享缓存，所述CPU通过逻辑中断接收所述报文，将所述共享缓存中的报文传送到本地内存，判断所述数据报文接收缓冲区和控制报文接收缓冲区是否都有足够的接收空间，如果有足够的接收空间，则处理所述接收的报文；如果没有足够的接收空间，则暂不处理所述接收的报文，打开所述逻辑中断。

2.如权利要求1所述的CPU与协处理单元通信的方法，其特征在于，所述步骤A包括：根据所述通信系统业务需要，分别设定所述数据报文接收缓冲区和控制报文接收缓冲区的长度。

3.如权利要求2所述的CPU与协处理单元通信的方法，其特征在于，通过调整所述控制报文接收缓冲区的长度调整所述通信系统的业务处理能力。

4.如权利要求1、2或3所述的CPU与协处理单元通信的方法，其特征在于，所述步骤C包括：

所述CPU通过直接内存访问将报文传送给所述共享缓存；

由现场可编程门阵列将所述共享缓存中的报文传送给所述协处理单元。

5.如权利要求1所述的CPU与协处理单元通信的方法，其特征在于，所述CPU通过逻辑中断接收所述报文，将所述共享缓存中的报文传送到本地内存的方法包括：

当所述共享缓存中有需要传送给所述CPU的报文时，产生逻辑中断；

所述CPU屏蔽所述逻辑中断并建立直接内存访问传输；

通过所述直接内存访问传输将所述共享缓存中的报文传送到本地内存。

6.如权利要求1所述的CPU与协处理单元通信的方法，其特征在于，如果有足够的接收空间，则处理所述接收的报文的步骤包括：

按照不同单元依次处理所述本地内存中的报文；

所述本地内存中的报文处理完成后，判断所述共享缓存中是否还有发送给所述CPU的报文；

如果有，则所述CPU继续接收并处理所述报文；

如果没有，则打开所述CPU屏蔽的逻辑中断。

7.如权利要求6所述的CPU与协处理单元通信的方法，其特征在于，所述按照不同单元依次处理所述本地内存中的报文的步骤具体为：

当前所述本地内存单元中的报文为数据报文时，进行数据业务流的转发；

当前所述本地内存单元中的报文为控制报文时，通知所述CPU的报文接收任务接收所述控制报文。

8.如权利要求1所述的CPU与协处理单元通信的方法，其特征在于，所述方法还包括：在所述共享缓存中建立两个不同方向的先进先出队列，分别存储所述CPU发往所述协处理单元的报文和所述协处理单元发往所述CPU的报文。

9.一种CPU与协处理单元通信的系统，其特征在于，所述系统包括：

CPU、协处理单元、逻辑控制单元、共享缓存；

其中，所述CPU、协处理单元、共享缓存分别耦合到所述逻辑控制单元，由所述逻辑控制单元控制CPU和协处理单元通过所述共享缓存交换信息；在所述CPU中分别建立数据报文接收缓冲区和控制报文接收缓冲区；所述逻辑控制单元包括：

中断产生装置，用于所述协处理单元将需要发送到CPU的信息缓存到所述共享缓存后产生中断信号，通知所述CPU将所述信息接收到本地内存；

中断控制装置，用于控制所述中断产生装置打开或关闭；

CPU双缓冲接收设定装置，用于设定CPU接收数据报文缓冲区和控制报文缓冲区的长度；

缓冲调节装置，用于调整所述CPU接收控制报文缓冲区的长度；

接收判决装置，用于判断所述数据报文接收缓冲区和控制报文接收缓冲区是否都有足够的接收空间，如果有足够的接收空间，则通知所述CPU处理本地内存中的信息，否则通知所述中断控制装置打开中断。

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