JP2001127766A - ラインインターフェース装置、及び、パケット交換機 - Google Patents
ラインインターフェース装置、及び、パケット交換機Info
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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Abstract
(57)【要約】
【課題】 パケット交換機の一種であるＡＴＭ交換機の
ハードウェア構成を簡略化する。 【解決手段】 物理層インターフェース１２に入力され
たＡＴＭセルを、スイッチインターフェース２２から出
力するＡＴＭセルであるかホストＣＰＵ２６宛のＡＴＭ
セルであるかにかかわらずセルバッファ２４に一旦蓄積
し、スケジューラ１６により管理されたタイミングでホ
ストＣＰＵ宛のＡＴＭセルをテンポラリＲＡＭ１８に格
納する。このテンポラリＲＡＭ１８に格納されたＡＴＭ
セルを、ホストＣＰＵ２６が必要に応じて読み出す。こ
れにより、ホストＣＰＵ２６宛のＡＴＭセルを一時的に
格納するＦＩＦＯメモリを省略することができる。
ハードウェア構成を簡略化する。 【解決手段】 物理層インターフェース１２に入力され
たＡＴＭセルを、スイッチインターフェース２２から出
力するＡＴＭセルであるかホストＣＰＵ２６宛のＡＴＭ
セルであるかにかかわらずセルバッファ２４に一旦蓄積
し、スケジューラ１６により管理されたタイミングでホ
ストＣＰＵ宛のＡＴＭセルをテンポラリＲＡＭ１８に格
納する。このテンポラリＲＡＭ１８に格納されたＡＴＭ
セルを、ホストＣＰＵ２６が必要に応じて読み出す。こ
れにより、ホストＣＰＵ２６宛のＡＴＭセルを一時的に
格納するＦＩＦＯメモリを省略することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ラインインターフ
ェース装置、及び、パケット交換機に関し、特に、パケ
ットの挿入や引き抜きを効率的に行うことのできるライ
ンインターフェース装置、及び、そのようなラインイン
ターフェース装置を用いたパケット交換機に関する。
ェース装置、及び、パケット交換機に関し、特に、パケ
ットの挿入や引き抜きを効率的に行うことのできるライ
ンインターフェース装置、及び、そのようなラインイン
ターフェース装置を用いたパケット交換機に関する。
【０００２】
【従来の技術】今日普及している固定長パケットの通信
網として、ＡＴＭ（Asynchronous Transfer Mode）通信
網がある。このＡＴＭ通信網では、通常のデータセルの
他に、ＡＴＭ通信網の保守や管理等をするための非デー
タセルがやり取りされる。
網として、ＡＴＭ（Asynchronous Transfer Mode）通信
網がある。このＡＴＭ通信網では、通常のデータセルの
他に、ＡＴＭ通信網の保守や管理等をするための非デー
タセルがやり取りされる。
【０００３】例えば、ＡＴＭ通信網では、ネットワーク
の保守を行う目的で、ＯＡＭ（Operation And Maintena
nce）セルを使用することができる。また、ＡＴＭ通信
網のネットワークリソースを効率よく使用する目的で、
ＲＭ（Resource Management）セルを使用することがで
きる。
の保守を行う目的で、ＯＡＭ（Operation And Maintena
nce）セルを使用することができる。また、ＡＴＭ通信
網のネットワークリソースを効率よく使用する目的で、
ＲＭ（Resource Management）セルを使用することがで
きる。
【０００４】これらＯＡＭセルやＲＭセルを使用してＡ
ＴＭ通信網の運用や管理を行うためには、通常のデータ
セルの流れの中にＯＡＭセルやＲＭセルを挿入したり、
通常のセルの流れの中からＯＡＭセルやＲＭセルを引き
抜いたりすることを、通信端末やＡＴＭ交換機で行うこ
とが必要となる。このようなＡＴＭ交換機の構成例を図
９に示す。
ＴＭ通信網の運用や管理を行うためには、通常のデータ
セルの流れの中にＯＡＭセルやＲＭセルを挿入したり、
通常のセルの流れの中からＯＡＭセルやＲＭセルを引き
抜いたりすることを、通信端末やＡＴＭ交換機で行うこ
とが必要となる。このようなＡＴＭ交換機の構成例を図
９に示す。
【０００５】この図９に示すように、ＡＴＭ交換機は、
物理層制御部１１０（１）〜１１０（Ｎ）と、ラインイ
ンターフェース１１２（１）〜１１２（Ｎ）と、ルーテ
ィングスイッチ１１４と、ラインインターフェース１１
６（１）〜１１６（Ｎ）と、物理層制御部１１８（１）
〜１１８（Ｎ）とを、備えて構成されている。
物理層制御部１１０（１）〜１１０（Ｎ）と、ラインイ
ンターフェース１１２（１）〜１１２（Ｎ）と、ルーテ
ィングスイッチ１１４と、ラインインターフェース１１
６（１）〜１１６（Ｎ）と、物理層制御部１１８（１）
〜１１８（Ｎ）とを、備えて構成されている。
【０００６】これらラインインターフェース１１２
（１）〜１１２（Ｎ）と、物理層制御部１１０（１）〜
１１０（Ｎ）とは、入力ポート毎に設けられている。つ
まり、この図９の例では、Ｎ個の入力ポートが設けられ
ている。また、ラインインターフェース１１６（１）〜
１１６（Ｎ）と、物理層制御部１１８（１）〜１１８
（Ｎ）とは、出力ポート毎に設けられている。つまり、
この図９の例では、Ｎ個の出力ポートが設けられてい
る。
（１）〜１１２（Ｎ）と、物理層制御部１１０（１）〜
１１０（Ｎ）とは、入力ポート毎に設けられている。つ
まり、この図９の例では、Ｎ個の入力ポートが設けられ
ている。また、ラインインターフェース１１６（１）〜
１１６（Ｎ）と、物理層制御部１１８（１）〜１１８
（Ｎ）とは、出力ポート毎に設けられている。つまり、
この図９の例では、Ｎ個の出力ポートが設けられてい
る。
【０００７】物理層制御部１１０（１）〜１１０（Ｎ）
は、それぞれ物理層に接続されており、この物理層から
フレーム形式の送信データが入力される。この物理層制
御部１１０（１）〜１１０（Ｎ）に入力されたフレーム
形式の送信データは、このフレームの中からＡＴＭセル
が抽出され、ラインインターフェース１１２（１）〜１
１２（Ｎ）に出力される。つまり、１つのフレームには
複数のＡＴＭセルが格納されている。
は、それぞれ物理層に接続されており、この物理層から
フレーム形式の送信データが入力される。この物理層制
御部１１０（１）〜１１０（Ｎ）に入力されたフレーム
形式の送信データは、このフレームの中からＡＴＭセル
が抽出され、ラインインターフェース１１２（１）〜１
１２（Ｎ）に出力される。つまり、１つのフレームには
複数のＡＴＭセルが格納されている。
【０００８】物理層制御部１１０（１）〜１１０（Ｎ）
とルーティングスイッチ１１４との間に接続されるライ
ンインターフェース１１２（１）〜１１２（Ｎ）は、ル
ーティングスイッチ１１４でＡＴＭセルをルーティング
するために必要な情報をそのＡＴＭセルに付加したり、
ＡＴＭセルのヘッダを書き換えたりする。また、ライン
インターフェース１１２（１）〜１１２（Ｎ）は、ルー
ティングスイッチ１１４に出力するＡＴＭセルを一時的
に蓄えておき、ルーティングスイッチ１１４の処理状態
に応じてＡＴＭセルをルーティングスイッチ１１４に出
力する機能も有する。このラインインターフェース１１
２（１）〜１１２（Ｎ）は、物理層制御部１１０（１）
〜１１０（Ｎ）からルーティングスイッチ１１４に向か
うＡＴＭセルを処理するものであり、このＡＴＭセルが
ルーティングスイッチ１１４に入力される側を以下では
イングレス側ということとする。
とルーティングスイッチ１１４との間に接続されるライ
ンインターフェース１１２（１）〜１１２（Ｎ）は、ル
ーティングスイッチ１１４でＡＴＭセルをルーティング
するために必要な情報をそのＡＴＭセルに付加したり、
ＡＴＭセルのヘッダを書き換えたりする。また、ライン
インターフェース１１２（１）〜１１２（Ｎ）は、ルー
ティングスイッチ１１４に出力するＡＴＭセルを一時的
に蓄えておき、ルーティングスイッチ１１４の処理状態
に応じてＡＴＭセルをルーティングスイッチ１１４に出
力する機能も有する。このラインインターフェース１１
２（１）〜１１２（Ｎ）は、物理層制御部１１０（１）
〜１１０（Ｎ）からルーティングスイッチ１１４に向か
うＡＴＭセルを処理するものであり、このＡＴＭセルが
ルーティングスイッチ１１４に入力される側を以下では
イングレス側ということとする。
【０００９】ラインインターフェース１１２（１）〜１
１２（Ｎ）から出力されたＡＴＭセルは、ルーティング
スイッチ１１４に入力される。ルーティングスイッチ１
１４では、ＡＴＭセルのヘッダ情報に基づいてスイッチ
ングが行われ、該当する出力ポートのラインインターフ
ェース１１６（１）〜１１６（Ｎ）に出力される。
１２（Ｎ）から出力されたＡＴＭセルは、ルーティング
スイッチ１１４に入力される。ルーティングスイッチ１
１４では、ＡＴＭセルのヘッダ情報に基づいてスイッチ
ングが行われ、該当する出力ポートのラインインターフ
ェース１１６（１）〜１１６（Ｎ）に出力される。
【００１０】ラインインターフェース１１６（１）〜１
１６（Ｎ）は、ルーティングスイッチ１１４から入力さ
れたＡＴＭセルを一時的に蓄えておき、出力ポートが空
き次第順次ＡＴＭセルを物理層制御部１１８（１）〜１
１８（Ｎ）に出力する機能を有する。このラインインタ
ーフェース１１６（１）〜１１６（Ｎ）は、ルーティン
グスイッチ１１４から物理層制御部１１８（１）〜１１
８（Ｎ）に向かうＡＴＭセルを処理するものであり、こ
のＡＴＭセルがルーティングスイッチ１１４から出力さ
れる側を以下ではエグレス側ということとする。
１６（Ｎ）は、ルーティングスイッチ１１４から入力さ
れたＡＴＭセルを一時的に蓄えておき、出力ポートが空
き次第順次ＡＴＭセルを物理層制御部１１８（１）〜１
１８（Ｎ）に出力する機能を有する。このラインインタ
ーフェース１１６（１）〜１１６（Ｎ）は、ルーティン
グスイッチ１１４から物理層制御部１１８（１）〜１１
８（Ｎ）に向かうＡＴＭセルを処理するものであり、こ
のＡＴＭセルがルーティングスイッチ１１４から出力さ
れる側を以下ではエグレス側ということとする。
【００１１】物理層制御部１１８（１）〜１１８（Ｎ）
に入力されたＡＴＭセルに基づいて、物理層制御部１１
８（１）〜１１８（Ｎ）ではフレーム形式の送信データ
が生成され、この送信データが物理層から出力される。
に入力されたＡＴＭセルに基づいて、物理層制御部１１
８（１）〜１１８（Ｎ）ではフレーム形式の送信データ
が生成され、この送信データが物理層から出力される。
【００１２】図９のような構成でＡＴＭ交換機が構成さ
れる場合、ＯＡＭセルやＲＭセルの挿入や引き抜きはイ
ングレス側のラインインターフェース１１２（１）〜１
１２（Ｎ）や、エングレス側のラインインターフェース
１１６（１）〜１１６（Ｎ）で行われることが多い。こ
のようなＯＡＭセルやＲＭセルの挿入や引き抜き機能を
持ったラインインターフェース１１２（１）〜１１２
（Ｎ）の構成例を図１０に示す。この図１０は、イング
レス側のラインインターフェース１１２（１）の構成を
一例として示している。
れる場合、ＯＡＭセルやＲＭセルの挿入や引き抜きはイ
ングレス側のラインインターフェース１１２（１）〜１
１２（Ｎ）や、エングレス側のラインインターフェース
１１６（１）〜１１６（Ｎ）で行われることが多い。こ
のようなＯＡＭセルやＲＭセルの挿入や引き抜き機能を
持ったラインインターフェース１１２（１）〜１１２
（Ｎ）の構成例を図１０に示す。この図１０は、イング
レス側のラインインターフェース１１２（１）の構成を
一例として示している。
【００１３】この図１０に基づいて、従来のラインイン
ターフェース１１２（１）を通常のデータセルが通過す
る時の動きを説明すると次のようになる。
ターフェース１１２（１）を通常のデータセルが通過す
る時の動きを説明すると次のようになる。
【００１４】物理層制御部１１０（１）から入力された
ＡＴＭセルは、物理層インターフェース１３０でクラス
分けされる。このクラス分けに基づいて、物理層インタ
ーフェース１３０からスケジューラ１３２に対して、ク
ラス情報ＣＩが通知される。このクラス情報ＣＩは、セ
ルバッファ１３４に形成されるキューの識別番号を示し
ている。スケジューラ１３２は、クラス毎に存在するキ
ューを管理している。
ＡＴＭセルは、物理層インターフェース１３０でクラス
分けされる。このクラス分けに基づいて、物理層インタ
ーフェース１３０からスケジューラ１３２に対して、ク
ラス情報ＣＩが通知される。このクラス情報ＣＩは、セ
ルバッファ１３４に形成されるキューの識別番号を示し
ている。スケジューラ１３２は、クラス毎に存在するキ
ューを管理している。
【００１５】クラス情報ＣＩが入力されたスケジューラ
１３２は、セルバッファ１３４に対して、ＡＴＭセルの
書き込み要求Ｗを出力する。これにより、ＡＴＭセルの
データがセル蓄積制御部１３１を介して、セルバッファ
１３４に蓄積される。スケジューラ１３２は、１つのＡ
ＴＭセルのデータをセルバッファ１３４に書き込んだ
後、そのＡＴＭセルが属するクラスのキューにエントリ
を１つ追加して、キューの長さを１だけ増やす。以下に
おいては、ＡＴＭセルのデータをセルバッファ１３４に
書き込み、そのＡＴＭセルが属するキューの長さを増や
す動作のことを、「エンキュー」ということとする。
１３２は、セルバッファ１３４に対して、ＡＴＭセルの
書き込み要求Ｗを出力する。これにより、ＡＴＭセルの
データがセル蓄積制御部１３１を介して、セルバッファ
１３４に蓄積される。スケジューラ１３２は、１つのＡ
ＴＭセルのデータをセルバッファ１３４に書き込んだ
後、そのＡＴＭセルが属するクラスのキューにエントリ
を１つ追加して、キューの長さを１だけ増やす。以下に
おいては、ＡＴＭセルのデータをセルバッファ１３４に
書き込み、そのＡＴＭセルが属するキューの長さを増や
す動作のことを、「エンキュー」ということとする。
【００１６】スケジューラ１３２は、クラス毎に存在す
る複数のキューの内からキューの長さが１以上であるも
のを選択し、さらにその中から出力する優先度が高いキ
ューを１つだけ選択する。スケジューラ１３２は、選択
したキューの先頭にあるエントリを１つ取り出し、その
エントリが属するＡＴＭセルのデータの読み出し要求Ｒ
をセルバッファ１３４に出力する。以下においては、セ
ルデータをセルバッファ１３４から読み出し、そのＡＴ
Ｍセルが属するキューの長さを減らす動作のことを、
「デキュー」ということとする。
る複数のキューの内からキューの長さが１以上であるも
のを選択し、さらにその中から出力する優先度が高いキ
ューを１つだけ選択する。スケジューラ１３２は、選択
したキューの先頭にあるエントリを１つ取り出し、その
エントリが属するＡＴＭセルのデータの読み出し要求Ｒ
をセルバッファ１３４に出力する。以下においては、セ
ルデータをセルバッファ１３４から読み出し、そのＡＴ
Ｍセルが属するキューの長さを減らす動作のことを、
「デキュー」ということとする。
【００１７】次に、図１０に基づいて、ラインインター
フェース１１２（１）において、ＯＡＭセルやＲＭセル
を引き抜く場合と、ＯＡＭセルやＲＭセルを挿入する場
合の動作を説明する。
フェース１１２（１）において、ＯＡＭセルやＲＭセル
を引き抜く場合と、ＯＡＭセルやＲＭセルを挿入する場
合の動作を説明する。
【００１８】物理層インターフェース１３０は回線毎の
情報、例えば、回線品質（クラス情報ＣＩ）、セル通過
数等を管理している。物理層インターフェース１３０は
入力セルの内容や回線情報から、入力されたＡＴＭセル
がホストＣＰＵ宛であると判定すると、ＡＴＭセルのデ
ータをセルバッファ１３４ではなく、別途用意されたＦ
ＩＦＯメモリ１３６に書き込む。
情報、例えば、回線品質（クラス情報ＣＩ）、セル通過
数等を管理している。物理層インターフェース１３０は
入力セルの内容や回線情報から、入力されたＡＴＭセル
がホストＣＰＵ宛であると判定すると、ＡＴＭセルのデ
ータをセルバッファ１３４ではなく、別途用意されたＦ
ＩＦＯメモリ１３６に書き込む。
【００１９】ＦＩＦＯメモリ１３６はＡＴＭセルのデー
タを複数個格納することが可能である。ラインインター
フェース１１２（１）に接続されたホストＣＰＵ１５０
は、ＦＩＦＯメモリ１３６からテンポラリＲＡＭ１３８
に、順次、ＡＴＭセルのデータを読み出し、そこから得
られた情報をアプリケーションソフトに渡す等の処理を
する。
タを複数個格納することが可能である。ラインインター
フェース１１２（１）に接続されたホストＣＰＵ１５０
は、ＦＩＦＯメモリ１３６からテンポラリＲＡＭ１３８
に、順次、ＡＴＭセルのデータを読み出し、そこから得
られた情報をアプリケーションソフトに渡す等の処理を
する。
【００２０】一方、ホストＣＰＵ１５０がＯＡＭセルや
ＲＭセルを挿入する場合は、まず、ホストＣＰＵ１５０
がテンポラリＲＡＭ１３８に挿入するＡＴＭセルのデー
タを書き込み、次にＡＴＭセルの挿入をセル挿入制御部
１４０に要求する。セル挿入制御部１４０は、デキュー
されるセルが無い時等に、テンポラリＲＡＭ１３８に格
納されているＡＴＭセルを、セレクタ１４２を介して、
スイッチインターフェース１４４に出力する。
ＲＭセルを挿入する場合は、まず、ホストＣＰＵ１５０
がテンポラリＲＡＭ１３８に挿入するＡＴＭセルのデー
タを書き込み、次にＡＴＭセルの挿入をセル挿入制御部
１４０に要求する。セル挿入制御部１４０は、デキュー
されるセルが無い時等に、テンポラリＲＡＭ１３８に格
納されているＡＴＭセルを、セレクタ１４２を介して、
スイッチインターフェース１４４に出力する。
【００２１】
【発明が解決しようとする課題】しかしながら、上述し
た図１０に示すラインインターフェース１２１（１）に
おいては、次のような問題があった。すなわち、どの程
度の頻度でＯＡＭセルやＲＭセルが到着するかが不定で
あるため、ホストＣＰＵ１５０の処理速度を考慮した上
で、ＦＩＦＯメモリ１３６の容量を余裕をもって十分大
きくしておく必要があった。しかし、十分な余裕を持っ
たＦＩＦＯメモリ１３６を設けたとしても、ホストＣＰ
Ｕ１５０宛のＯＡＭセルやＲＭセルが連続して到着した
場合には、ＦＩＦＯメモリ１３６の容量を超える恐れが
あった。
た図１０に示すラインインターフェース１２１（１）に
おいては、次のような問題があった。すなわち、どの程
度の頻度でＯＡＭセルやＲＭセルが到着するかが不定で
あるため、ホストＣＰＵ１５０の処理速度を考慮した上
で、ＦＩＦＯメモリ１３６の容量を余裕をもって十分大
きくしておく必要があった。しかし、十分な余裕を持っ
たＦＩＦＯメモリ１３６を設けたとしても、ホストＣＰ
Ｕ１５０宛のＯＡＭセルやＲＭセルが連続して到着した
場合には、ＦＩＦＯメモリ１３６の容量を超える恐れが
あった。
【００２２】また、スケジューラ１３２が定められた回
線品質を守るように通常のデータセルであるＡＴＭセル
をスイッチインターフェース１４４から出力しようとし
ても、ホストＣＰＵ１５０から挿入されたＯＡＭセルや
ＲＭセルによって通常のデータセルであるＡＴＭセルの
遅延が発生する恐れがあった。しかも、このような、デ
ータセルの遅延がなるべく発生しないようにセレクタ１
４２を制御する必要があるため、セル挿入制御部１４０
の制御機構が複雑になってしまうという問題があった。
線品質を守るように通常のデータセルであるＡＴＭセル
をスイッチインターフェース１４４から出力しようとし
ても、ホストＣＰＵ１５０から挿入されたＯＡＭセルや
ＲＭセルによって通常のデータセルであるＡＴＭセルの
遅延が発生する恐れがあった。しかも、このような、デ
ータセルの遅延がなるべく発生しないようにセレクタ１
４２を制御する必要があるため、セル挿入制御部１４０
の制御機構が複雑になってしまうという問題があった。
【００２３】本発明は、前記課題に鑑みてなされたもの
であり、ＦＩＦＯメモリの容量を考慮する必要のないラ
インインターフェース及びこのようなラインインターフ
ェースを用いたパケット交換機の一種であるＡＴＭ交換
機を提供することを目的とする。
であり、ＦＩＦＯメモリの容量を考慮する必要のないラ
インインターフェース及びこのようなラインインターフ
ェースを用いたパケット交換機の一種であるＡＴＭ交換
機を提供することを目的とする。
【００２４】換言すれば、通常のデータセルであるＡＴ
Ｍセルの流れを乱すことなく、ＡＴＭセルの流れの中に
保守／管理用の非データセルを挿入したり、ＡＴＭセル
の流れの中から非データセルを抜き出したりすることの
可能な、ラインインターフェース及びこのようなライン
インターフェースを用いたパケット交換機の一種である
ＡＴＭ交換機を提供することを目的とする。
Ｍセルの流れを乱すことなく、ＡＴＭセルの流れの中に
保守／管理用の非データセルを挿入したり、ＡＴＭセル
の流れの中から非データセルを抜き出したりすることの
可能な、ラインインターフェース及びこのようなライン
インターフェースを用いたパケット交換機の一種である
ＡＴＭ交換機を提供することを目的とする。
【００２５】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るパケット交換機は、パケットが入力さ
れる入力側インターフェースと、入力された前記パケッ
トを出力する出力側インターフェースとを有するライン
インターフェース装置であって、前記入力側インターフ
ェースから出力されたパケットが入力され、少なくと
も、前記出力側インターフェースから出力するパケット
を蓄積する第１キューと、ＣＰＵ宛のパケットを蓄積す
る第２キューとに分類して蓄積する、バッファと、前記
バッファから出力されたＣＰＵ宛のパケットが一時的に
記憶され、ＣＰＵが必要に応じてアクセスする、第１記
憶装置と、前記バッファにおける複数のキューに蓄積さ
れたパケットに対する出力順を管理するとともに、前記
第１キューに蓄積されたパケットについては前記出力側
インターフェースに出力し、前記第２キューに蓄積され
たパケットについては前記第１記憶装置に出力する、ス
ケジューラと、を備えることを特徴とする。
め、本発明に係るパケット交換機は、パケットが入力さ
れる入力側インターフェースと、入力された前記パケッ
トを出力する出力側インターフェースとを有するライン
インターフェース装置であって、前記入力側インターフ
ェースから出力されたパケットが入力され、少なくと
も、前記出力側インターフェースから出力するパケット
を蓄積する第１キューと、ＣＰＵ宛のパケットを蓄積す
る第２キューとに分類して蓄積する、バッファと、前記
バッファから出力されたＣＰＵ宛のパケットが一時的に
記憶され、ＣＰＵが必要に応じてアクセスする、第１記
憶装置と、前記バッファにおける複数のキューに蓄積さ
れたパケットに対する出力順を管理するとともに、前記
第１キューに蓄積されたパケットについては前記出力側
インターフェースに出力し、前記第２キューに蓄積され
たパケットについては前記第１記憶装置に出力する、ス
ケジューラと、を備えることを特徴とする。
【００２６】この場合、ＣＰＵから挿入された挿入パケ
ットを一時的に記憶する第２記憶装置をさらに備え、前
記スケジューラは、前記第２記憶装置に記憶されている
前記挿入パケットを前記バッファに形成された前記第１
キューに蓄積する、ようにしてもよい。
ットを一時的に記憶する第２記憶装置をさらに備え、前
記スケジューラは、前記第２記憶装置に記憶されている
前記挿入パケットを前記バッファに形成された前記第１
キューに蓄積する、ようにしてもよい。
【００２７】また、前記入力側インターフェースは物理
層制御部に接続される物理層インターフェースであり、
前記出力側インターフェースはルーティングスイッチに
接続されるスイッチインターフェースであってもよく、
前記入力側インターフェースはルーティングスイッチに
接続されるスイッチインターフェースであり、前記出力
側インターフェースは物理層制御部に接続される物理層
インターフェースであってもよい。
層制御部に接続される物理層インターフェースであり、
前記出力側インターフェースはルーティングスイッチに
接続されるスイッチインターフェースであってもよく、
前記入力側インターフェースはルーティングスイッチに
接続されるスイッチインターフェースであり、前記出力
側インターフェースは物理層制御部に接続される物理層
インターフェースであってもよい。
【００２８】本発明に係るラインインターフェース装置
は、物理層制御部に接続されてパケットの入出力が行わ
れる物理層インターフェースと、ルーティングスイッチ
に接続されてパケットの入出力が行われるスイッチイン
ターフェースとを有するラインインターフェース装置で
あって、前記物理層インターフェースから出力されたパ
ケットが入力され、このパケットを、少なくとも、前記
スイッチインターフェースから出力するパケットを蓄積
する第１キューと、ＣＰＵ宛のパケットを蓄積する第２
キューとに分類して蓄積する、イングレス側バッファ
と、前記イングレス側バッファから出力されたＣＰＵ宛
のパケットが一時的に記憶され、ＣＰＵが必要に応じて
アクセスする、第１記憶装置と、前記イングレス側バッ
ファにおける複数のキューに蓄積された前記パケットに
対する出力順を管理するとともに、前記第１キューに蓄
積されたパケットについては前記スイッチインターフェ
ースに出力し、前記第２キューに蓄積されたパケットに
ついては前記第１記憶装置に出力する、イングレス側ス
ケジューラと、前記スイッチインターフェースから出力
されたパケットが入力され、このパケットを、少なくと
も、前記物理層インターフェースから出力するパケット
を蓄積する第３キューと、ＣＰＵ宛のパケットを蓄積す
る第４キューとに分類して蓄積する、エグレス側バッフ
ァと、前記エグレス側バッファから出力されたＣＰＵ宛
のパケットが一時的に記憶され、ＣＰＵが必要に応じて
アクセスする、第２記憶装置と、前記エグレス側バッフ
ァにおける複数のキューに蓄積された前記パケットに対
する出力順を管理するとともに、前記第３キューに蓄積
されたパケットについては前記物理層インターフェース
に出力し、前記第４キューに蓄積されたパケットについ
ては前記第２記憶装置に出力する、エグレス側スケジュ
ーラと、を備えることを特徴とする。
は、物理層制御部に接続されてパケットの入出力が行わ
れる物理層インターフェースと、ルーティングスイッチ
に接続されてパケットの入出力が行われるスイッチイン
ターフェースとを有するラインインターフェース装置で
あって、前記物理層インターフェースから出力されたパ
ケットが入力され、このパケットを、少なくとも、前記
スイッチインターフェースから出力するパケットを蓄積
する第１キューと、ＣＰＵ宛のパケットを蓄積する第２
キューとに分類して蓄積する、イングレス側バッファ
と、前記イングレス側バッファから出力されたＣＰＵ宛
のパケットが一時的に記憶され、ＣＰＵが必要に応じて
アクセスする、第１記憶装置と、前記イングレス側バッ
ファにおける複数のキューに蓄積された前記パケットに
対する出力順を管理するとともに、前記第１キューに蓄
積されたパケットについては前記スイッチインターフェ
ースに出力し、前記第２キューに蓄積されたパケットに
ついては前記第１記憶装置に出力する、イングレス側ス
ケジューラと、前記スイッチインターフェースから出力
されたパケットが入力され、このパケットを、少なくと
も、前記物理層インターフェースから出力するパケット
を蓄積する第３キューと、ＣＰＵ宛のパケットを蓄積す
る第４キューとに分類して蓄積する、エグレス側バッフ
ァと、前記エグレス側バッファから出力されたＣＰＵ宛
のパケットが一時的に記憶され、ＣＰＵが必要に応じて
アクセスする、第２記憶装置と、前記エグレス側バッフ
ァにおける複数のキューに蓄積された前記パケットに対
する出力順を管理するとともに、前記第３キューに蓄積
されたパケットについては前記物理層インターフェース
に出力し、前記第４キューに蓄積されたパケットについ
ては前記第２記憶装置に出力する、エグレス側スケジュ
ーラと、を備えることを特徴とする。
【００２９】この場合、ＣＰＵから挿入された前記スイ
ッチインターフェースから出力する第１挿入パケットを
一時的に記憶する第３記憶装置と、ＣＰＵから挿入され
た前記物理層インターフェースから出力する第２挿入パ
ケットを一時的に記憶する第４記憶装置とを、さらに備
え、前記イングレス側スケジューラは、前記第３記憶装
置に記憶されている前記第１挿入パケットを前記イング
レス側バッファに形成された前記第１キューに蓄積し、
前記エグレス側スケジューラは、前記第４記憶装置に記
憶されている前記第２挿入パケットを前記エグレス側バ
ッファに形成された前記第３キューに蓄積する、ように
してもよい。
ッチインターフェースから出力する第１挿入パケットを
一時的に記憶する第３記憶装置と、ＣＰＵから挿入され
た前記物理層インターフェースから出力する第２挿入パ
ケットを一時的に記憶する第４記憶装置とを、さらに備
え、前記イングレス側スケジューラは、前記第３記憶装
置に記憶されている前記第１挿入パケットを前記イング
レス側バッファに形成された前記第１キューに蓄積し、
前記エグレス側スケジューラは、前記第４記憶装置に記
憶されている前記第２挿入パケットを前記エグレス側バ
ッファに形成された前記第３キューに蓄積する、ように
してもよい。
【００３０】さらに、前記第１乃至第４記憶装置は、１
つの記憶装置で構成されるようにしてもよい。
つの記憶装置で構成されるようにしてもよい。
【００３１】また、前記イングレス側バッファは、前記
物理層インターフェースに入力されたパケットがこの物
理層インターフェースから出力されるべきパケットであ
る場合に、このパケットを蓄積する第５キューをさらに
備えており、前記ＣＰＵは、前記第５キューに蓄積され
たパケットに対して必要な処理を行った上で、前記エグ
レス側バッファの第３キューに蓄積する、ようにしても
よい。
物理層インターフェースに入力されたパケットがこの物
理層インターフェースから出力されるべきパケットであ
る場合に、このパケットを蓄積する第５キューをさらに
備えており、前記ＣＰＵは、前記第５キューに蓄積され
たパケットに対して必要な処理を行った上で、前記エグ
レス側バッファの第３キューに蓄積する、ようにしても
よい。
【００３２】さらに、前記エグレス側バッファは、前記
スイッチインターフェースに入力されたパケットがこの
スイッチインターフェースから出力されるべきパケット
である場合に、このパケットを蓄積する第６キューをさ
らに備えており、前記ＣＰＵは、前記第６キューに蓄積
されたパケットに対して必要な処理を行った上で、前記
イングレス側バッファの第１キューに蓄積する、ように
してもよい。
スイッチインターフェースに入力されたパケットがこの
スイッチインターフェースから出力されるべきパケット
である場合に、このパケットを蓄積する第６キューをさ
らに備えており、前記ＣＰＵは、前記第６キューに蓄積
されたパケットに対して必要な処理を行った上で、前記
イングレス側バッファの第１キューに蓄積する、ように
してもよい。
【００３３】そして、上述したようなラインインターフ
ェース装置を用いて、パケット交換機を構成することが
可能である。
ェース装置を用いて、パケット交換機を構成することが
可能である。
【００３４】
【発明の実施の形態】〔第１実施形態〕本発明の第１実
施形態に係るラインインターフェースは、入力側インタ
ーフェースに入力されたＡＴＭセルを、出力側インター
フェースから出力するＡＴＭセルであるかホストＣＰＵ
宛のＡＴＭセルであるかにかかわらずセルバッファに一
旦蓄積し、スケジューラにより管理されたタイミングで
ホストＣＰＵがホストＣＰＵ宛のセルを読み出せるよう
にしたものである。そしてこれにより、ホストＣＰＵ宛
のＡＴＭセルを一時的に格納するＦＩＦＯメモリを省略
することができるようにしたものである。
施形態に係るラインインターフェースは、入力側インタ
ーフェースに入力されたＡＴＭセルを、出力側インター
フェースから出力するＡＴＭセルであるかホストＣＰＵ
宛のＡＴＭセルであるかにかかわらずセルバッファに一
旦蓄積し、スケジューラにより管理されたタイミングで
ホストＣＰＵがホストＣＰＵ宛のセルを読み出せるよう
にしたものである。そしてこれにより、ホストＣＰＵ宛
のＡＴＭセルを一時的に格納するＦＩＦＯメモリを省略
することができるようにしたものである。
【００３５】また、本発明の第１実施形態に係るライン
インターフェースは、ホストＣＰＵが挿入したＡＴＭセ
ルを、出力側インターフェースから出力するＡＴＭセル
の１つとしてセルバッファに蓄積し、スケジューラによ
り管理されたタイミングで出力側インターフェースから
出力されるようにしたものである。そしてこれにより、
通常のＡＴＭセルの流れを乱すことなく、ホストＣＰＵ
が挿入したＡＴＭセルを出力側インターフェースから送
出することができるようにしたものである。より詳しく
を以下に説明する。
インターフェースは、ホストＣＰＵが挿入したＡＴＭセ
ルを、出力側インターフェースから出力するＡＴＭセル
の１つとしてセルバッファに蓄積し、スケジューラによ
り管理されたタイミングで出力側インターフェースから
出力されるようにしたものである。そしてこれにより、
通常のＡＴＭセルの流れを乱すことなく、ホストＣＰＵ
が挿入したＡＴＭセルを出力側インターフェースから送
出することができるようにしたものである。より詳しく
を以下に説明する。
【００３６】図１は、本発明の第１実施形態に係るライ
ンインターフェースの内部構成を示すブロック図であ
る。この図１においては、図９におけるイングレス側の
ラインインターフェースを示している。
ンインターフェースの内部構成を示すブロック図であ
る。この図１においては、図９におけるイングレス側の
ラインインターフェースを示している。
【００３７】この図１に示すように、ラインインターフ
ェース１０は、物理層インターフェース１２と、セレク
タ１４と、スケジューラ１６と、テンポラリＲＡＭ１８
と、セル蓄積制御部２０と、スイッチインターフェース
２２と、セルバッファ２４と、ホストＣＰＵ２６とを、
備えて構成されている。
ェース１０は、物理層インターフェース１２と、セレク
タ１４と、スケジューラ１６と、テンポラリＲＡＭ１８
と、セル蓄積制御部２０と、スイッチインターフェース
２２と、セルバッファ２４と、ホストＣＰＵ２６とを、
備えて構成されている。
【００３８】本実施形態においては、ホストＣＰＵ２６
は各ラインインターフェース１０毎に設けられている
が、複数のラインインターフェース１０に共通して設け
るようにしてもよい。
は各ラインインターフェース１０毎に設けられている
が、複数のラインインターフェース１０に共通して設け
るようにしてもよい。
【００３９】図２は、スケジューラ１６が管理するキュ
ーを模式的に示す図である。この図２に示すように、本
実施形態では、スケジューラ１６が、優先順位の異なる
５つのクラス毎のデータキューＤＱ１〜ＤＱ５に加え
て、ホストＣＰＵ２６宛のホストキューＨＱを管理して
いる。５つのデータキューＤＱ１〜ＤＱ５は、例えば、
ＡＴＭのサービスカテゴリーである、ＣＢＲ、ｒｔ−Ｖ
ＢＲ、ｎｒｔ−ＶＢＲ、ＵＢＲ、ＡＢＲにそれぞれ対応
している。
ーを模式的に示す図である。この図２に示すように、本
実施形態では、スケジューラ１６が、優先順位の異なる
５つのクラス毎のデータキューＤＱ１〜ＤＱ５に加え
て、ホストＣＰＵ２６宛のホストキューＨＱを管理して
いる。５つのデータキューＤＱ１〜ＤＱ５は、例えば、
ＡＴＭのサービスカテゴリーである、ＣＢＲ、ｒｔ−Ｖ
ＢＲ、ｎｒｔ−ＶＢＲ、ＵＢＲ、ＡＢＲにそれぞれ対応
している。
【００４０】図１のように構成したラインインターフェ
ース１０で、物理層インターフェース１２にＡＴＭセル
が入力された場合には、ラインインターフェース１０は
次のように動作する。
ース１０で、物理層インターフェース１２にＡＴＭセル
が入力された場合には、ラインインターフェース１０は
次のように動作する。
【００４１】まず、物理層インターフェース１２にＡＴ
Ｍセルが入力された場合には、そのＡＴＭセルをセルバ
ッファ２４に一旦書き込む。物理層インターフェース１
２からのＡＴＭセルをセルバッファ２４に書き込む際に
は、セル蓄積制御部２０はセレクタ１４を物理層インタ
ーフェース１２側にセットしておき、物理層インターフ
ェース１２からのＡＴＭセルがセルバッファ２４に入力
されるようにする。
Ｍセルが入力された場合には、そのＡＴＭセルをセルバ
ッファ２４に一旦書き込む。物理層インターフェース１
２からのＡＴＭセルをセルバッファ２４に書き込む際に
は、セル蓄積制御部２０はセレクタ１４を物理層インタ
ーフェース１２側にセットしておき、物理層インターフ
ェース１２からのＡＴＭセルがセルバッファ２４に入力
されるようにする。
【００４２】物理層インターフェース１２は、入力され
たＡＴＭセルの内容や回線情報からＡＴＭセルのクラス
を判定するとともに、ホストＣＰＵ２６宛のＡＴＭセル
であるか、又は、スイッチインターフェース２２から送
出されるＡＴＭセルであるかどうかを判定する。
たＡＴＭセルの内容や回線情報からＡＴＭセルのクラス
を判定するとともに、ホストＣＰＵ２６宛のＡＴＭセル
であるか、又は、スイッチインターフェース２２から送
出されるＡＴＭセルであるかどうかを判定する。
【００４３】入力されたＡＴＭセルがスイッチインター
フェース２２から送出される通常のＡＴＭセルである場
合には、物理層インターフェース１２は、スケジューラ
１６にそのＡＴＭセルのクラス情報ＣＩを伝送する。こ
のクラス情報ＣＩが入力されたスケジューラ１６は、セ
ルバッファ２４にＡＴＭセルの書き込み命令Ｗを送信す
る。この書き込み命令Ｗが入力されたセルバッファ２４
は、このセルバッファ２４に形成されたデータキューＤ
Ｑ１〜ＤＱ５のうち該当する優先順位のデータキューに
ＡＴＭセルのデータを蓄積する。つまり、データキュー
ＤＱ１〜ＤＱ５のいずれかにそのＡＴＭセルをエンキュ
ーする。
フェース２２から送出される通常のＡＴＭセルである場
合には、物理層インターフェース１２は、スケジューラ
１６にそのＡＴＭセルのクラス情報ＣＩを伝送する。こ
のクラス情報ＣＩが入力されたスケジューラ１６は、セ
ルバッファ２４にＡＴＭセルの書き込み命令Ｗを送信す
る。この書き込み命令Ｗが入力されたセルバッファ２４
は、このセルバッファ２４に形成されたデータキューＤ
Ｑ１〜ＤＱ５のうち該当する優先順位のデータキューに
ＡＴＭセルのデータを蓄積する。つまり、データキュー
ＤＱ１〜ＤＱ５のいずれかにそのＡＴＭセルをエンキュ
ーする。
【００４４】これに対して、物理層インターフェース１
２に入力されたＡＴＭセルがホストＣＰＵ２６宛のＡＴ
Ｍセルである場合には、物理層インターフェース１２
は、スケジューラ１６にホストＣＰＵ２６宛のＡＴＭセ
ルであることをクラス情報ＣＩとして伝達する。上述し
たように、ホストＣＰＵ２６宛のＡＴＭセルにはＯＡＭ
セルやＲＭセル等がある。ホストＣＰＵ２６宛のＡＴＭ
セルであるとのクラス情報ＣＩが入力されたスケジュー
ラ１６は、セルバッファ２４のホストキューＨＱにＡＴ
Ｍセルのデータの書き込み命令Ｗを送信する。この書き
込み命令Ｗが入力されたセルバッファ２４は、このセル
バッファ２４に形成されたホストキューＨＱにＡＴＭセ
ルのデータを蓄積する。つまり、ホストキューＨＱにそ
のＡＴＭセルをエンキューする。
２に入力されたＡＴＭセルがホストＣＰＵ２６宛のＡＴ
Ｍセルである場合には、物理層インターフェース１２
は、スケジューラ１６にホストＣＰＵ２６宛のＡＴＭセ
ルであることをクラス情報ＣＩとして伝達する。上述し
たように、ホストＣＰＵ２６宛のＡＴＭセルにはＯＡＭ
セルやＲＭセル等がある。ホストＣＰＵ２６宛のＡＴＭ
セルであるとのクラス情報ＣＩが入力されたスケジュー
ラ１６は、セルバッファ２４のホストキューＨＱにＡＴ
Ｍセルのデータの書き込み命令Ｗを送信する。この書き
込み命令Ｗが入力されたセルバッファ２４は、このセル
バッファ２４に形成されたホストキューＨＱにＡＴＭセ
ルのデータを蓄積する。つまり、ホストキューＨＱにそ
のＡＴＭセルをエンキューする。
【００４５】このようにして、物理層インターフェース
１２に入力されたＡＴＭセルは、スイッチインターフェ
ース２２から送出される通常のＡＴＭセルであるか、ホ
ストＣＰＵ２６宛のＡＴＭセルであるかにかかわらず、
セルバッファ２４に分類して蓄積される。すなわち、通
常のＡＴＭセルは、セルバッファ２４に形成されたデー
タキューＤＱ１〜ＤＱ５のいずれかに蓄積され、ホスト
ＣＰＵ２６宛のＡＴＭセルであるＯＡＭセルやＲＭセル
等は、ホストキューＨＱに蓄積される。
１２に入力されたＡＴＭセルは、スイッチインターフェ
ース２２から送出される通常のＡＴＭセルであるか、ホ
ストＣＰＵ２６宛のＡＴＭセルであるかにかかわらず、
セルバッファ２４に分類して蓄積される。すなわち、通
常のＡＴＭセルは、セルバッファ２４に形成されたデー
タキューＤＱ１〜ＤＱ５のいずれかに蓄積され、ホスト
ＣＰＵ２６宛のＡＴＭセルであるＯＡＭセルやＲＭセル
等は、ホストキューＨＱに蓄積される。
【００４６】セルバッファ２４に蓄積されたＡＴＭセル
は、スケジューラ１６の管理に基づいて、順次、スイッ
チインターフェース２２又はテンポラリＲＡＭ１８に出
力される。すなわち、スケジューラ１６は、データキュ
ーＤＱ１〜ＤＱ５及びホストキューＨＱの中から、優先
順位にしたがって、デキューを行う。
は、スケジューラ１６の管理に基づいて、順次、スイッ
チインターフェース２２又はテンポラリＲＡＭ１８に出
力される。すなわち、スケジューラ１６は、データキュ
ーＤＱ１〜ＤＱ５及びホストキューＨＱの中から、優先
順位にしたがって、デキューを行う。
【００４７】具体的には、ホストＣＰＵ２６は、ホスト
キューＨＱの長さが１以上であることを検知すると、ス
ケジューラ１６に対して、ホストキューＨＱからのデキ
ューを要求する。この場合、スケジューラ１６は、デー
タキューＤＱ１〜ＤＱ５とホストキューＨＱの中から、
その長さが１以上であり、かつ、出力する優先度が高い
キューを選んでデキューを行う。したがって、スケジュ
ーラ１６は、ホストキューＨＱよりも優先度の高いキュ
ーに蓄積されたＡＴＭセルがすべてスイッチインターフ
ェース２２から出力された後に、ホストキューＨＱから
のデキューを行う。ホストキューＨＱの優先順位は任意
に設定することができるが、本実施形態では、データキ
ューＤＱ１〜ＤＱ５のいずれよりも低い優先順位にして
いる。
キューＨＱの長さが１以上であることを検知すると、ス
ケジューラ１６に対して、ホストキューＨＱからのデキ
ューを要求する。この場合、スケジューラ１６は、デー
タキューＤＱ１〜ＤＱ５とホストキューＨＱの中から、
その長さが１以上であり、かつ、出力する優先度が高い
キューを選んでデキューを行う。したがって、スケジュ
ーラ１６は、ホストキューＨＱよりも優先度の高いキュ
ーに蓄積されたＡＴＭセルがすべてスイッチインターフ
ェース２２から出力された後に、ホストキューＨＱから
のデキューを行う。ホストキューＨＱの優先順位は任意
に設定することができるが、本実施形態では、データキ
ューＤＱ１〜ＤＱ５のいずれよりも低い優先順位にして
いる。
【００４８】スケジューラ１６がホストキューＨＱから
デキューした場合は、スイッチインターフェース２２か
らはＡＴＭセルは送出されずに、テンポラリＲＡＭ１８
に格納される。このようにして、ホストＣＰＵ２６はホ
ストキューＨＱからテンポラリＲＡＭ１８に順次ＡＴＭ
セルのデータを読み出し、そのＡＴＭセルから得られた
情報をアプリケーションソフトに渡す。
デキューした場合は、スイッチインターフェース２２か
らはＡＴＭセルは送出されずに、テンポラリＲＡＭ１８
に格納される。このようにして、ホストＣＰＵ２６はホ
ストキューＨＱからテンポラリＲＡＭ１８に順次ＡＴＭ
セルのデータを読み出し、そのＡＴＭセルから得られた
情報をアプリケーションソフトに渡す。
【００４９】以上は、物理層インターフェース１２に入
力された通常のＡＴＭセルの流れの中からホストＣＰＵ
２６宛のＡＴＭセルを引き抜く場合の動作であるが、次
に、通常のＡＴＭセルの流れの中に、ホストＣＰＵ２６
がＡＴＭセルを挿入する場合の動作について説明する。
力された通常のＡＴＭセルの流れの中からホストＣＰＵ
２６宛のＡＴＭセルを引き抜く場合の動作であるが、次
に、通常のＡＴＭセルの流れの中に、ホストＣＰＵ２６
がＡＴＭセルを挿入する場合の動作について説明する。
【００５０】ホストＣＰＵ２６には、他のラインインタ
ーフェースからＯＡＭセルやＲＭセルなどのＡＴＭセル
の挿入要求が送信されてくる。ホストＣＰＵ２６がこの
ように送信されてきたＡＴＭセルを挿入する場合には、
まず、ホストＣＰＵ２６はテンポラリＲＡＭ１８に挿入
するＡＴＭセルのデータを書き込む。次に、ホストＣＰ
Ｕ２６は、ＡＴＭセルの挿入をスケジューラ１６に要求
する。続いて、テンポラリＲＡＭ１８はスケジューラ１
６に対して、クラス情報ＣＩを伝達する。このクラス情
報ＣＩが入力されたスケジューラ１６は、テンポラリＲ
ＡＭ１８に書かれたＡＴＭセルを、データキューＤＱ１
〜ＤＱ５のうち、クラス情報ＣＩで指定されたクラスの
キューにそのＡＴＭセルをエンキューする。
ーフェースからＯＡＭセルやＲＭセルなどのＡＴＭセル
の挿入要求が送信されてくる。ホストＣＰＵ２６がこの
ように送信されてきたＡＴＭセルを挿入する場合には、
まず、ホストＣＰＵ２６はテンポラリＲＡＭ１８に挿入
するＡＴＭセルのデータを書き込む。次に、ホストＣＰ
Ｕ２６は、ＡＴＭセルの挿入をスケジューラ１６に要求
する。続いて、テンポラリＲＡＭ１８はスケジューラ１
６に対して、クラス情報ＣＩを伝達する。このクラス情
報ＣＩが入力されたスケジューラ１６は、テンポラリＲ
ＡＭ１８に書かれたＡＴＭセルを、データキューＤＱ１
〜ＤＱ５のうち、クラス情報ＣＩで指定されたクラスの
キューにそのＡＴＭセルをエンキューする。
【００５１】このようにデータキューＤＱ１〜ＤＱ５に
蓄積された挿入ＡＴＭセルは、それぞれの優先順位にし
たがってスケジューラ１６によって管理され、スイッチ
インターフェース２２から送出される。
蓄積された挿入ＡＴＭセルは、それぞれの優先順位にし
たがってスケジューラ１６によって管理され、スイッチ
インターフェース２２から送出される。
【００５２】以上のように、本実施形態に係るラインイ
ンターフェース１０によれば、ホストＣＰＵ２６宛のＡ
ＴＭセルのデータを、通常のＡＴＭセルと同様にセルバ
ッファ２４に蓄積することとしたので、ホストＣＰＵ２
６宛のＡＴＭセルのデータを格納するためのＦＩＦＯメ
モリが必要なくなる。このため、ハードウェア構成の簡
略化を図ることができる。
ンターフェース１０によれば、ホストＣＰＵ２６宛のＡ
ＴＭセルのデータを、通常のＡＴＭセルと同様にセルバ
ッファ２４に蓄積することとしたので、ホストＣＰＵ２
６宛のＡＴＭセルのデータを格納するためのＦＩＦＯメ
モリが必要なくなる。このため、ハードウェア構成の簡
略化を図ることができる。
【００５３】また、ホストＣＰＵ２６が挿入したＡＴＭ
セルも、通常のＡＴＭと同様に、セルバッファ２４のデ
ータキューＤＱ１〜ＤＱ５のいずれかに蓄積し、スケジ
ューラ１６により優先順位にしたがって管理されたタイ
ミングでスイッチインターフェース２２から送出される
ようにしたので、ＡＴＭセルの流れを乱すことなく、Ａ
ＴＭセルを挿入することができる。このため、ホストＣ
ＰＵ２６から挿入されたＡＴＭセルによって、通常のＡ
ＴＭセルの送出が遅れてしまうという問題を回避するこ
とができる。また、従来において、通常のＡＴＭセルの
流れの中にホストＣＰＵ２６からのＡＴＭセルを挿入す
るタイミングを制御するために設けられていたセル挿入
制御部が、必要なくなる。
セルも、通常のＡＴＭと同様に、セルバッファ２４のデ
ータキューＤＱ１〜ＤＱ５のいずれかに蓄積し、スケジ
ューラ１６により優先順位にしたがって管理されたタイ
ミングでスイッチインターフェース２２から送出される
ようにしたので、ＡＴＭセルの流れを乱すことなく、Ａ
ＴＭセルを挿入することができる。このため、ホストＣ
ＰＵ２６から挿入されたＡＴＭセルによって、通常のＡ
ＴＭセルの送出が遅れてしまうという問題を回避するこ
とができる。また、従来において、通常のＡＴＭセルの
流れの中にホストＣＰＵ２６からのＡＴＭセルを挿入す
るタイミングを制御するために設けられていたセル挿入
制御部が、必要なくなる。
【００５４】なお、本実施形態においては、図１のイン
グレス側のラインインターフェースに基づいて、発明の
構成及び効果を説明したが、図３に示すように、図９に
おけるエグレス側のラインインターフェースについても
同様に適用できる。但し、エングレス側のラインインタ
ーフェース１１においては、ＡＴＭセルの入力側インタ
ーフェースがスイッチインターフェース２２となり、Ａ
ＴＭセルの出力側インターフェースが物理層インターフ
ェース１２となる。
グレス側のラインインターフェースに基づいて、発明の
構成及び効果を説明したが、図３に示すように、図９に
おけるエグレス側のラインインターフェースについても
同様に適用できる。但し、エングレス側のラインインタ
ーフェース１１においては、ＡＴＭセルの入力側インタ
ーフェースがスイッチインターフェース２２となり、Ａ
ＴＭセルの出力側インターフェースが物理層インターフ
ェース１２となる。
【００５５】〔第２実施形態〕本発明の第２実施形態
は、上述した第１実施形態におけるイングレス側のライ
ンインターフェースとエグレス側のラインインターフェ
ースとを一体化したものである。つまり、ラインインタ
ーフェースを、イングレス側の機能とエグレス側の機能
を同時に持つように、例えば１チップのＬＳＩで構成し
たものである。
は、上述した第１実施形態におけるイングレス側のライ
ンインターフェースとエグレス側のラインインターフェ
ースとを一体化したものである。つまり、ラインインタ
ーフェースを、イングレス側の機能とエグレス側の機能
を同時に持つように、例えば１チップのＬＳＩで構成し
たものである。
【００５６】図４は、イングレス側とエグレス側の機能
を同時に持たせた場合のラインインターフェースの内部
構成を示すブロック図である。この図４に示すように、
本実施形態に係るラインインターフェース３０は、イン
グレス側とエグレス側共用の物理層インターフェース４
０とスイッチインターフェース４２とテンポラリＲＡＭ
４４とホストＣＰＵ４６とを備えている。本実施形態に
おいては、ホストＣＰＵ４６は各ラインインターフェー
ス３０毎に設けられているが、複数のラインインターフ
ェース３０に共通して設けるようにしてもよい。
を同時に持たせた場合のラインインターフェースの内部
構成を示すブロック図である。この図４に示すように、
本実施形態に係るラインインターフェース３０は、イン
グレス側とエグレス側共用の物理層インターフェース４
０とスイッチインターフェース４２とテンポラリＲＡＭ
４４とホストＣＰＵ４６とを備えている。本実施形態に
おいては、ホストＣＰＵ４６は各ラインインターフェー
ス３０毎に設けられているが、複数のラインインターフ
ェース３０に共通して設けるようにしてもよい。
【００５７】また、ラインインターフェース３０は、イ
ングレス側の処理を行うセル蓄積制御部５０とセレクタ
５２とスケジューラ５４とセルバッファ５６とを備えて
おり、さらに、エグレス側の処理を行うセル蓄積制御部
６０とセレクタ６２とスケジューラ６４とセルバッファ
６６とを備えている。
ングレス側の処理を行うセル蓄積制御部５０とセレクタ
５２とスケジューラ５４とセルバッファ５６とを備えて
おり、さらに、エグレス側の処理を行うセル蓄積制御部
６０とセレクタ６２とスケジューラ６４とセルバッファ
６６とを備えている。
【００５８】本実施形態では、イングレス側のセルバッ
ファ５６とエグレス側のセルバッファ６６は別個に分離
して設けられているが、使用するアドレスが分離されて
いれば、イングレス側とエグレス側のセルバッファ５
６、６６は、物理的には１つのメモリで構成しても良
い。
ファ５６とエグレス側のセルバッファ６６は別個に分離
して設けられているが、使用するアドレスが分離されて
いれば、イングレス側とエグレス側のセルバッファ５
６、６６は、物理的には１つのメモリで構成しても良
い。
【００５９】図４に示すように構成されたインターフェ
ース３０では、イングレス側のキューに蓄積されたＡＴ
Ｍセルをエグレス側に移動させることが可能であり、ま
た、エグレス側のキューに蓄積されたＡＴＭセルをイン
グレス側に移動させることが可能である。ここで、イン
グレス側とエグレス側との間でＡＴＭセルを移動させる
意味について考えてみる。
ース３０では、イングレス側のキューに蓄積されたＡＴ
Ｍセルをエグレス側に移動させることが可能であり、ま
た、エグレス側のキューに蓄積されたＡＴＭセルをイン
グレス側に移動させることが可能である。ここで、イン
グレス側とエグレス側との間でＡＴＭセルを移動させる
意味について考えてみる。
【００６０】図５は、図４に示したイングレス側機能と
エグレス側機能を同時に持ったラインインターフェース
３０を用いて、ＡＴＭ交換機を構成した場合の例であ
る。この図５に示すように、ＡＴＭ交換機は、ラインイ
ンターフェース３０（１）〜３０（Ｎ）と、物理層制御
部３２（１）〜３２（Ｎ）と、ルーティングスイッチ３
４とを備えて構成されている。
エグレス側機能を同時に持ったラインインターフェース
３０を用いて、ＡＴＭ交換機を構成した場合の例であ
る。この図５に示すように、ＡＴＭ交換機は、ラインイ
ンターフェース３０（１）〜３０（Ｎ）と、物理層制御
部３２（１）〜３２（Ｎ）と、ルーティングスイッチ３
４とを備えて構成されている。
【００６１】まず、ネットワーク上でのループバックセ
ルの取り扱い方について考える。ＯＡＭセルの一種であ
るループバックセルは、回線の断線試験などをする際に
使用される。ある地点から入力したループバックセルが
一定時間内に戻ってくるかどうかでその回線が断線して
いないかどうか調べる。ループバック試験を行うことに
より、コネクションが正常であるか否かを、発信側が自
立的に検出することができる。
ルの取り扱い方について考える。ＯＡＭセルの一種であ
るループバックセルは、回線の断線試験などをする際に
使用される。ある地点から入力したループバックセルが
一定時間内に戻ってくるかどうかでその回線が断線して
いないかどうか調べる。ループバック試験を行うことに
より、コネクションが正常であるか否かを、発信側が自
立的に検出することができる。
【００６２】ループバックセルの折り返し地点としてＡ
ＴＭ交換機を選んだ場合、ＡＴＭ交換機内で下り回線か
ら上り回線へと、ループバックセルを移動する必要があ
る。また、折り返した場所でペイロードの内容を一部書
き換える必要がある。図４に示したラインインターフェ
ース３０を用いると、この機能を簡単に実現することが
できる。
ＴＭ交換機を選んだ場合、ＡＴＭ交換機内で下り回線か
ら上り回線へと、ループバックセルを移動する必要があ
る。また、折り返した場所でペイロードの内容を一部書
き換える必要がある。図４に示したラインインターフェ
ース３０を用いると、この機能を簡単に実現することが
できる。
【００６３】図５で示されるように、図４のラインイン
ターフェースを用いたＡＴＭ交換機にループバックセル
が到着した場合は、ランインターフェース３０（１）〜
３０（Ｎ）内で折り返せば良い。例えば、物理層制御部
３２（１）からラインインターフェース３０（１）にル
ープバックセルが入力された場合、ラインインターフェ
ース３０（１）内で、ループバックセルをイングレス側
からエグレス側に移動させれば良い。すなわち、図４に
示すテンポラリＲＡＭ４４にループバックセルが格納さ
れた時点で、ホストＣＰＵ４６がペイロードを書き換
え、ループバックさせることができる。
ターフェースを用いたＡＴＭ交換機にループバックセル
が到着した場合は、ランインターフェース３０（１）〜
３０（Ｎ）内で折り返せば良い。例えば、物理層制御部
３２（１）からラインインターフェース３０（１）にル
ープバックセルが入力された場合、ラインインターフェ
ース３０（１）内で、ループバックセルをイングレス側
からエグレス側に移動させれば良い。すなわち、図４に
示すテンポラリＲＡＭ４４にループバックセルが格納さ
れた時点で、ホストＣＰＵ４６がペイロードを書き換
え、ループバックさせることができる。
【００６４】次に、ネットワーク上でのＢＥＣＮセルの
取り扱い方について考える。ＢＥＣＮ（Backward Expli
cit Congestion Notification）セルは、回線上に輻輳
が発生していることを発信側に対して明示的に通知する
ＡＴＭセルである。ＢＥＣＮセルはＲＭセルの一種なの
で、まずＲＭセルの取り扱い方について説明する。
取り扱い方について考える。ＢＥＣＮ（Backward Expli
cit Congestion Notification）セルは、回線上に輻輳
が発生していることを発信側に対して明示的に通知する
ＡＴＭセルである。ＢＥＣＮセルはＲＭセルの一種なの
で、まずＲＭセルの取り扱い方について説明する。
【００６５】ＲＭセルは、下り回線を流れる場合と上り
回線を流れる場合とで呼び方が異なる。発信側から受信
側に向かって流れるＲＭセルはフォワードＲＭセルと呼
ばれ、受信側から発信側に向かって流れるＲＭセルはバ
ックワードＲＭセルと呼ばれる。フォワードＲＭセル
は、発信端末から出力され、受信側に到達するまでに、
いくつかのＡＴＭ交換機を通過する。フォワードＲＭセ
ルを受け取ったＡＴＭ交換機は、そのＡＴＭ交換機で処
理可能な最大レートとフォワードＲＭセルに記録された
レートを比較し、小さい方の値がＲＭセルに書かれるよ
うにして下流に流す。フォワードＲＭセルが受信側に到
達すると、受信側はバックワードＲＭセルとして送信側
に折り返して出力する。
回線を流れる場合とで呼び方が異なる。発信側から受信
側に向かって流れるＲＭセルはフォワードＲＭセルと呼
ばれ、受信側から発信側に向かって流れるＲＭセルはバ
ックワードＲＭセルと呼ばれる。フォワードＲＭセル
は、発信端末から出力され、受信側に到達するまでに、
いくつかのＡＴＭ交換機を通過する。フォワードＲＭセ
ルを受け取ったＡＴＭ交換機は、そのＡＴＭ交換機で処
理可能な最大レートとフォワードＲＭセルに記録された
レートを比較し、小さい方の値がＲＭセルに書かれるよ
うにして下流に流す。フォワードＲＭセルが受信側に到
達すると、受信側はバックワードＲＭセルとして送信側
に折り返して出力する。
【００６６】バックワードＲＭセルも同様に、受信側に
到達するまでにいくつかのＡＴＭ交換機を通過する。バ
ックワードＲＭセルを受け取ったＡＴＭ交換機は、その
ＡＴＭ交換機で処理可能な最大レートとバックワードＲ
Ｍセルに記録されたレートを比較し、小さい方の値がＲ
Ｍセルに書かれるようにする。
到達するまでにいくつかのＡＴＭ交換機を通過する。バ
ックワードＲＭセルを受け取ったＡＴＭ交換機は、その
ＡＴＭ交換機で処理可能な最大レートとバックワードＲ
Ｍセルに記録されたレートを比較し、小さい方の値がＲ
Ｍセルに書かれるようにする。
【００６７】送信側に到着したＲＭセルには、その回線
で使用可能な最大レートがペイロードに記録されている
ことになる。発信側はバックワードＲＭセルの内容から
使用回線の送出可能最大レートを知り、出力レートを調
節する。以上のようにＲＭセルを使用することで、ＡＴ
Ｍネットワークを効率良く運用することができる。
で使用可能な最大レートがペイロードに記録されている
ことになる。発信側はバックワードＲＭセルの内容から
使用回線の送出可能最大レートを知り、出力レートを調
節する。以上のようにＲＭセルを使用することで、ＡＴ
Ｍネットワークを効率良く運用することができる。
【００６８】ところが、下り回線上のＡＴＭ交換機が異
常に輻輳している場合には、フォワードＲＭセルが受信
側に届くまで時間がかかってしまう。ネットワークを効
率良く使用するためには、発信側は出力レートを速やか
に下げるべきであるのに、ＡＴＭスイッチの輻輳によっ
て、輻輳していることを直ちに知ることができない。そ
こで、通常以上に輻輳している下り回線に向かってフォ
ワードＲＭセルが入力された場合には、ＡＴＭスイッチ
はその上り回線に向かってＲＭセルを折り返しすことが
できることになっている。このように途中で折り返され
たフォワードＲＭセルはＢＥＣＮセルと呼ばれる。
常に輻輳している場合には、フォワードＲＭセルが受信
側に届くまで時間がかかってしまう。ネットワークを効
率良く使用するためには、発信側は出力レートを速やか
に下げるべきであるのに、ＡＴＭスイッチの輻輳によっ
て、輻輳していることを直ちに知ることができない。そ
こで、通常以上に輻輳している下り回線に向かってフォ
ワードＲＭセルが入力された場合には、ＡＴＭスイッチ
はその上り回線に向かってＲＭセルを折り返しすことが
できることになっている。このように途中で折り返され
たフォワードＲＭセルはＢＥＣＮセルと呼ばれる。
【００６９】ＡＴＭスイッチがＢＥＣＮセルの処理を行
うためには、出力ポートの輻輳状態、つまり、出力側の
キューの長さを知っている必要があるが、この情報は、
ラインインターフェースのエグレス側が持っていること
が多い。また、ＢＥＣＮセルの処理を行うためには、下
り回線から上り回線へと、フォワードＲＭセルを移動さ
せることが必要になる。さて、図４に示すラインインタ
ーフェースを用いると、この機能を簡単に実現すること
ができる。
うためには、出力ポートの輻輳状態、つまり、出力側の
キューの長さを知っている必要があるが、この情報は、
ラインインターフェースのエグレス側が持っていること
が多い。また、ＢＥＣＮセルの処理を行うためには、下
り回線から上り回線へと、フォワードＲＭセルを移動さ
せることが必要になる。さて、図４に示すラインインタ
ーフェースを用いると、この機能を簡単に実現すること
ができる。
【００７０】図６に示すＡＴＭ交換機にフォワードＲＭ
セルが到着した場合は、ランインターフェース３０
（１）〜３０（Ｎ）内で折り返せば良い。例えば、物理
層制御部３２（１）からラインインターフェース３０
（１）のイングレス側にフォワードＲＭセルが入力さ
れ、ルーティングスイッチ３４でルーティングされた
後、ラインインターフェース３０（Ｎ）のエグレス側に
入力される。このラインインターフェース３０（Ｎ）の
出力ポートで異常な輻輳が発生していた場合、ラインイ
ンターフェース３０（Ｎ）で、フォワードＲＭセルをエ
グレス側からイングレス側に移動させ、ＢＥＣＮセルと
すれば良い。この場合、図４に示すテンポラリＲＡＭ４
４にフォワードＲＭセルが格納された時点で、ホストＣ
ＰＵ４６がペイロードを書き換えることもできる。ライ
ンインターフェース３０（Ｎ）でフォワードＲＭセルが
折り返されてＢＥＣＮセルになり、ルーティングスイッ
チ３４でスイッチングされて、ラインインターフェース
３０（１）のエグレス側に入力され、物理層制御部３２
（１）を介して送出される。
セルが到着した場合は、ランインターフェース３０
（１）〜３０（Ｎ）内で折り返せば良い。例えば、物理
層制御部３２（１）からラインインターフェース３０
（１）のイングレス側にフォワードＲＭセルが入力さ
れ、ルーティングスイッチ３４でルーティングされた
後、ラインインターフェース３０（Ｎ）のエグレス側に
入力される。このラインインターフェース３０（Ｎ）の
出力ポートで異常な輻輳が発生していた場合、ラインイ
ンターフェース３０（Ｎ）で、フォワードＲＭセルをエ
グレス側からイングレス側に移動させ、ＢＥＣＮセルと
すれば良い。この場合、図４に示すテンポラリＲＡＭ４
４にフォワードＲＭセルが格納された時点で、ホストＣ
ＰＵ４６がペイロードを書き換えることもできる。ライ
ンインターフェース３０（Ｎ）でフォワードＲＭセルが
折り返されてＢＥＣＮセルになり、ルーティングスイッ
チ３４でスイッチングされて、ラインインターフェース
３０（１）のエグレス側に入力され、物理層制御部３２
（１）を介して送出される。
【００７１】次に、上述したループバックセルやＢＥＣ
Ｎセルの処理が、ラインインターフェース３０内で行わ
れる際の動作を詳細に説明する。まず、ラインインター
フェース３０でループバックセルをループバックさせる
際の動作について説明する。
Ｎセルの処理が、ラインインターフェース３０内で行わ
れる際の動作を詳細に説明する。まず、ラインインター
フェース３０でループバックセルをループバックさせる
際の動作について説明する。
【００７２】図７は、図４のように構成したラインイン
ターフェース３０でループバックセルを折り返す処理を
可能にするために、イングレス側のセルバッファ５６に
構成されるキューの状態を模式的に示す図である。この
図７に示すように、セルバッファ５６には、データキュ
ーＤＱ１〜ＤＱ５と、ホストキューＨＱと、ループバッ
クキューＬＱが構成されている。つまり、上述した第１
実施形態に対して、ループバックキューＬＱが追加され
ている。ループバックキューＬＱの優先順位は任意に設
定することができるが、本実施形態では、データキュー
ＤＱ１〜ＤＱ５及びホストキューＨＱのいずれよりも低
い優先順位にしている。
ターフェース３０でループバックセルを折り返す処理を
可能にするために、イングレス側のセルバッファ５６に
構成されるキューの状態を模式的に示す図である。この
図７に示すように、セルバッファ５６には、データキュ
ーＤＱ１〜ＤＱ５と、ホストキューＨＱと、ループバッ
クキューＬＱが構成されている。つまり、上述した第１
実施形態に対して、ループバックキューＬＱが追加され
ている。ループバックキューＬＱの優先順位は任意に設
定することができるが、本実施形態では、データキュー
ＤＱ１〜ＤＱ５及びホストキューＨＱのいずれよりも低
い優先順位にしている。
【００７３】ループバックセルが処理される場合の動作
は次のようになる。
は次のようになる。
【００７４】１．物理層インターフェース４０のイング
レス側は、入力されたＡＴＭセルの内容や回線情報から
入力されたＡＴＭセルがループバックされるべきＡＴＭ
セルであると判定すると、スケジューラ５４にそのＡＴ
ＭセルをループバックキューＬＱに蓄積するよう伝達す
る。
レス側は、入力されたＡＴＭセルの内容や回線情報から
入力されたＡＴＭセルがループバックされるべきＡＴＭ
セルであると判定すると、スケジューラ５４にそのＡＴ
ＭセルをループバックキューＬＱに蓄積するよう伝達す
る。
【００７５】２．イングレス側のスケジューラ５４は、
その通知に従って、そのＡＴＭセルをループバックキュ
ーＬＱにエンキューする。
その通知に従って、そのＡＴＭセルをループバックキュ
ーＬＱにエンキューする。
【００７６】３．ホストＣＰＵ４６は、ループバックキ
ューＬＱの長さが１以上であることを知ると、イングレ
ス側のスケジューラ５４に、ループバックキューＬＱか
らのデキューを要求する。
ューＬＱの長さが１以上であることを知ると、イングレ
ス側のスケジューラ５４に、ループバックキューＬＱか
らのデキューを要求する。
【００７７】４．イングレス側スケジューラ５４は、そ
の長さが１以上であるデータキューＤＱ１〜ＤＱ５、ホ
ストキューＨＱ及びループバックキューＬＱの中から、
出力する優先度が高いものを選んで順番にデキューを行
っている。したがって、ループバックキューＬＱよりも
優先度の高いキューが全て出力された後に、ループバッ
クキューＬＱからループバックセルのデキューを行う。
ループバックキューＬＱからデキューされたループバッ
クセルは、テンポラリＲＡＭ４４に格納される。
の長さが１以上であるデータキューＤＱ１〜ＤＱ５、ホ
ストキューＨＱ及びループバックキューＬＱの中から、
出力する優先度が高いものを選んで順番にデキューを行
っている。したがって、ループバックキューＬＱよりも
優先度の高いキューが全て出力された後に、ループバッ
クキューＬＱからループバックセルのデキューを行う。
ループバックキューＬＱからデキューされたループバッ
クセルは、テンポラリＲＡＭ４４に格納される。
【００７８】５．ループバックセルがテンポラリＲＡＭ
４４に格納されると、ホストＣＰＵ４６はループバック
セルに対して必要な処理を行う。例えば、ホストＣＰＵ
４６は、ループバックセルが折り返す前なのか後なのか
を示すループバックインディケーションビットを１から
０に書き換えたり、どのクラスでループバックセルを返
信するかを定めるエグレス側のキューのクラス情報ＣＩ
等を書く。
４４に格納されると、ホストＣＰＵ４６はループバック
セルに対して必要な処理を行う。例えば、ホストＣＰＵ
４６は、ループバックセルが折り返す前なのか後なのか
を示すループバックインディケーションビットを１から
０に書き換えたり、どのクラスでループバックセルを返
信するかを定めるエグレス側のキューのクラス情報ＣＩ
等を書く。
【００７９】６．ホストＣＰＵ４６は、ループバックセ
ルの書き換えが終わると、エグレス側のスケジューラ６
４に対してエグレス側へのエンキューを要求する。
ルの書き換えが終わると、エグレス側のスケジューラ６
４に対してエグレス側へのエンキューを要求する。
【００８０】７．エグレス側スケジューラ６４は、ルー
プバックセルを、指定されたクラス情報ＣＩで示される
エグレス側のデータキューＤＱ１〜ＤＱ５のいずれかに
エンキューする。エグレス側にエンキューされたループ
バックセルは、エグレス側のスケジューラ６４によっ
て、データキューＤＱ１〜ＤＱ５の優先順位に従った順
番でデキューされ、物理層インターフェース４０のエグ
レス側から物理層へと送出される。
プバックセルを、指定されたクラス情報ＣＩで示される
エグレス側のデータキューＤＱ１〜ＤＱ５のいずれかに
エンキューする。エグレス側にエンキューされたループ
バックセルは、エグレス側のスケジューラ６４によっ
て、データキューＤＱ１〜ＤＱ５の優先順位に従った順
番でデキューされ、物理層インターフェース４０のエグ
レス側から物理層へと送出される。
【００８１】次に、ラインインターフェース３０でＲＭ
セルをＢＥＣＮセルとしてループバックさせる際の動作
について説明する。図８は、図４のように構成したライ
ンインターフェースで、ＢＥＣＮセルを折り返す処理を
可能にするために、エグレス側のセルバッファ６６に構
成されるキューの状態を示す図である。
セルをＢＥＣＮセルとしてループバックさせる際の動作
について説明する。図８は、図４のように構成したライ
ンインターフェースで、ＢＥＣＮセルを折り返す処理を
可能にするために、エグレス側のセルバッファ６６に構
成されるキューの状態を示す図である。
【００８２】この図８に示すように、セルバッファ６６
には、データキューＤＱ１〜ＤＱ５と、ホストキューＨ
Ｑと、ＢＥＣＮキューＢＱが構成されている。つまり、
上述した第１実施形態に対して、ＢＥＣＮキューＢＱが
追加されている。ＢＥＣＮキューＢＱの優先順位は任意
に設定することができるが、本実施形態では、データキ
ューＤＱ１〜ＤＱ５及びホストキューＨＱのいずれより
も低い優先順位にしている。
には、データキューＤＱ１〜ＤＱ５と、ホストキューＨ
Ｑと、ＢＥＣＮキューＢＱが構成されている。つまり、
上述した第１実施形態に対して、ＢＥＣＮキューＢＱが
追加されている。ＢＥＣＮキューＢＱの優先順位は任意
に設定することができるが、本実施形態では、データキ
ューＤＱ１〜ＤＱ５及びホストキューＨＱのいずれより
も低い優先順位にしている。
【００８３】ＢＥＣＮセルが処理される場合の動作は次
のようになる。
のようになる。
【００８４】１．ＲＭセルが入力されたスイッチインタ
ーフェース４２は、入力されたＲＭセルの内容や回線情
報からＲＭセルがＢＥＣＮ処理（折り返し）されるべき
であると判定すると、エグレス側のスケジューラ６４に
対して、このＲＭセルをＢＥＣＮセルとしてＢＥＣＮキ
ューＢＱに蓄積するよう伝達する。
ーフェース４２は、入力されたＲＭセルの内容や回線情
報からＲＭセルがＢＥＣＮ処理（折り返し）されるべき
であると判定すると、エグレス側のスケジューラ６４に
対して、このＲＭセルをＢＥＣＮセルとしてＢＥＣＮキ
ューＢＱに蓄積するよう伝達する。
【００８５】２．エグレス側のスケジューラ６４は、こ
の通知に従って、このＢＥＣＮセルをセルバッファ６６
のＢＥＣＮキューＢＱにエンキューする。
の通知に従って、このＢＥＣＮセルをセルバッファ６６
のＢＥＣＮキューＢＱにエンキューする。
【００８６】３．ホストＣＰＵ４６は、ＢＥＣＮキュー
ＢＱの長さが１以上であることを検知すると、エグレス
側のスケジューラ６４に、ＢＥＣＮキューＢＱからのデ
キューを要求する。
ＢＱの長さが１以上であることを検知すると、エグレス
側のスケジューラ６４に、ＢＥＣＮキューＢＱからのデ
キューを要求する。
【００８７】４．エグレス側のスケジューラ６４は、そ
の長さが１以上であるデータキューＤＱ１〜ＤＱ５、ホ
ストキューＨＱ及びＢＥＣＮキューＢＱの中から、出力
する優先度が高いものを選んで順番にデキューを行って
いる。したがって、ＢＥＣＮキューＢＱよりも優先度の
高いキューが全て出力された後に、ＢＥＣＮキューＢＱ
からのデキューを行う。
の長さが１以上であるデータキューＤＱ１〜ＤＱ５、ホ
ストキューＨＱ及びＢＥＣＮキューＢＱの中から、出力
する優先度が高いものを選んで順番にデキューを行って
いる。したがって、ＢＥＣＮキューＢＱよりも優先度の
高いキューが全て出力された後に、ＢＥＣＮキューＢＱ
からのデキューを行う。
【００８８】５．ＢＥＣＮキューＢＱから読み出された
ＢＥＣＮセルがテンポラリＲＡＭ４４に読み出される
と、ホストＣＰＵ４６はＢＥＣＮセルに対して必要な処
理を行う。例えば、どのクラスでＢＥＣＮセルを返信す
るかを定めるイングレス側のキューのクラス情報ＣＩを
等を書く。
ＢＥＣＮセルがテンポラリＲＡＭ４４に読み出される
と、ホストＣＰＵ４６はＢＥＣＮセルに対して必要な処
理を行う。例えば、どのクラスでＢＥＣＮセルを返信す
るかを定めるイングレス側のキューのクラス情報ＣＩを
等を書く。
【００８９】６．ホストＣＰＵ４６は、ＢＥＣＮセルの
書き換えが終わると、イングレス側のスケジューラ５４
に対してイングレス側へのエンキューを要求する。
書き換えが終わると、イングレス側のスケジューラ５４
に対してイングレス側へのエンキューを要求する。
【００９０】７．イングレス側のスケジューラ５４は、
データキューＤＱ１〜ＤＱ５の中から、指定されたクラ
ス情報ＣＩで示されるキューにＢＥＣＮキューをエンキ
ューする。
データキューＤＱ１〜ＤＱ５の中から、指定されたクラ
ス情報ＣＩで示されるキューにＢＥＣＮキューをエンキ
ューする。
【００９１】８．イングレス側にエンキューされたＢＥ
ＣＮセルは、イングレス側のスケジューラ５４によっ
て、データキューＤＱ１〜ＤＱ５の優先順位に従った順
番でデキューされ、イングレス側のスイッチインターフ
ェース４２からルーティングスイッチ３４ヘと出力され
る。
ＣＮセルは、イングレス側のスケジューラ５４によっ
て、データキューＤＱ１〜ＤＱ５の優先順位に従った順
番でデキューされ、イングレス側のスイッチインターフ
ェース４２からルーティングスイッチ３４ヘと出力され
る。
【００９２】ループバックセル及びＢＥＣＮセルに対し
てはラインインターフェース３０は以上のように動作す
るが、通常のＡＴＭセル及びホストＣＰＵ４６宛のＡＴ
Ｍセルに対しては、上述した第１実施形態に係るライン
インターフェース１０、１１と同様の動作をする。
てはラインインターフェース３０は以上のように動作す
るが、通常のＡＴＭセル及びホストＣＰＵ４６宛のＡＴ
Ｍセルに対しては、上述した第１実施形態に係るライン
インターフェース１０、１１と同様の動作をする。
【００９３】より詳しくは、物理層インターフェース４
０に入力されたＡＴＭセルは、スイッチインターフェー
ス４２から送出されるＡＴＭセルであるとホストＣＰＵ
４６宛のＡＴＭセルであるとにかかわらず、一旦、セル
バッファ５６に蓄積される。すなわち、スイッチインタ
ーフェース４２から送出されるＡＴＭセルについては、
セルバッファ５６の該当するクラスのデータキューＤＱ
１〜ＤＱ５のいずれかに蓄積される。ホストＣＰＵ４６
宛のＡＴＭセルについては、セルバッファ５６のホスト
キューＨＱに蓄積される。
０に入力されたＡＴＭセルは、スイッチインターフェー
ス４２から送出されるＡＴＭセルであるとホストＣＰＵ
４６宛のＡＴＭセルであるとにかかわらず、一旦、セル
バッファ５６に蓄積される。すなわち、スイッチインタ
ーフェース４２から送出されるＡＴＭセルについては、
セルバッファ５６の該当するクラスのデータキューＤＱ
１〜ＤＱ５のいずれかに蓄積される。ホストＣＰＵ４６
宛のＡＴＭセルについては、セルバッファ５６のホスト
キューＨＱに蓄積される。
【００９４】スケジューラ５４はセルバッファ５６のデ
ータキューＤＱ１〜ＤＱ５及びホストキューＨＱに蓄積
されたＡＴＭセルの送出順を管理し、スイッチインター
フェース４２から送出するＡＴＭセルについてはセルバ
ッファ５６からスイッチインターフェース４２に送信
し、ホストＣＰＵ４６宛のＡＴＭセルについてはセルバ
ッファ５６からテンポラリＲＡＭ４４に送信する。ホス
トＣＰＵ４６は、このテンポラリＲＡＭ４４に格納され
たＡＴＭセルを読み出し、必要な処理を行う。
ータキューＤＱ１〜ＤＱ５及びホストキューＨＱに蓄積
されたＡＴＭセルの送出順を管理し、スイッチインター
フェース４２から送出するＡＴＭセルについてはセルバ
ッファ５６からスイッチインターフェース４２に送信
し、ホストＣＰＵ４６宛のＡＴＭセルについてはセルバ
ッファ５６からテンポラリＲＡＭ４４に送信する。ホス
トＣＰＵ４６は、このテンポラリＲＡＭ４４に格納され
たＡＴＭセルを読み出し、必要な処理を行う。
【００９５】また、ホストＣＰＵ４６がＡＴＭセルを挿
入する場合には、ホストＣＰＵ４６は、挿入するＡＴＭ
セルをテンポラリＲＡＭ４４に格納する。このテンポラ
リＲＡＭ４４に格納された挿入ＡＴＭセルは、セルバッ
ファ５６の該当するクラスのデータキューＤＱ１〜ＤＱ
５のいずれかに蓄積される。そして、挿入ＡＴＭセルは
スケジューラ５４で管理された優先順位にしたがってス
イッチインターフェース４２から送出される。
入する場合には、ホストＣＰＵ４６は、挿入するＡＴＭ
セルをテンポラリＲＡＭ４４に格納する。このテンポラ
リＲＡＭ４４に格納された挿入ＡＴＭセルは、セルバッ
ファ５６の該当するクラスのデータキューＤＱ１〜ＤＱ
５のいずれかに蓄積される。そして、挿入ＡＴＭセルは
スケジューラ５４で管理された優先順位にしたがってス
イッチインターフェース４２から送出される。
【００９６】これに対して、スイッチインターフェース
４２に入力されたＡＴＭセルは、物理層インターフェー
ス４０から送出されるＡＴＭセルであるとホストＣＰＵ
４６宛のＡＴＭセルであるとにかかわらず、一旦、セル
バッファ６６に蓄積される。すなわち、物理層インター
フェース４０から送出されるＡＴＭセルについては、セ
ルバッファ６６の該当するクラスのデータキューＤＱ１
〜ＤＱ５のいずれかに蓄積される。ホストＣＰＵ４６宛
のＡＴＭセルについては、セルバッファ６６のホストキ
ューＨＱに蓄積される。
４２に入力されたＡＴＭセルは、物理層インターフェー
ス４０から送出されるＡＴＭセルであるとホストＣＰＵ
４６宛のＡＴＭセルであるとにかかわらず、一旦、セル
バッファ６６に蓄積される。すなわち、物理層インター
フェース４０から送出されるＡＴＭセルについては、セ
ルバッファ６６の該当するクラスのデータキューＤＱ１
〜ＤＱ５のいずれかに蓄積される。ホストＣＰＵ４６宛
のＡＴＭセルについては、セルバッファ６６のホストキ
ューＨＱに蓄積される。
【００９７】スケジューラ６４はセルバッファのデータ
キューＤＱ１〜ＤＱ５及びホストキューＨＱに蓄積され
たＡＴＭセルの送出順を管理し、物理層インターフェー
ス４０から送出するＡＴＭセルについてはセルバッファ
６６から物理層インターフェース４０に送信し、ホスト
ＣＰＵ４６宛のＡＴＭセルについてはセルバッファ６６
からテンポラリＲＡＭ４４に送信する。ホストＣＰＵ４
６は、このテンポラリＲＡＭ４４に格納されたＡＴＭセ
ルを読み出し、必要な処理を行う。
キューＤＱ１〜ＤＱ５及びホストキューＨＱに蓄積され
たＡＴＭセルの送出順を管理し、物理層インターフェー
ス４０から送出するＡＴＭセルについてはセルバッファ
６６から物理層インターフェース４０に送信し、ホスト
ＣＰＵ４６宛のＡＴＭセルについてはセルバッファ６６
からテンポラリＲＡＭ４４に送信する。ホストＣＰＵ４
６は、このテンポラリＲＡＭ４４に格納されたＡＴＭセ
ルを読み出し、必要な処理を行う。
【００９８】また、ホストＣＰＵ４６がＡＴＭセルを挿
入する場合には、ホストＣＰＵ４６は、挿入するＡＴＭ
セルをテンポラリＲＡＭ４４に格納する。このテンポラ
リＲＡＭ４４に格納された挿入ＡＴＭセルは、セルバッ
ファ６６の該当するクラスのデータキューＤＱ１〜ＤＱ
５のいずれかに蓄積される。そして、挿入ＡＴＭセルは
スケジューラ６４で管理された優先順位にしたがって物
理層インターフェース４０から送出される。
入する場合には、ホストＣＰＵ４６は、挿入するＡＴＭ
セルをテンポラリＲＡＭ４４に格納する。このテンポラ
リＲＡＭ４４に格納された挿入ＡＴＭセルは、セルバッ
ファ６６の該当するクラスのデータキューＤＱ１〜ＤＱ
５のいずれかに蓄積される。そして、挿入ＡＴＭセルは
スケジューラ６４で管理された優先順位にしたがって物
理層インターフェース４０から送出される。
【００９９】以上のように、本実施形態に係るラインイ
ンターフェース３０によれば、上述した第１実施形態と
同様に、ホストＣＰＵ４６宛のＡＴＭセルのデータを、
通常のＡＴＭセルと同様にセルバッファ５６、６６に蓄
積することとしたので、ホストＣＰＵ４６宛のＡＴＭセ
ルのデータを格納するためのＦＩＦＯメモリが必要なく
なる。このため、ハードウェア構成の簡略化を図ること
ができる。
ンターフェース３０によれば、上述した第１実施形態と
同様に、ホストＣＰＵ４６宛のＡＴＭセルのデータを、
通常のＡＴＭセルと同様にセルバッファ５６、６６に蓄
積することとしたので、ホストＣＰＵ４６宛のＡＴＭセ
ルのデータを格納するためのＦＩＦＯメモリが必要なく
なる。このため、ハードウェア構成の簡略化を図ること
ができる。
【０１００】また、ホストＣＰＵ４６が挿入したＡＴＭ
セルも、通常のＡＴＭと同様に、セルバッファ５６、６
６のデータキューＤＱ１〜ＤＱ５のいずれかに蓄積し、
スケジューラ５４、６４により優先順位にしたがって管
理されたタイミングで物理層インターフェース４０又は
スイッチインターフェース４２から送出されるようにし
たので、ＡＴＭセルの流れを乱すことなく、ＡＴＭセル
を挿入することができる。このため、ホストＣＰＵ４６
から挿入されたＡＴＭセルによって、通常のＡＴＭセル
の送出が遅れてしまうという問題を回避することができ
る。また、従来において、通常のＡＴＭセルの流れの中
にホストＣＰＵ４６からのＡＴＭセルを挿入するタイミ
ングを制御するために設けられていたセル挿入制御部
が、必要なくなる。
セルも、通常のＡＴＭと同様に、セルバッファ５６、６
６のデータキューＤＱ１〜ＤＱ５のいずれかに蓄積し、
スケジューラ５４、６４により優先順位にしたがって管
理されたタイミングで物理層インターフェース４０又は
スイッチインターフェース４２から送出されるようにし
たので、ＡＴＭセルの流れを乱すことなく、ＡＴＭセル
を挿入することができる。このため、ホストＣＰＵ４６
から挿入されたＡＴＭセルによって、通常のＡＴＭセル
の送出が遅れてしまうという問題を回避することができ
る。また、従来において、通常のＡＴＭセルの流れの中
にホストＣＰＵ４６からのＡＴＭセルを挿入するタイミ
ングを制御するために設けられていたセル挿入制御部
が、必要なくなる。
【０１０１】また、イングレス側からエグレス側へのＡ
ＴＭセルの移動とエグレス側からイングレス側へのＡＴ
Ｍセルの移動を、１つのテンポラリＲＡＭ４４で処理す
ることができるので、ハードウェアを量を節約すること
ができる。すなわち、イングレス側の機能とエグレス側
の機能を有するラインインターフェースを１チップで実
現しているので、ＡＴＭセルの、上り回線から下り回線
への移動や、下り回線から上り回線への移動を１チップ
内で処理することができる。
ＴＭセルの移動とエグレス側からイングレス側へのＡＴ
Ｍセルの移動を、１つのテンポラリＲＡＭ４４で処理す
ることができるので、ハードウェアを量を節約すること
ができる。すなわち、イングレス側の機能とエグレス側
の機能を有するラインインターフェースを１チップで実
現しているので、ＡＴＭセルの、上り回線から下り回線
への移動や、下り回線から上り回線への移動を１チップ
内で処理することができる。
【０１０２】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、上述した実施形態で
は、パケット交換機の一例として、固定長パケットをＡ
ＴＭセルとして扱うＡＴＭ交換機を例に説明したが、こ
れ以外のパケット交換機に対しても適用することができ
る。
種々に変形可能である。例えば、上述した実施形態で
は、パケット交換機の一例として、固定長パケットをＡ
ＴＭセルとして扱うＡＴＭ交換機を例に説明したが、こ
れ以外のパケット交換機に対しても適用することができ
る。
【０１０３】また、図１及び図３に示した第１実施形態
のラインインターフェース１０、１１においては、１つ
のテンポラリＲＡＭ１８にホストＣＰＵ２６宛のＡＴＭ
セルとホストＣＰＵ２６が挿入するＡＴＭセルの双方を
格納するようにしたが、これら２種類のＡＴＭセルを別
々のＲＡＭに格納するようにしてもよい。
のラインインターフェース１０、１１においては、１つ
のテンポラリＲＡＭ１８にホストＣＰＵ２６宛のＡＴＭ
セルとホストＣＰＵ２６が挿入するＡＴＭセルの双方を
格納するようにしたが、これら２種類のＡＴＭセルを別
々のＲＡＭに格納するようにしてもよい。
【０１０４】さらに、図４に示した第２実施形態のライ
ンインターフェース３０においては、１つのテンポラリ
ＲＡＭ４４に、イングレス側から入力されたホストＣＰ
Ｕ４６宛のＡＴＭセルと、イングレス側にホストＣＰＵ
４６が挿入するＡＴＭセルと、エグレス側から入力され
たホストＣＰＵ４６宛のＡＴＭセルと、エグレス側にホ
ストＣＰＵ４６が挿入するＡＴＭセルとを、格納するよ
うにしたが、これら４種類のＡＴＭセルを別々のＲＡＭ
に格納するようにしてもよいし、いくつかの種類のＡＴ
Ｍセルをまとめてた上で別々のＲＡＭに格納するように
してもよい。
ンインターフェース３０においては、１つのテンポラリ
ＲＡＭ４４に、イングレス側から入力されたホストＣＰ
Ｕ４６宛のＡＴＭセルと、イングレス側にホストＣＰＵ
４６が挿入するＡＴＭセルと、エグレス側から入力され
たホストＣＰＵ４６宛のＡＴＭセルと、エグレス側にホ
ストＣＰＵ４６が挿入するＡＴＭセルとを、格納するよ
うにしたが、これら４種類のＡＴＭセルを別々のＲＡＭ
に格納するようにしてもよいし、いくつかの種類のＡＴ
Ｍセルをまとめてた上で別々のＲＡＭに格納するように
してもよい。
【０１０５】また、図４に示した第２実施形態のライン
インターフェース３０においては、物理層インターフェ
ース４０をイングレス側物理層インターフェースとエグ
レス側物理層インターフェースに分けて構成してもよ
く、スイッチインターフェース４２をイングレス側スイ
ッチインターフェースとエグレス側スイッチインターフ
ェースとに分けて構成してもよい。
インターフェース３０においては、物理層インターフェ
ース４０をイングレス側物理層インターフェースとエグ
レス側物理層インターフェースに分けて構成してもよ
く、スイッチインターフェース４２をイングレス側スイ
ッチインターフェースとエグレス側スイッチインターフ
ェースとに分けて構成してもよい。
【０１０６】
【発明の効果】以上説明したように、本発明によれば、
入力側インターフェースに入力されたパケットを、少な
くとも、出力側インターフェースから出力するパケット
を蓄積する第１キューと、ＣＰＵ宛のパケットを蓄積す
る第２キューとに分類してバッファに蓄積し、スケジュ
ーラが、バッファにおける複数のキューに蓄積されたパ
ケットに対する出力順を管理するとともに、第１キュー
に蓄積されたパケットについては出力側インターフェー
スに出力し、第２キューに蓄積されたパケットについて
は第１記憶装置に出力するように制御することとしたの
で、従来必要であったＣＰＵ宛のパケットを蓄積するＦ
ＩＦＯメモリを省略することができる。
入力側インターフェースに入力されたパケットを、少な
くとも、出力側インターフェースから出力するパケット
を蓄積する第１キューと、ＣＰＵ宛のパケットを蓄積す
る第２キューとに分類してバッファに蓄積し、スケジュ
ーラが、バッファにおける複数のキューに蓄積されたパ
ケットに対する出力順を管理するとともに、第１キュー
に蓄積されたパケットについては出力側インターフェー
スに出力し、第２キューに蓄積されたパケットについて
は第１記憶装置に出力するように制御することとしたの
で、従来必要であったＣＰＵ宛のパケットを蓄積するＦ
ＩＦＯメモリを省略することができる。
【０１０７】また、スケジューラは、ＣＰＵから挿入さ
れた挿入パケットをバッファに形成された第１キューに
蓄積することとしたので、挿入パケットをパケットの流
れの中に挿入することにより、出力側インターフェース
から出力される通常のパケットが遅延するという問題を
解消することができる。
れた挿入パケットをバッファに形成された第１キューに
蓄積することとしたので、挿入パケットをパケットの流
れの中に挿入することにより、出力側インターフェース
から出力される通常のパケットが遅延するという問題を
解消することができる。
【図１】本発明の第１実施形態に係るイングレス側のラ
インインターフェースの内部構成を示すブロック図。
インインターフェースの内部構成を示すブロック図。
【図２】セルバッファに形成されるキューの状態を模式
的に示す図。
的に示す図。
【図３】本発明の第１実施形態に係るエグレス側のライ
ンインターフェースの内部構成を示すブロック図。
ンインターフェースの内部構成を示すブロック図。
【図４】本発明の第１実施形態に係るラインインターフ
ェースの内部構成を示すブロック図。
ェースの内部構成を示すブロック図。
【図５】図４に示したラインインターフェースを用いた
ＡＴＭ交換機において、ループバックセルをラインイン
ターフェースで折り返す処理を説明する図。
ＡＴＭ交換機において、ループバックセルをラインイン
ターフェースで折り返す処理を説明する図。
【図６】図４に示したラインインターフェースを用いた
ＡＴＭ交換機において、ＲＭセルをラインインターフェ
ースでＢＥＣＮセルとして折り返す処理を説明する図。
ＡＴＭ交換機において、ＲＭセルをラインインターフェ
ースでＢＥＣＮセルとして折り返す処理を説明する図。
【図７】イングレス側のセルバッファに形成されるキュ
ーの状態を模式的に示す図。
ーの状態を模式的に示す図。
【図８】エグレス側のセルバッファに形成されるキュー
の状態を模式的に示す図。
の状態を模式的に示す図。
【図９】従来のＡＴＭ交換機の内部構成を示すブロック
図。
図。
【図１０】従来のラインインターフェースの内部構成を
示すブロック図。
示すブロック図。
１０ イングレス側のラインインターフェース １１ エグレス側のラインインターフェース １２ 物理層インターフェース １４ セレクタ １６ スケジューラ １８ テンポラリＲＡＭ ２０ セル蓄積制御部 ２２ スイッチインターフェース ２４ セルバッファ ２６ ホストＣＰＵ ３０ ラインインターフェース ３２ 物理層制御部 ３４ ルーティングスイッチ ４０ 物理層インターフェース ４２ スイッチインターフェース ４４ テンポラリＲＡＭ ４６ ホストＣＰＵ ５０ セル蓄積制御部 ５２ セレクタ ５４ スケジューラ ５６ セルバッファ ６０ セル蓄積制御部 ６２ セレクタ ６４ スケジューラ ６６ セルバッファ ＤＱ１〜ＤＱ５ データキュー ＨＱ ホストキュー ＬＱ ループバックキュー ＢＱ ＢＥＣＮキュー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 純 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター Ｆターム(参考） 5K030 GA02 GA05 HA08 KA01 KA03 KA06 KA13 5K034 AA11 HH21 HH58 KK01 KK27
Claims (12)
- 【請求項１】パケットが入力される入力側インターフェ
ースと、入力された前記パケットを出力する出力側イン
ターフェースとを有するラインインターフェース装置で
あって、 前記入力側インターフェースから出力されたパケットが
入力され、少なくとも、前記出力側インターフェースか
ら出力するパケットを蓄積する第１キューと、ＣＰＵ宛
のパケットを蓄積する第２キューとに分類して蓄積す
る、バッファと、 前記バッファから出力されたＣＰＵ宛のパケットが一時
的に記憶され、ＣＰＵが必要に応じてアクセスする、第
１記憶装置と、 前記バッファにおける複数のキューに蓄積されたパケッ
トに対する出力順を管理するとともに、前記第１キュー
に蓄積されたパケットについては前記出力側インターフ
ェースに出力し、前記第２キューに蓄積されたパケット
については前記第１記憶装置に出力する、スケジューラ
と、 を備えることを特徴とするラインインターフェース装
置。 - 【請求項２】ＣＰＵから挿入された挿入パケットを一時
的に記憶する第２記憶装置をさらに備え、 前記スケジューラは、前記第２記憶装置に記憶されてい
る前記挿入パケットを前記バッファに形成された前記第
１キューに蓄積する、 ことを特徴とする請求項１に記載のラインインターフェ
ース装置。 - 【請求項３】前記入力側インターフェースは物理層制御
部に接続される物理層インターフェースであり、前記出
力側インターフェースはルーティングスイッチに接続さ
れるスイッチインターフェースである、ことを特徴とす
る請求項１又は請求項２に記載のラインインターフェー
ス装置。 - 【請求項４】前記入力側インターフェースはルーティン
グスイッチに接続されるスイッチインターフェースであ
り、前記出力側インターフェースは物理層制御部に接続
される物理層インターフェースである、ことを特徴とす
る請求項１又は請求項２に記載のラインインターフェー
ス装置。 - 【請求項５】前記パケットの入力側の物理層に接続され
るイングレス側物理層制御部と、 前記イングレス側物理層制御部に接続される請求項３に
記載のラインインターフェース装置と、 前記請求項３に記載のラインインターフェース装置に接
続されるルーティングスイッチと、 前記ルーティングスイッチに接続される請求項４に記載
のラインインターフェース装置と、 一方が前記請求項４に記載のラインインターフェース装
置に接続され、他方が前記パケットの出力側の物理層に
接続されるエグレス側物理層制御部と、 を備えることを特徴とするパケット交換機。 - 【請求項６】物理層制御部に接続されてパケットの入出
力が行われる物理層インターフェースと、ルーティング
スイッチに接続されてパケットの入出力が行われるスイ
ッチインターフェースとを有するラインインターフェー
ス装置であって、 前記物理層インターフェースから出力されたパケットが
入力され、このパケットを、少なくとも、前記スイッチ
インターフェースから出力するパケットを蓄積する第１
キューと、ＣＰＵ宛のパケットを蓄積する第２キューと
に分類して蓄積する、イングレス側バッファと、 前記イングレス側バッファから出力されたＣＰＵ宛のパ
ケットが一時的に記憶され、ＣＰＵが必要に応じてアク
セスする、第１記憶装置と、 前記イングレス側バッファにおける複数のキューに蓄積
された前記パケットに対する出力順を管理するととも
に、前記第１キューに蓄積されたパケットについては前
記スイッチインターフェースに出力し、前記第２キュー
に蓄積されたパケットについては前記第１記憶装置に出
力する、イングレス側スケジューラと、 前記スイッチインターフェースから出力されたパケット
が入力され、このパケットを、少なくとも、前記物理層
インターフェースから出力するパケットを蓄積する第３
キューと、ＣＰＵ宛のパケットを蓄積する第４キューと
に分類して蓄積する、エグレス側バッファと、 前記エグレス側バッファから出力されたＣＰＵ宛のパケ
ットが一時的に記憶され、ＣＰＵが必要に応じてアクセ
スする、第２記憶装置と、 前記エグレス側バッファにおける複数のキューに蓄積さ
れた前記パケットに対する出力順を管理するとともに、
前記第３キューに蓄積されたパケットについては前記物
理層インターフェースに出力し、前記第４キューに蓄積
されたパケットについては前記第２記憶装置に出力す
る、エグレス側スケジューラと、 を備えることを特徴とするラインインターフェース装
置。 - 【請求項７】ＣＰＵから挿入された前記スイッチインタ
ーフェースから出力する第１挿入パケットを一時的に記
憶する第３記憶装置と、ＣＰＵから挿入された前記物理
層インターフェースから出力する第２挿入パケットを一
時的に記憶する第４記憶装置とを、さらに備え、 前記イングレス側スケジューラは、前記第３記憶装置に
記憶されている前記第１挿入パケットを前記イングレス
側バッファに形成された前記第１キューに蓄積し、 前記エグレス側スケジューラは、前記第４記憶装置に記
憶されている前記第２挿入パケットを前記エグレス側バ
ッファに形成された前記第３キューに蓄積する、 ことを特徴とする請求項６に記載のラインインターフェ
ース装置。 - 【請求項８】前記第１乃至第４記憶装置は、１つの記憶
装置で構成されている、ことを特徴とする請求項７に記
載のラインインターフェース装置。 - 【請求項９】前記イングレス側バッファは、前記物理層
インターフェースに入力されたパケットがこの物理層イ
ンターフェースから出力されるべきパケットである場合
に、 このパケットを蓄積する第５キューをさらに備えてお
り、 前記ＣＰＵは、前記第５キューに蓄積されたパケットに
対して必要な処理を行った上で、前記エグレス側バッフ
ァの第３キューに蓄積する、 ことを特徴とする請求項７又は請求項８に記載のライン
インターフェース装置。 - 【請求項１０】前記エグレス側バッファは、前記スイッ
チインターフェースに入力されたパケットがこのスイッ
チインターフェースから出力されるべきパケットである
場合に、このパケットを蓄積する第６キューをさらに備
えており、 前記ＣＰＵは、前記第６キューに蓄積されたパケットに
対して必要な処理を行った上で、前記イングレス側バッ
ファの第１キューに蓄積する、 ことを特徴とする請求項７乃至請求項９のいずれかに記
載のラインインターフェース装置。 - 【請求項１１】物理層に接続される物理層制御部と、 前記物理層制御部に接続される請求項６乃至請求項１０
のいずれかに記載のラインインターフェース装置と、 前記ラインインターフェース装置に接続されるルーティ
ングスイッチと、 を備えることを特徴とするパケット交換機。 - 【請求項１２】物理層に接続される複数の物理層制御部
と、 前記複数の物理層制御部に対応してそれぞれに接続され
る複数のラインインターフェースと、 前記複数のラインインターフェースに接続されるルーテ
ィングスイッチと、を備えるパケット交換機であって、 前記複数の物理層制御部のそれぞれは、前記物理層から
入力された送信データからパケットを抽出して対応する
前記ラインインターフェースへ出力するとともに、対応
する前記ラインインターフェースから入力されたパケッ
トから送信データを生成して前記物理層に出力し、 前記複数のラインインターフェースのそれぞれは、対応
する前記物理層制御部から入力されたパケットを一時的
に蓄積するとともに所定のタイミングで前記ルーティン
グスイッチへ出力するとともに、前記ルーティングスイ
ッチから入力されたパケットを一時的に蓄積するととも
に所定のタイミングで対応する前記物理層制御部へ出力
し、 前記ルーティングスイッチは、前記複数のラインインタ
ーフェースから入力されたパケットをスイッチングして
別のラインインターフェースに出力するとともに、 前記複数のラインインターフェースのそれぞれは、対応
する前記物理層制御部から入力されたパケットがこの対
応する前記物理層制御部に折り返して出力されるべきパ
ケットである場合には、このパケットを対応する前記物
理層制御部に出力し、前記ルーティングスイッチから入
力されたパケットが前記ルーティングスイッチに折り返
して出力されるべきパケットである場合には、このパケ
ットを前記ルーティングスイッチに出力する、 ことを特徴とするパケット交換機。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30205699A JP2001127766A (ja) | 1999-10-25 | 1999-10-25 | ラインインターフェース装置、及び、パケット交換機 |
| US09/694,792 US6785290B1 (en) | 1999-10-25 | 2000-10-24 | Line interface integrated circuit and packet switch |
| EP20000122378 EP1096736A3 (en) | 1999-10-25 | 2000-10-25 | Line interface integrated circuit and packet switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30205699A JP2001127766A (ja) | 1999-10-25 | 1999-10-25 | ラインインターフェース装置、及び、パケット交換機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127766A true JP2001127766A (ja) | 2001-05-11 |
Family
ID=17904392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30205699A Abandoned JP2001127766A (ja) | 1999-10-25 | 1999-10-25 | ラインインターフェース装置、及び、パケット交換機 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6785290B1 (ja) |
| EP (1) | EP1096736A3 (ja) |
| JP (1) | JP2001127766A (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596139B2 (en) | 2000-11-17 | 2009-09-29 | Foundry Networks, Inc. | Backplane interface adapter with error control and redundant fabric |
| US7130916B2 (en) * | 2001-02-23 | 2006-10-31 | International Business Machines Corporation | Linking frame data by inserting qualifiers in control blocks |
| US20040202170A1 (en) * | 2001-03-13 | 2004-10-14 | Adc Telecommunications Israel Ltd. | Implementing priority for multiple physical layer devices at a UTOPIA interface |
| GB2374242B (en) | 2001-04-07 | 2005-03-16 | Univ Dundee | Integrated circuit and related improvements |
| US7729302B2 (en) * | 2001-05-15 | 2010-06-01 | The United States Of America As Represented By The Secretary Of The Navy | Adaptive control of multiplexed input buffer channels |
| WO2002101341A2 (en) | 2001-06-08 | 2002-12-19 | Broadcom Corporation | Receiver having integrated spectral analysis capability |
| US7646782B1 (en) | 2001-07-30 | 2010-01-12 | Primrose Donald R | Data link/physical layer packet buffering and flushing |
| US7415031B2 (en) * | 2001-07-30 | 2008-08-19 | Null Networks Llc | Data link/physical layer packet diversion and insertion |
| US7613167B2 (en) | 2001-09-27 | 2009-11-03 | Broadcom Corporation | Method and system for upstream priority lookup at physical interface |
| US6976134B1 (en) | 2001-09-28 | 2005-12-13 | Emc Corporation | Pooling and provisioning storage resources in a storage network |
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1999
- 1999-10-25 JP JP30205699A patent/JP2001127766A/ja not_active Abandoned
-
2000
- 2000-10-24 US US09/694,792 patent/US6785290B1/en not_active Expired - Fee Related
- 2000-10-25 EP EP20000122378 patent/EP1096736A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6785290B1 (en) | 2004-08-31 |
| EP1096736A2 (en) | 2001-05-02 |
| EP1096736A3 (en) | 2004-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060106 |
|
| A762 | Written abandonment of application |
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