JPH1127291A - オンチップｆｉｆｏのローカルメモリへの拡張のための方法及び装置 - Google Patents

オンチップｆｉｆｏのローカルメモリへの拡張のための方法及び装置

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JPH1127291A
JPH1127291A JP10173068A JP17306898A JPH1127291A JP H1127291 A JPH1127291 A JP H1127291A JP 10173068 A JP10173068 A JP 10173068A JP 17306898 A JP17306898 A JP 17306898A JP H1127291 A JPH1127291 A JP H1127291A
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fifo
queue
data
local memory
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JP10173068A
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Simoni Ben-Michael
ベン マイケル シモーニ
Michael Ben-Nun
ベン ナン マイケル
Yifat Ben-Shahar
ベン シャハル イーファット
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Digital Equipment Corp
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Digital Equipment Corp
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Abstract

(57)【要約】 【課題】多数の仮想回路に対するクレジットのリスト保
持、及びリストへの迅速なアクセスの実現。 【解決手段】比較的小型のＦＩＦＯキューが、コンピュ
ーターシステム内、代表的にはコンピューターネットワ
ーク内の、データを受信したり伝送したりする半導体チ
ップ上に位置する。ＦＩＦＯキューは、コンピューター
システムのローカルメモリ内への拡張という形で、付加
的な記憶性能を有する。データの受け取り伝送を扱うＦ
ＩＦＯの前後端部はチップ上で実現される。ＦＩＦＯの
オンチップ部分が容量満杯のときにのみ、ＦＩＦＯはロ
ーカルメモリ内に提供されるスペース内へと拡張する。
ＦＩＦＯの中間部分はローカルメモリの拡張に存する。
読み出し処理、書き込み処理の両方に関して、ローカル
メモリは、多数のクレジットのバーストにおいてのみア
クセスされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広義にはコンピュータ
に、より限定すればオンチップＦＩＦＯ（先入れ先出し
方式）をローカルメモリ内に拡張することに関する。
【０００２】
【発明の背景】コンピューターネットワーク内で、また
スイッチングネットワーク内では、ソースノードにより
伝送されるデータ量を制御するためにクレジットベース
のフロー制御が使用されており、デスティネーションノ
ードではデータを溜めるために常時バッファーが利用で
きるようになっている。頻繁に、データは個別のパケッ
トに分割される。コンピューターネットワーク内でデー
タ伝送を行うための非同期転送モード（ＡＴＭ）プロト
コルのようないくつかのシステムでは、データはセル内
に置かれる。ＡＴＭセルは５３バイト長で、４８バイト
がデータを運び、５バイトがヘッダーを構成している。
４８バイトを越えるメッセージがソースノードからデス
ティネーションノードに伝送される場合、ソースノード
はまず超過メッセージを４８バイトデータセルに分解
し、後でデスティネーションノードがその４８バイトデ
ータセルを、伝送されたメッセージに一致する受信メッ
セージに再度組み立てる。
【０００３】ＡＴＭプロトコルのようないくつかのメッ
セージ転送プロトコルにおいては、中間ノードはスイッ
チ類である。スイッチ類は、仮想回路（ＶＣｓ）に沿っ
てセルの経路を決める。ソースノードである各エンドス
テーションは、デスティネーションエンドステーション
まで確立された仮想回路を有している。中間ノード、す
なわちスイッチ類は、それらを通過して経路を構成して
いる仮想回路の全てを扱う。ＡＴＭプロトコルに従って
確立された典型的なネットワークでは、中間ノードは、
そこを通過するよう経路決定された数千の仮想回路を有
している。さらに、ＡＴＭプロトコルのようないくつか
のネットワークでは、個々のセルを追跡するための機構
を採用していないので、中間ノードで失われたセルを、
ソースエンドステーションによって再伝送することはで
きない。ＡＴＭプロトコルのセルは、単純に連番順に伝
送される。セルが失われると、ＡＴＭプロトコルに則っ
て、メッセージ全体が再びセルに分解され一連のセルが
次々と伝送される。従って、ＡＴＭプロトコルのような
プロトコルにそって確立されたネットワークにおいて
は、中間ノードがセルを失わないようにすることが肝要
である。
【０００４】セル喪失を防ぐために、各ソースステーシ
ョンの伝送律を制御するため、ホップ・バイ・ホップ型
クレジットベースのフロー制御が取り入れられる。フロ
ー制御の目的のために、ソースステーションはエンドス
テーションにもなることができ、代替的には、ソースス
テーションは、下流の中間ノードへセルを伝送する中間
ノードにもなりうる。クレジットベースのフロー制御に
おいて、仮想回路はまず、どんなときにも目立つクレジ
ットをいくらか指定する。クレジットは、ソースノード
に捉えられると、該ソースノードに１つのセルを伝送す
る許可を与える。セルがデスティネーションノードに受
信されると、セルを受け取ったデスティネーションノー
ドのバッファーが受信セルを処理し終えるまで、デステ
ィネーションノードはクレジットを保持する。バッファ
ーが処理を終えた後、デスティネーションノードは、ク
レジットをソースノードに戻し、これにより、別のセル
を仮想回路に送る許可がソースノードに与えられる。
【０００５】仮想回路に指名されたいくらかの目立つク
レジットは、最大利用可能帯幅で仮想回路を作動させる
ように選ばれる。このように、仮想回路に指名されたい
くつかの顕著なクレジットは、ラウンドトリップ時間
中、仮想回路管を満たすに十分な数でなくてはならず、
且つデスティネーションノードの処理の遅れを勘案する
と予備数が必要である。例えば、仮想回路に指名された
顕著なクレジットの数は仮想回路１につきクレジット１
０ぐらいであろう。ホップ・バイ・ホップ型クレジット
ベースのフロー制御においては、各中間ノード及び一つ
下流のデスティネーションノードは、一つ下流のデステ
ィネーションノードが次のセルを受け取れるようなバッ
ファーを確保できるように、クレジットベースのフロー
制御を維持する。
【０００６】中間ノードが数千の仮想回路を有すると
き、例えば、各仮想回路に数十のクレジットが指名され
るとき等には問題が発生する。デスティネーションノー
ドは、各仮想回路に、戻されるべき数のクレジットを格
納している。各仮想回路において、戻されるべき数のク
レジットを格納するためのデータ構造は、１２ビットか
ら２４ビットの仮想回路の数を含んでいる。当該サイズ
のデータ構造を保持するためのメモリ必要条件は、５千
万から１億バイト若しくはそれ以上に及ぶ。さらなる問
題は、仮想回路のリストが、１セル時間でアクセスでき
なければならないということである。すなわち、セルが
受信されるとクレジットのリストはアップデートされね
ばならない。迅速なアクセスには、クレジットのリスト
が、クレジットベースのフロー制御を行うために使用さ
れる論理を実行するＶＬＳＩチップで実行されることが
必要となる。
【０００７】しかしながら、クレジットベースのフロー
制御の論理を実行するチップに何千キロバイトもの記憶
を維持させることは、非常に費用がかさむ。何千もの仮
想回路に、戻されるべきクレジットのリストを維持する
ための便利で経済的な方法の実現、そしてリストへの迅
速なアクセスの実現が待望されている。
【０００８】
【発明の概要】数多くの仮想回路のためにクレジットの
リストを保持するという問題は、先入れ先出し方式（Ｆ
ＩＦＯ）キュー及びＦＩＦＯキュー拡張という本発明に
よって解決される。その幅広い形態において、本発明
は、請求項１に記載の如く、データを自動的に受信伝送
するための装置に、そして個別的にはそのようなノード
に存る。本発明は、また、データを受信伝送するための
方法にも存る。以下、好適実施例を参照しながら説明す
るように、ＦＩＦＯキューはデータを受信し、データを
仮想回路に伝送する。データが書き込まれるＦＩＦＯキ
ューの前端、及び、データが読み出されるＦＩＦＯの後
端は、半導体チップに存することが望ましい。ＦＩＦＯ
は、付加的記憶性能を、ＦＩＦＯの中間部に属する、ロ
ーカルメモリにおける拡張という形態で持つ。ローカル
メモリとは、チップを離れて位置するメモリのことであ
る。ローカルメモリにおける拡張は、ＦＩＦＯのオンチ
ップメモリがいっぱいのときにのみアクセスされる。ロ
ーカルメモリは、読み出し処理と書き込み処理の両方の
ため、多数のバイトのデータバーストでアクセスされ
る。
【０００９】ＶＬＳＩにて実行される、例えばチップ上
で実行される、キュー部分は、読み出し、書き込みに関
するメモリに素早くアクセスできる。ローカルメモリへ
のデータアクセス、一例としてダイナミックランダムア
クセスメモリ（ＤＲＡＭ）は、ローカルメモリに固有の
遅れ、すなわち待ち時間を包含している。一般的に、ロ
ーカルメモリはその他のタスクも担っているせいで、ロ
ーカルメモリへのアクセスに別の遅れが加わる。メモリ
アービターは、その他のタスクが、キューに対する読み
出し、書き込みよりも優先権を持ち、遅れを引き起こす
タスクの中にあって調停役を果たす。ＦＩＦＯキューの
前後端をチップ上に置くことで、キューへの迅速なアク
セスが可能となる。ローカルメモリにおいて拡張を行う
ことで、キューに対する記憶容量が大になる。キューの
中間部は素早いアクセスを必要としないので、拡張にキ
ューの中間部を記憶させることで、ローカルメモリへの
アクセスの遅れが許容される。ローカルメモリ拡張へ
の、書き込み、読み出しのマルチバイトのデータは、キ
ュー操作におけるローカルメモリの待ち時間の影響をさ
らに軽減させる。
【００１０】
【実施例】本発明は、図面に描かれた本発明の代表的実
施例についての以下の詳細な説明によって、前述の利点
も含めて一層理解が深まるであろう。図１は、一例とし
て、Ａ１２、Ｂ１４、Ｃ１６、そしてＤ１８の４つのス
テーションを含んだ非同期転送モード（ＡＴＭ）ローカ
ルエリアネットワーク（ＬＡＮ）を示している。ＡＴＭ
ＬＡＮ１０は、またＡＴＭスイッチＥ２０とＡＴＭス
イッチＦ２２も含んでいる。ＡＴＮアダプターは各ステ
ーション１２、１４、１６、１８に存する。ＡＴＭスイ
ッチは、またポート３２、３４も有しており、各ポート
はもう一方のポートのスイッチのために設けられてい
る。ＡＴＭアダプターは、ステーション１２、１４、１
６、１８と、スイッチ２０、２２の間にインターフェー
スを提供する。ＡＴＭスイッチは、ポート２６、２７、
２８、２９を有し、各々はステーション１２、１４、１
６、１８のうちの一つを担当している。一例として、ス
テーションＡ１２がステーションＣ１６にパケットを伝
送する場合、ステーションＡ１２のＡＴＭアダプター
は、データをセルに分轄し、セルヘッダー（図２、図３
に表示）に適当なフィールドを付けるのに従事する。ス
テーションＣのＡＴＭアダプターは、完全なパケットと
なって受け取られたセルを再度組み立て、そのパケット
をステーションＣ１６に届けるのに従事する。ＡＴＭ
ＬＡＮ１０の制御は、ＡＴＭスイッチＥ２０とＦ２２に
依り、メッセージ過剰の場合、ステーション１２、１
４、１６、１８の間でメッセージの経路が決定され、ア
クセスが制御される。例えば、ステーションＡ１２は、
ライン３０上にＡＴＭスイッチＥ２０まで、ポート２６
を通過してセルを送る。ＡＴＭスイッチＥ２０は、ＡＴ
ＭセルヘッダーのＶＣＩ／ＶＰＩ（図２、図３を参照し
ながら詳しく説明）により、デスティネーション、例え
ば、ステーションＣまでのセルの経路を決定する。
【００１１】各ポート２６、２７、２８、２９は、各ス
テーション１２、１４、１６、１８の内のひとつに対応
して設計されているので、それ以外のステーションは、
ＡＴＭスイッチ２０、２２へのアクセスを争うことはな
い。このようにして、ステーションＡ１２は、他のステ
ーションが他のこのような接続活動をしていることには
かかわらず、ライン３０への最大アクセスを得る。例と
して、５Ｍｂのファイルが、ステーションＡ１２からス
テーションＣ１６へ伝送される場合、イーサネットＬＡ
Ｎ、トークンリングＬＡＮやファイバーディストリビュ
ーティッドデータインターフェース（ＦＤＤＩ）ＬＡＮ
のような他のＬＡＮと係わっている他のステーション
と、コミュニケーションリンクを共有したり、これら他
のステーションからフレーム干渉を受けるのではなく、
ファイルは連続的なバーストにおいては指令された速
度、おそらくフルチャンネル速度でＡＴＭスイッチＥ２
０に移動できる。
【００１２】ＡＴＭ ＬＡＮ１０の各メッセージは、一
つ以上の固定長のＡＴＭセルと呼ばれるデータから構成
される。図２を参照すると、ＡＴＭセル５０は、５３バ
イト長で示されている。ＡＴＭセル５０は、代表的に
は、５バイトのヘッダー５２と４８バイトの情報フィー
ルド５４に分けられる。５バイトのヘッダー５２は、い
くつかのフィールド５６を含んでいる。厳密には、１番
目のバイトは、総フロー制御（ＧＦＣ）フィールド５８
及び、仮想路識別子（ＶＰＩ）フィールドの一部６０を
含む。２番目のバイトは、ＶＰＩフィールドの別の部分
６２と仮想チャンネル識別子（ＶＣＩ）フィールドの一
部６４を包含している。３番目のバイトは、ＶＣＩフィ
ールドの別の部分６６を有する。４番目のバイトは、Ｖ
ＣＩフィールドの残り部分６８、ペイロード型識別子
（ＰＴ）フィールド７０、及びセルロスプライオリティ
ーフィールド（ＣＬＰ）７２を包含する。５番目のバイ
トは、ヘッダーエラーチェック７４を含んでいる。
【００１３】ＡＴＭセル５０のアドレスは、ＶＰＩ６
０、６２及びＶＣＩ６４、６６、６８と分類されたフィ
ールドに含まれている。この２部式識別によってＡＴＭ
ＬＡＮ１０は、ロケーション間の情報フィールド５４
に含まれるデータに経路を決定する一方、トランク内で
個々の回路の独自性を維持できる。図３は、クレジット
ベースのフロー制御システムで使用されるＡＴＭセル８
０を示している。ヘッダー８２は５バイト長で、いくつ
かのフィールド８４から成る。厳密には、１番目のバイ
トはＧＦＣフィールド８６及びクレジット仮想回路識別
子（クレジットＶＣＩ）の一部８８を含む。２番目のバ
イトはクレジットＶＣＩの別の部分９０を含んでいる。
３番目のバイトはデスティネーションＶＣＩの一部９２
を包含している。４番目のバイトは、デスティネーショ
ンＶＣＩの残り部分９４、ＰＴフィールド９６、及びＣ
ＬＰフィールド９８を有する。５番目のバイトはヘッダ
ーエラーチェックフィールド１００を有している。
【００１４】各到着セルのクレジットフィールドは伝送
仮想回路（ＶＣ）を識別し、それには伝送用に新しいク
レジットが与えられる。レシーバーは、到着セルをその
バッファーから移動させた後、センダーにクレジットを
返さねばならない。返されるクレジットは、レシーバー
から転送されるセルに付けられる。クレジットが戻され
たＶＣは、到着セルの一つが回送されたもの、すなわち
ＶＣＩフィールドのバリューである。伝送クレジットや
受信クレジットは、セル１につき一つ行われる。可能性
としては、到着セルは、ＶＣＩ＝０とデスティネーショ
ンに表される空のセルである。この場合、セルは無視さ
れ、クレジットは返されない。伝送されるセルは、クレ
ジット値が０であるなら、クレジットを全く運んでいな
い。到着セルが伝送ＶＣの一つのためにクレジットを含
んでいるなら（クレジット＜＞０）、伝送ＶＣのクレジ
ットバランスは１増加し、クレジットが足らないために
ＶＣが停止させられた場合は、そのＶＣは再起動され
る。
【００１５】図４は、代表的クレジットベースのＡＴＭ
フロー制御システムを表している。この代表的クレジッ
トベースのＡＴＭフロー制御システムにおいては、ＡＴ
Ｍスイッチ４００の上流に位置するトランスミッター部
分４０２は、仮想回路識別子（ＶＣＩ）４０６上にＡＴ
Ｍセル４０４を発送している。ＡＴＭセル４０４内のク
レジットフィールド４０８は、下流のＶＣＩ４１４用Ａ
ＴＭアダプター４１２のトランスミッター部４１０のた
めにクレジットを運んでいる。セルが、その遠端にバッ
ファーを有し、従って損失を被らないであろうというこ
とが確実なら、クレジットは、単純にＶＣＩ上の一つの
ＡＴＭセルに送られればよい。図４の、代表的クレジッ
トベースのＡＴＭフロー制御システムにおいては、下流
のＡＴＭアダプター４１２が、ＶＣＩ４０６のＡＴＭセ
ル４０４を、そのローカルメモリ４１６から、レシーバ
ー部４１８から、ホストメモリ４２０へと移動させると
き、下流のＡＴＭアダプター４１２は、ＶＣＩ４０６上
の新しいＡＴＭセル（図示されない）の伝送を許容する
ため、上流のＡＴＭスイッチ４００のトランスミッショ
ン部４０２のためのクレジットを発生させる。他のアダ
プター設計では、ＡＴＭセル４０４を受け取り、それを
ローカルメモリ４１６に格納するにあたり、クレジット
４２６を返すこともできる。トランスミッター部分４０
２のためのクレジットは、下流のＡＴＭアダプター４１
２のトランスミッター部分４１０により伝送される任意
のＡＴＭセルにより、上流のＡＴＭスイッチ４００のレ
シーバー部分４２４まで運ぶことができる。例えば、図
４では、ＶＣＩ４０６のクレジット４２６は、ＶＣＩ４
１４上のＡＴＭセル４２８に載せて運ばれる。
【００１６】上流のＡＴＭスイッチ４００のレシーバー
部分４２４は下流のＡＴＭアダプター４１２のトランス
ミッター部分４１０からＡＴＭセル４２８を受け取り、
自分のローカルメモリ４３０に格納する。上流のＡＴＭ
スイッチ４００は、ＶＣＩ４０６上に別のセルを伝送す
るためにクレジット４２６を利用する。上流のＡＴＭス
イッチ４００が、そのローカルメモリからその出力ポー
ト４３２の一つへとＡＴＭセル４２８を移動させると
き、上流のＡＴＭスイッチ４００はＶＣＩ４１４用のク
レジット４３４を発生させるが、このクレジットは下流
のＡＴＭアダプター４１２に向けて任意のＡＴＭセルに
よって運ばれる。各仮想回路に対して最大リンクスピー
ドを維持できるようにするためには、各伝送ＶＣに適切
な初期の固定数のクレジットを提供することが必要とさ
れる。各ＶＣに対する初期クレジット数は、典型的に
は、最大リンクレートでＶＣがフローできるのに十分な
数に設定される。ＶＣ用の初期クレジットの数は、リン
ク上の他のＶＣに異存がない場合は、センダーが初期ク
レジットを使い果たす前にセンダーにクレジットを返せ
るように、与えられたセルのバーストにおいて送られる
第一セルに足りる数でなくてはならない。すなわち、初
期クレジットの数は、上流ＡＴＭスイッチ４００が下流
のＡＴＭアダプター４１２のトランスミッション部分４
１０から第一クレジットを受け取る前に、上流のＡＴＭ
スイッチ４００のトランスミッター部分４０２が、確実
に伝送を停止させないようにするために十分多くなくて
はならない。このように、下流のＡＴＭアダプター４１
２のレシーバー部分４１８は、上流のＡＴＭスイッチ４
００に与えられる初期クレジットの伝送に対応する数の
セルを収容するために、十分なローカルメモリ４１６を
持たなければならない。すなわち、クレジットのラウン
ドトリップの遅れのせいで、レシーバーは、与えられる
初期クレジットを、トランスミッターのために収容する
ために、十分なバファリングを有することが必要であ
る。
【００１７】図５は、図４の下流アダプター４１２のレ
シーバー部分を示す。下流アダプター４１２のレシーバ
ー部分４１８は、ローカルメモリ４１６で実行されるパ
ケットの再組み立てのため、９個のキュー５００を有す
る。９個のキュー５００は、１個のアクティブキュー５
１０と８個のストールトキュー５２０−５２７から成
る。アダプターのホストは、アダプターから組み立てら
れたパケットを受け取るためのレシーブホストキューを
備えている。パケットが再度組み立てられると、レシー
ブホストキューのひとつの上に置かれるだけである。下
流のＡＴＭアダプター４１２がそのレシーバー部分に、
限定されたＶＣ（例えば、ＶＣ１０６）のための第１Ａ
ＴＭセルを受け取るとき、下流のＡＴＭアダプター４１
２には、二つの選択肢がある。下流のＡＴＭアダプター
４１２はＶＣ１０６をアクティブキュー５１０に変えて
もよく、或いは、下流のＡＴＭアダプター４１２は、Ｖ
Ｃ１０６を８個のストールトキュー５２０−５２７の一
つに変えることもできる。
【００１８】下流のＡＴＭアダプター４１２のトランス
ミッター部分４１０は、アクティブキュー５１０に置か
れたＶＣに対して、常時クレジットを返す。ＶＣが、ス
トールしたキューにおいてキューに登録されている限
り、クレジットは下流のＡＴＭアダプター４１２に留ま
り、ＶＣがストールしたキュー登録から外されて、アク
ティブキュー５１０にキュー登録されるときのみ、クレ
ジットは上流のスイッチに戻される。図６は、下流アダ
プター４１２のトランスミッター部分４１０を示してい
る。多数のクレジットを扱うために、下流アダプターの
トランスミッター４１０は、２つの先入れ先出しキュー
（ＦＩＦＯ）６００、６１０とアービター６２０を有す
る。２つのＦＩＦＯとは、クレジットがディレイするＦ
ＩＦＯ６００と、アクティベートＦＩＦＯ６１０であ
る。アービター６２０は、ＦＩＦＯにおけるクレジット
の動きを制御するコマンド・アンド・ステータスレジス
ター（ＣＳＲ）６３０を備えている。ＣＳＲ６３０は、
プログラム可能なコントロールビット６３５を有する。
下流アダプター４１２は、クレジットを返すに当たり、
どちらのＦＩＦＯを使うべきか決定するためにアービタ
ー６２０を用いる。クレジットがディレイしたＦＩＦＯ
６００はディレイしたクレジットを格納するために使用
される大型ＦＩＦＯである。伝送されるセル１につき、
たった１つのクレジットが返される。アダプター４１２
が、アクティベートＦＩＦＯ６１０から、クレジットを
返そうと決めるときはいつでも、クレジット・リターン
の通常の流れは、クレジットディレイしたＦＩＦＯ６０
０に一時的に置かれる。クレジットディレイしたＦＩＦ
Ｏ６００は、ＶＣ番号をクレジットとして（エントリー
毎にクレジット１）保持する。アクティベートＦＩＦＯ
６１０は、ＶＣが、ストールしたキュー５２０−５２７
からアクティブキュー５１０へと移動するとき、返還を
予定されているクレジットを格納するために用いられ
る。ＶＣがストールトキュー５２０−５２７にいた時間
中にストールされた全てのクレジットは、アクティベー
トＦＩＦＯ６１０の一つのエントリーに置かれる。アク
ティベートＦＩＦＯ６１０上のエントリーは、ＶＣ番号
及びＶＣクレジットカウント値を保持する。
【００１９】図７は、ディレイドＦＩＦＯ６００を示し
ている。ディレイドＦＩＦＯ６００は、２つの主要部
分、すなわち、チップ７１０上に搭載されたコンポーネ
ントと、ローカルメモリ７２３に属するローカルメモリ
拡張７２０に分けられる。チップ７１０上のコンポーネ
ントは、メモリとコントローラー７２３である。本発明
の当実施例では、メモリはそれぞれが１６クレジットま
でを含んだ４つの論理型バンク７２５、７３０、７３
５、７４０に分けられている１つの連続したメモリであ
る。本発明の別の実施例においては、チップ７１０上の
メモリは、４つの論理的バンクより多く、若しくは少な
く分割される。データが書き込まれるディレイドＦＩＦ
Ｏ６００の前端と、データが読み出されるディレイドＦ
ＩＦＯ６００の後端とは、チップ７１０上にある。ディ
レイドＦＩＦＯ６００は、ディレイドＦＩＦＯ６００の
中間部分が属するローカルメモリ７２３の拡張７２０に
付加的な記憶装置を有する。ローカルメモリ拡張７２０
は、ディレイドＦＩＦＯ６００のオンチップ部分が一杯
のときにのみアクセスされる。ローカルメモリ拡張７２
０は、読みだし処理と書き込み処理の両方のための多数
バイトのデータのバースト、すなわち、データのバンク
が移動する際にアクセスされる。
【００２０】チップ７１０上で実行されるディレイドＦ
ＩＦＯ６００の部分は、読み出し、書き込み用のメモリ
へのアクセスを素早く行うことができる。ローカルメモ
リ７２３へのデータアクセスは、ローカルメモリ７２３
に特有の遅れ或いは待ち時間を包含している。一般的
に、ローカルメモリ７２３が、他のタスクと共用されて
いるせいで、ローカルメモリ７２３へのアクセスには、
新たな遅れが加わるといえる。アービター６２０は、デ
ィレイドＦＩＦＯ６００に対する読み出し、書き込みに
ついて、他のタスクが優先権を持ち遅れを引き起こす、
そのようなタスクの間で仲裁をする。ディレイドＦＩＦ
Ｏキュー６００の前後両端をチップ７１０上に載せるこ
とにより、ディレイドＦＩＦＯ６００への迅速なアクセ
スが可能となる。ローカルメモリ拡張７２０は、ディレ
イドＦＩＦＯ６００に対する容量の大きい記憶域を提供
する。ディレイドＦＩＦＯ６００の中間部分は、迅速な
アクセスを要求しないので、ディレイドＦＩＦＯ６００
の中間部分を、ローカルメモリ拡張７２０に格納するこ
とで、ローカルメモリ７２３へのアクセスの遅れは容認
される。ローカルメモリ拡張７２０への、データの読み
出し及び書き込みバンクは、ディレイドＦＩＦＯ６００
の操作における、ローカルメモリの待ち時間の影響を、
さらに軽減する。
【００２１】本発明の実行において、チップメモリはス
タティック・ランダムアクセスメモリ（ＳＲＡＭ）であ
る。ＳＲＡＭは、物理的には、論理型バンクを形成する
４つの連続部分に分かれる。４つの物理的部分のそれぞ
れは、実際には、読み出し書き込みポインターを備えた
小型ＦＩＦＯである。ディレイドＦＩＦＯ６００は、ア
クティブキュー５００にあって、瞬時に戻されるべきＶ
Ｃ用のクレジットを受け取る。本発明の実行において、
クレジットはそれら各々のセルが到着したのと同じ順に
戻されることになる。ディレイドクレジットＦＩＦＯ６
００は、ＦＩＦＯ６００のステートを制御するコントロ
ーラー７４５を有する。コントローラー７４５は、右バ
ンク７２５、７３０（０と１）を制御する第１ステート
マシン７５５、及び、左バンク７３５、７４０（２と
３）を制御する第２ステートマシン７５０という、２つ
のステートマシン７５０、７５５から成る。
【００２２】クレジットは、連続的に右バンク７２５、
７３０に書き込まれる。右バンク７２５、７３０を制御
するステートマシン７５５は、右バンクに書き込まれる
さらに多くのクレジットに対してスペースを調整する責
任を持つ。ステートマシン７５５は、右バンクの１つが
満杯でもう１つの右バンクがしきい値に達するとき、満
杯のバンクを移動させることで、これを達成する。ステ
ートマシン７５５は、左バンクが空いていれば左バンク
に、左バンクに空きがなければローカルメモリ拡張７２
０に、満杯のバンクを移す。いったん、ローカルメモリ
拡張７２０がデータを蓄えると、クレジットは左バンク
７３５、７４０からのみ読み出される。左バンク７３
５、７４０を制御するステートマシン７５０は、読み出
されるクレジットで、これらのバンクを満たしておく責
任を持つ。ステートマシン７５０は左バンクの１つが空
いているとき、空きがある左バンク７３５、７４０へ、
ローカルメモリ拡張７２０から、スロットをコピーする
ことで、これを達成する。
【００２３】２つのステートマシン７５０、７５５に加
え、クレジットがそこより読み出される、ディレイドＦ
ＩＦＯ６００の部分７２５、７３０、７３５、７４０
（右若しくは左バンク）を指し示すポインターがある。
このポインターは、左バンクのどちらか１つが空いてい
ないとき、または、ローカルメモリ拡張７２０に空きが
ないとき、左バンクを示す。ローカルメモリ７２３のロ
ーカルメモリ拡張７２０は、ｍ個のスロットに分けられ
る。実行例においては、各スロットは、１６のクレジッ
ト（ちょうどバンクを満たす８ロングワード）を包含す
る。上下カウンターは使用中のローカルメモリ７２３に
おけるスロット数を数える。アービター６２０は、表１
に示されるように、ディレイドＦＩＦＯ６００に占める
エントリーの数が大きくなればＮも大きくなるという、
ダイナミックＮの１調停（アクティベートＦＩＦＯ６１
０からの１、ディレイドＦＩＦＯ６００からのＮ）を用
いる。これは、ディレイドＦＩＦＯ６００に優先権を与
えるが、アクティベートＦＩＦＯ６１０の起こる可能性
のあるサービスの欠乏を防止する。
【００２４】
【表１】 表１ ─────────────────────────────────── アクティベートＦＩＦＯ ディレイドＦＩＦＯ 条 件 ─────────────────────────────────── １ クレジット ３２ クレジット ＦＩＦＯ拡張 空き ─────────────────────────────────── １ クレジット ６４ クレジット ０＜FIFO拡張＜４Ｋ ─────────────────────────────────── １ クレジット １２８ クレジット ４Ｋ＜FIFO拡張＜８Ｋ ─────────────────────────────────── １ クレジット ２５６ クレジット ８Ｋ＜FIFO拡張＜１６Ｋ ─────────────────────────────────── ０ クレジット 完全優先権 １６Ｋ＜FIFO拡張 ─────────────────────────────────── ダイナミックＮの１調停は以下のように作動する。ロー
カルメモリ７２３のローカルメモリ拡張７２０が空の場
合、ディレイドＦＩＦＯ６００から戻される３２クレジ
ット毎に、アクティベートＦＩＦＯ６１０から１クレジ
ット戻される。ローカルメモリ拡張７２０が空ではない
が４Ｋより少ない場合、ディレイドＦＩＦＯ６００から
戻される６４クレジット毎に、アクティベートＦＩＦＯ
６１０から１クレジット戻される。ローカルメモリ拡張
７２０のクレジット数が４Ｋから８Ｋの間である場合、
ディレイドＦＩＦＯ６００から戻される１２８クレジッ
ト毎に、アクティベートＦＩＦＯ６１０から１クレジッ
ト戻される。ローカルメモリ拡張７２０のクレジット数
が８Ｋから１６Ｋの間である場合、ディレイドＦＩＦＯ
６００から戻される２５６クレジット毎に、アクティベ
ートＦＩＦＯ６１０から１クレジット戻される。ローカ
ルメモリ拡張７２０が１６Ｋより多い場合、ディレイド
ＦＩＦＯ６００は、アクティベートＦＩＦＯ６１０に対
して完全な優先権を有する。
【００２５】さらに、コマンド・アンド・ステータスレ
ジスター（ＣＳＲ）のプログラミング可能なビット６３
５は、セットされたとき、ディレイドＦＩＦＯ６００が
空である限り、ディレイドＦＩＦＯ６００からクレジッ
トを戻すよう、アービター６２０を仕向ける。このモー
ドにより、ディレイドＦＩＦＯ６００は、アクティベー
トＦＩＦＯ６１０に対して、固定された高い優先権を与
えられることになる。図８は、アービター６２０により
制御される、ディレイドＦＩＦＯ６００の書き込み操作
に関するフローチャートである。クレジットは、「右バ
ンクス」とも呼ばれる（ブロック８００）、チップ７１
０上のバンク「０」７２５、及びバンク「１」７３０に
書き込まれる。右バンクの１つが容量を満たしており、
もう片方が所定のしきい値に達すると（ブロック８１
０）、下流のアダプターは、どこにデータを移すべきか
決定を下す（ブロック８２０）。もし、バンク「２」７
３５、及びバンク「３」７４０（左バンクス）に空きが
なければ、右バンクは、まるごとローカルメモリ拡張に
コピーされる（ブロック８３０）。少なくとも左バンク
の１つが空きであれば、ローカルメモリ拡張７２０のス
テートが、考察される（ブロック８４０）。もし、ロー
カルメモリ拡張７２０が空いていれば、バンク間のポイ
ンターを交換することによって、右バンクはまるごと空
の左バンクに移される（ブロック８５０）。実際には、
ポインターが動くだけで、チップ上でデータの位置が移
動することはない。もし、ローカルメモリ拡張が空いて
いなければ、右バンクはそっくりローカルメモリ拡張に
コピーされる（ブロック８３０）。
【００２６】この点で、ディレイドＦＩＦＯ６００は、
その中間部分がローカルメモリ拡張７２０にある、大型
のＦＩＦＯであるといえる。ＦＩＦＯのヘッドとテイル
は常時チップ７１０上にある。ローカルメモリ拡張７２
０が使用されるとき、クレジットは、なお右バンク７２
５、７３０（０または１）に書き込まれる。右バンクの
１つが容量を満たし、もう一方がしきい値に達すると
き、バンクはそっくり、ローカルメモリ拡張７２０に書
き込まれ、上下カウンターが１増える。ローカルメモリ
７２３のＦＩＦＯ拡張の書き込みポインターは、８増え
る（８エントリーには１６クレジットの保持が必要）。
【００２７】図９は、左ステートマシン７５０により制
御されているディレイドＦＩＦＯ６００の読み出し操作
に関するフローチャートである。起動時、左バンク７３
５、７４０（バンク２および３）は空で、クレジット
は、右バンク７２５、７３０（バンク０及び１）から読
み出される（ブロック９００）。もし、容量が満杯若し
くはしきい値に達した右バンクがない場合には（判断ブ
ロック９１０）、クレジットは引き続き右バンクから読
み出される（ブロック９００）。もし、容量が満杯若し
くはしきい値に達した右バンクがある場合には（判断ブ
ロック９１０）、満杯（若しくはしきい値レべル）の右
バンクは、例えば、ポインターが移動し、右バンクが左
バンクとなるような形で、左バンクの１つにコピーされ
る。クレジットは、その時左バンクから読み出されるこ
とになる（ブロック９２０）。もし、左バンクが空であ
れば（判断ブロック９３０）、左ステートマシン７５０
が、起動ステートに戻り、右バンクよりクレジットの読
み出しを行う。もし、左バンクが空でないなら（判断ブ
ロック９３０）、ローカルメモリ拡張７２０が考察され
る。もし、ローカルメモリ拡張７２０が空いていなけれ
ば（判断ブロク９４０）、ローカルメモリ拡張７２０よ
りスロットが読み出される。スロットは空の左バンクに
読み込まれる（ブロック９５０）。この点で、少なくと
も２つの左バンクは使用中で、クレジットは左バンクか
ら読み出される（ブロック９６０）。左バンクからのク
レジットは、左バンクの一方が空になるまで、継続して
読み出される（判断ブロック９７０）。左バンクの１つ
が空になると（判断ブロック９７０）、左ステートマシ
ン７５０は、左バンクの１つが空いているというブロッ
ク９２０のステートに戻り、左バンクからの読み出しを
継続する（ブロック９２０）。もし、ローカルメモリ拡
張７２０が空であれば（判断ブロック９４０）、左ステ
ートマシン７５０は、満杯若しくはしきい値レベルの右
バンクを探す（判断ブロック９８０）。もし、右バンク
からコピーされたバンクがあれば、左ステートマシン７
５０は、左バンクより読み出しを行う（ブロック９６
０）。右バンクからの新たなバンクがない場合は、左ス
テートマシン７５０は、読み出されるクレジトをまだ持
っている状態の左バンクからクレジットの読み出しを行
う（ブロック９２０）。
【００２８】ローカルメモリ７２３の拡張７２０のスペ
ースはプログラム可能である。第１アドレスは固定され
ている（本実行例ではＣ２００Ｈｅｘ）が、長さは、要
求値をコントロール・コマンド・アンド・ステータスレ
ジスターに書き込むことでプログラムできる。チップ制
御論理７４５は、論理型読み書きポインターを正確な物
理型読み書きポインターに翻訳する。さらに、他の制御
変数は、実行中の書き込みが論理型バンク「０」に向け
てなのか論理型バンク「１」に向けて行われているのか
を、そして実行中の読み出しが、論理型「右」バンクか
ら行われているか或いは論理型「左」バンクから行われ
ているかを識別する。第３の制御変数は、グループ内の
どのバンクを読み出されるバンクにするか決定する。
【００２９】ＳＲＡＭには、物理的な４つのスペースが
ある。各物理的スペースは、先述の物理型部分の１つで
ある。各論理型バンクは、それが属する物理型部分の１
つに対してのポインターを有する。 論理型ポインター０＜１：０＞：論理型バンク０番が属
するポインター 論理型ポインター１＜１：０＞：論理型バンク１番が属
するポインター 論理型ポインター２＜１：０＞：論理型バンク２番が属
するポインター 論理型ポインター３＜１：０＞：論理型バンク３番が属
するポインター 論理型ポインターＸ＜１：０＞は、論理型バンクＸ（Ｘ
＝０、１、２、３）に属する物理型ＳＲＡＭ部のアドレ
スである。この部内（部のオフセット）のアドレスは、
物理型部読み書きポインターから入手できる。例えば、
論理型バンクＸのクレジットに関わる物理型読みだしア
ドレスの入手の仕方は、 物理型読み出しアドレス＜５：４＞＝論理型ポインター
Ｘ＜１：０＞ 物理型読み出しアドレス＜３：０＞＝ポインターＸによ
り指し示される物理型部読み出しアドレス＜３：０＞ であり、また、論理型バンクＸのクレジットに関わる物
理型書き込みアドレスの入手方法は、 物理型書き込みアドレス＜５：４＞＝論理型ポインター
Ｘ＜１：０＞ 物理型書き込みアドレス＜３：０＞＝ポインターＸによ
り指し示される物理型部書き込みアドレス＜３：０＞ である。
【００３０】アクティベートＦＩＦＯは、パケット組み
立てマシン（ＰＡＭ）によって、それがＶＣをストール
したキューからアクティブキューに移動させる時、書き
込まれる。ＶＣがストールしたキューにあるとき、その
クレジットは返されず、カウントされる。パケット組み
立てマシンが、ＶＣをアクティブキューへ移動させると
き、該ＦＩＦＯにクレジットＩＤと返すべきクレジット
の数を書き込む。ＦＩＦＯは２つのエントリーを有す
る。拡張されたＦＩＦＯに関しては、ＡＴＭネットワー
クでのクレジットベースのフロー制御についての文中で
述べられているが、本発明は、大型のＦＩＦＯを必要と
するいかなる場合にも適用できる。本発明は、イーサネ
ット、ＦＤＤＩ、トークンリングのような他のタイプの
ネットワークプトロコルにも適用できる。ＦＩＦＯは、
クレジット以外にもデータパケットを格納するために使
用することもできる。
【００３１】前述の実施例は本発明の原理を簡単に表し
ていると理解されるべきである。当業者であれば、本発
明の原理を具現化し、本発明の範囲内にある多様な別の
修正や変更を行い得るであろう。
【図面の簡単な説明】
【図１】コンピューターネットワークのブロック線図で
ある。
【図２】ＡＴＭセルの線図である。
【図３】クレジットベースのＡＴＭフロー制御で使用さ
れるＡＴＭセルの線図である。
【図４】クレジットベースのＡＴＭフロー制御の線図で
ある。
【図５】図４の下流アダプターのレシーバー部分の線図
である。
【図６】図４の下流アダプターにより使用されるクレジ
ット・リターン機構のブロック線図である。
【図７】ディレイドＦＩＦＯのブロック線図である。
【図８】ディレイドＦＩＦＯの書き込み操作のフローチ
ャートである。
【図９】ディレイドＦＩＦＯの読み出し操作のフローチ
ャートである。
【符号の説明】
１０ ＡＴＭ ＬＡＮ（非同期転送モードローカルエリ
アネットワーク) １２、１４、１６、１８ ステーション ２０、２２ スイッチ ２６、２７、２８、２９、３２、３４ ポート ３０ ライン ５０、８０ ＡＴＭセル ５２、８２ ヘッダー ５４ 情報フィールド ５６、８４ ヘッダーに含まれるフィールド ５８、８６ ＤＦＣ（総フロー制御）フィールド ６０、６２ ＶＰＩ（仮想路識別子）フィールド ６４、６６、６８ ＶＣＩ（仮想チャンエル識別子）フ
ィールド ７０、９６ ＰＴ（ペイロード型識別子）フィールド ７２ ＣＬＰ（セルロスプライオリティー）フィールド ７４、１００ ヘッダーエラーチェック ８８、９０ クレジットＶＣＩフィールド ９２、９４ デスティネーションＶＣＩフィールド ９８ クレジットＣＬＰフィールド ４００ ＡＴＭスイッチ ４０２、４１０ トランスミッター部分 ４０４、４２８ ＡＴＭセル ４０８、４２６ クレジット ４１２ ＡＴＭアダプター ４１６、４３０ ローカルメモリ ４１８、４２４ レシーバー部 ４２０ ホストメモリ ４３２ ポート ５００ キュー全体 ５１０ アクティブキュー ５２０−５２７ ストールトキュー ６００ ディレイドＦＩＦＯ（先入れ先出し） ６１０ アクティベートＦＩＦＯ ６２０ アービター ６３０ ＣＳＲ（コマンドアンドステータスレジスタ
ー） ６３５ コントロールビット ７１０ 半導体チップ ７２０ ローカルメモリ拡張 ７２３ ローカルメモリ ７２５、７３０、７３５、７４０ 論理型バンク ７５０、７５５ ステートマシン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イーファット ベン シャハル イスラエル メヴァセレット ジオン 90805 メロン ストリート 24−18

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第一メモリと、第二メモリと、データ受
    信に対応して、キューとして維持されているリストにエ
    ントリーを書き込むための手段と、前記第一メモリに前
    記キューの第１端と第２端を維持するための手段であっ
    て、前記第１端はそこに書き込まれるべき次のエントリ
    ーを有し、前記第２端はそこより読み出されるべき次の
    エントリーを有している、そのような手段と、エントリ
    ーが前記キューに沿って伝えられる際は、前記キューへ
    の前記エントリーは、前記第１メモリから前記第２メモ
    リへと伝えられ、前記第１メモリへと戻されるような、
    前記第２メモリにおける前記キューの中間部を維持する
    ための手段とから成ることを特徴とする、データの受け
    取り及び伝送のための装置。
  2. 【請求項２】 データ格納手段に関する論理を実行する
    ための半導体チップと、データ受信に対応して、キュー
    として維持されているリストにエントリーを書きたすた
    めの手段と、前記半導体チップにおける前記キューの第
    １端を維持するための手段であって、前記第１端はそこ
    に書き込まれるべき次のエントリーを有している、その
    ような手段と、前記半導体チップにおける前記キューの
    第２端を維持するための手段であって、データを伝送す
    るために、前記第２端は読み出されるべき次のエントリ
    ーを有している、そのような手段と、ローカルメモリに
    おける前記キューの一部分を維持するための手段であっ
    て、前記ローカルメモリは半導体チップ内で実行されな
    い、そのような手段とから成ることを特徴とするデータ
    の受け取り及び伝送のための装置。
  3. 【請求項３】 ノードを経て複数の仮想回路を確立する
    ための手段と、前記複数の仮想回路の操作及びデータ保
    存に関わる論理を実行するための半導体チップと、前記
    複数の仮想回路の第１仮想回路におけるパケット受信に
    際して、前記パケットをバッファーに受け取るための手
    段と、前記パケット受信に対応して仮想回路のリストに
    エントリーを書き足すための手段であって、該リストは
    前記パケットのソースノードにクレジットを戻すために
    維持され、該クレジットは前記第１仮想回路において別
    のパケットを伝送するための許可を前記ソースノードに
    与える、そのような手段と、前記半導体チップにおける
    クレジットの前記リストの第１端を維持するための手段
    であって、該第１端はそこに書き込まれるべき次のエン
    トリーを有している、そのような手段と、前記半導体チ
    ップにおけるクレジットの前記リストの第２端を維持す
    るための手段であって、任意の仮想回路の次のセルにお
    ける次のクレジットメッセージを送るために、該第２端
    は読み出されるべき次のエントリーを有している、その
    ような手段と、ローカルメモリにおけるクレジットの前
    記リストの一部分を維持するための手段であって、該ロ
    ーカルメモリは前記半導体チップ内で実行されない、そ
    のような手段とから成ることを特徴とするノード。
  4. 【請求項４】ＦＩＦＯキューの前端にデータを受け入れ
    るための第１論理的データバンクを半導体チップ上に１
    つ以上設ける段階と、前記ＦＩＦＯキューの後端からデ
    ータを伝送するための第２論理型データバンクを半導体
    チップ上に１つ以上設ける段階と、前記半導体チップに
    接続されたローカルメモリにおいて、前記ＦＩＦＯキュ
    ーの中間部を形成するためのメモリ拡張を設ける段階
    と、前記第１バンクにデータを書き込む段階と、前記第
    １バンクが予め定められたしきい値に達するまで書き込
    みが行われたとき、少なくとも前記第２バンクの１つが
    空で、前記メモリ拡張も空の場合には、前記第１バンク
    の１つを前記第２バンクへ移動させることを、また、少
    なくとも前記第２バンクの１つが空で、前記メモリ拡張
    は空ではない場合には、前記第１バンクの一つを前記メ
    モリ拡張に移動させることを、或いは、前記第２バンク
    が空でない場合には、前記第１バンクの１つを前記メモ
    リ拡張に移動させることを決定する段階とから成ること
    を特徴とする電算処理されたデータ保存において、デー
    タを受信し伝送するための方法。
JP10173068A 1997-06-20 1998-06-19 オンチップｆｉｆｏのローカルメモリへの拡張のための方法及び装置 Pending JPH1127291A (ja)

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US08/879,359 US6078565A (en) 1997-06-20 1997-06-20 Method and apparatus to expand an on chip FIFO into local memory
US08/879359 1997-06-20

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