JPS61175751A - プロセツサ間デ−タ転送方式 - Google Patents
プロセツサ間デ−タ転送方式Info
- Publication number
- JPS61175751A JPS61175751A JP60014217A JP1421785A JPS61175751A JP S61175751 A JPS61175751 A JP S61175751A JP 60014217 A JP60014217 A JP 60014217A JP 1421785 A JP1421785 A JP 1421785A JP S61175751 A JPS61175751 A JP S61175751A
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- Japan
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- bus
- signal
- module
- data
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、計算機および記憶装置を含む独立したモジエ
ールが複数個、共通バスを介して接続されるシステムに
係り、特にモジエール間のデータ転送方式に関する。
ールが複数個、共通バスを介して接続されるシステムに
係り、特にモジエール間のデータ転送方式に関する。
各々が計算機および記憶装置を含む独立したモジエール
が複数個、共通バスを介して接続される第１図に示すよ
うなシステムがある。第１図において、１は計算機（Ｃ
ＰＵ）、５はＣＰＵ１によってアクセスされるメモリ（
ＭＳ）、４はこのモジエール１６，１７または１８を共
通バス５に接続するパスコントローラ（ＢＣ）、２はＣ
ＰＵ１ 、ＭＳ３およびＢＣ４間を接続する内部バスで
ある。また６はＢＣＪ間でバス使用権の制御を行なうバ
スアービタ（ＢＡ）である。各モジエールには計算機が
含まれていることから、モジエール全体がプロセッサと
呼ばれ、このようなシステムがマルチプロセッサシステ
ムと呼ばれることがある。
が複数個、共通バスを介して接続される第１図に示すよ
うなシステムがある。第１図において、１は計算機（Ｃ
ＰＵ）、５はＣＰＵ１によってアクセスされるメモリ（
ＭＳ）、４はこのモジエール１６，１７または１８を共
通バス５に接続するパスコントローラ（ＢＣ）、２はＣ
ＰＵ１ 、ＭＳ３およびＢＣ４間を接続する内部バスで
ある。また６はＢＣＪ間でバス使用権の制御を行なうバ
スアービタ（ＢＡ）である。各モジエールには計算機が
含まれていることから、モジエール全体がプロセッサと
呼ばれ、このようなシステムがマルチプロセッサシステ
ムと呼ばれることがある。
上記のようなシステムにおいて、各プロセッサが共通バ
スを介してデータ転送を行う際のバス使用権を割当てる
技術についてはすでによく知られている。しかし多くの
システムでは、アクセス相手のプロセッサがビジーか否
かはバス使用権を得て、相手にアクセスしてみないとわ
からない。このため、高負荷時に相手ビジーのための再
試行が多発し、この再試行多発によるふくそうのために
急激にデータ転送のスループッＦが低下することがある
。なおこの種の先行技術として関連するものには特開昭
５９−１３２０２６号公報等がある。
スを介してデータ転送を行う際のバス使用権を割当てる
技術についてはすでによく知られている。しかし多くの
システムでは、アクセス相手のプロセッサがビジーか否
かはバス使用権を得て、相手にアクセスしてみないとわ
からない。このため、高負荷時に相手ビジーのための再
試行が多発し、この再試行多発によるふくそうのために
急激にデータ転送のスループッＦが低下することがある
。なおこの種の先行技術として関連するものには特開昭
５９−１３２０２６号公報等がある。
一方上記のような問題点に対し改良を試みている先行技
術として、たとえば特開昭５８−１８９７５７号公報に
記載された技術などがある。しかし、第１図に示すよう
なバスアービタを採用するシステムにも適用できて、制
御の単純な別の方式が望まれている。
術として、たとえば特開昭５８−１８９７５７号公報に
記載された技術などがある。しかし、第１図に示すよう
なバスアービタを採用するシステムにも適用できて、制
御の単純な別の方式が望まれている。
本発明の目的は、上記形態のマルチプロセッサシステム
のプロセッサ間データ転送において、プロセッサ相互の
受信可能状態を連絡し合うことにより、相手ビジ一時の
無駄なアクセスを防止し、もって共通バスに関するデー
タ転送のスループットを向上させたプロセッサ間データ
転送方式を提供することにある。
のプロセッサ間データ転送において、プロセッサ相互の
受信可能状態を連絡し合うことにより、相手ビジ一時の
無駄なアクセスを防止し、もって共通バスに関するデー
タ転送のスループットを向上させたプロセッサ間データ
転送方式を提供することにある。
本発明は、パンアービタがプロセッサの各々に対して共
通バスを介して一斉に送信する各プロセッサの受信可能
状態を求めるタイミング信号に応じて、各プロセッサは
受信可能か否かを示す信号を同時に共通バスに送出した
後、他のプロセッサの受信可能状態を示す該信号をとり
込み、これによつてデータ転送の可否を判定するプロセ
ッサ間データ転送方式を特徴とする。
通バスを介して一斉に送信する各プロセッサの受信可能
状態を求めるタイミング信号に応じて、各プロセッサは
受信可能か否かを示す信号を同時に共通バスに送出した
後、他のプロセッサの受信可能状態を示す該信号をとり
込み、これによつてデータ転送の可否を判定するプロセ
ッサ間データ転送方式を特徴とする。
以下、本発明の一実施例について図面を用いて説明する
。
。
第１図は、すでに大きな構成について説明したが、パス
コントローラ４中の４８は受信用メモリバッファ、４９
は送信用メモリバッファである。第１図に示すシステム
において、モジエール相互間のデータ転送動作について
説明す４たとえばモジュール１６からモジエール１７ヘ
デーラ４の送信用メモリバッファ４９に取り込まれ、共
通バス５上を転送される。モジエール１７のバスコント
ローラ４はこのデータをモジ為−ル１７の受信用メモリ
バッファ４８に取り込み、次に同モジエールのＭｇ２へ
格納される。このとき共通バス５は同時に一対のバスコ
ントローラ４しか使用できないので、バス使用割当ての
シーケンスが必要となる。
コントローラ４中の４８は受信用メモリバッファ、４９
は送信用メモリバッファである。第１図に示すシステム
において、モジエール相互間のデータ転送動作について
説明す４たとえばモジュール１６からモジエール１７ヘ
デーラ４の送信用メモリバッファ４９に取り込まれ、共
通バス５上を転送される。モジエール１７のバスコント
ローラ４はこのデータをモジ為−ル１７の受信用メモリ
バッファ４８に取り込み、次に同モジエールのＭｇ２へ
格納される。このとき共通バス５は同時に一対のバスコ
ントローラ４しか使用できないので、バス使用割当ての
シーケンスが必要となる。
第２図は、バス使用割当てのシーケンスを示すもので、
８はバスアービタ６から各バスコントローラ４へ送出さ
れる各バスコントローラの受信可能状態の報告を要求す
るタイミング信号、９はバスアービタ６から各バスコン
トローラ４へ送出される共通バス５の使用要求を求める
ポーリング信号、１０はバスアービタ６が使用要求のあ
ったモジュールのうち選択したーのモジエールに対して
送出する許可信号、１１は共通バス５が一対のバスコン
トローラ４間のデータ転送によりて占有されている状態
を示す。図で最初のポーリング信号９の発行によって使
用要求を発行したモジ島−ルがなかったことを示し、次
のポーリング信号９の発行によりて使用要求を発行した
モジ１−ルが少なくとも一つあったために、バスアービ
タ６はそのうち選択したモジュールに対して共通バス５
の使用を許可する許可信号１０を送出し、このモジエー
ルがデータ転送を行ったことを示す。
８はバスアービタ６から各バスコントローラ４へ送出さ
れる各バスコントローラの受信可能状態の報告を要求す
るタイミング信号、９はバスアービタ６から各バスコン
トローラ４へ送出される共通バス５の使用要求を求める
ポーリング信号、１０はバスアービタ６が使用要求のあ
ったモジュールのうち選択したーのモジエールに対して
送出する許可信号、１１は共通バス５が一対のバスコン
トローラ４間のデータ転送によりて占有されている状態
を示す。図で最初のポーリング信号９の発行によって使
用要求を発行したモジ島−ルがなかったことを示し、次
のポーリング信号９の発行によりて使用要求を発行した
モジ１−ルが少なくとも一つあったために、バスアービ
タ６はそのうち選択したモジュールに対して共通バス５
の使用を許可する許可信号１０を送出し、このモジエー
ルがデータ転送を行ったことを示す。
第３図は、モジエール１６およびモジエール１７のバス
コントローラ４内部の構成を示すブロック図であり、こ
の図はまたバスコントローラ４．共通バス５およびバス
アービタ６間の接続状態をも示す。共通バス５は、デー
タが転送されるデータＱバス５１とバスアービタ６から
の制御信号が転送される信号４９５２．５３および５４
とから構成されている。データ・バス５１は、−１＃０
．１． ・−＄３から成るル＋１本の信号線から構成さ
れ、説明の便のためモジエール１（Ｓ、１７・・・１８
の数に合わせである。信号ｓ５２上はタイミング信号８
が転送され、信号線５３上はポーリング信号９が転送さ
れ、信号線５４上には許可信号１０が転送される。
コントローラ４内部の構成を示すブロック図であり、こ
の図はまたバスコントローラ４．共通バス５およびバス
アービタ６間の接続状態をも示す。共通バス５は、デー
タが転送されるデータＱバス５１とバスアービタ６から
の制御信号が転送される信号４９５２．５３および５４
とから構成されている。データ・バス５１は、−１＃０
．１． ・−＄３から成るル＋１本の信号線から構成さ
れ、説明の便のためモジエール１（Ｓ、１７・・・１８
の数に合わせである。信号ｓ５２上はタイミング信号８
が転送され、信号線５３上はポーリング信号９が転送さ
れ、信号線５４上には許可信号１０が転送される。
バスコントローラ４内の構成において、ゲート４１は信
号＄５２．５３または５４上の制御信号をとり込む一方
向ゲーリ２はデータ・バス５１に対してデータ信号の送
受信を行う双方向ゲートである。ラッチレジスタ４７は
、データ・バス５１上を転送される各モジュールの受信
状態を示す情報をとり込むレジスタで、ル＋１ビットの
情報を格納できるものである。タイミング回路４６は、
ゲート４１を介して信号線５２と接続され、タイミング
信号８の立上がりによってトリガーされ、一定時間遅延
したラッチタイミング信号を信号！！１７１を介してラ
ッチレジスタ４７に送る回路である。すなわちラッチレ
ジスタ４７はタイミング回路４６からこのラッチタイミ
ング信号を受けたときゲート４２を介して送られるデー
タバス５１上のデータ情報をラッチする。セレクタ４５
はバスコントローラ４内部で作られる「受信状態ゴまた
は「バス使用要求」いずれかの信号を選択する回路であ
ム「受信状態」とはこのバスコントローラカ受信可能で
あるか受信不可であるかを示す信号である。セレクタ４
５はゲート４１を介して信号＄５２に接続されており、
バスコントローラ４がタイミング信号８を受けたとき「
受信状態」の方を選択し、そうでなければ「バス使用要
求」の方を選択する。ゲート４４はセレクタ４５によっ
て選択された「受信状態」亥たは「バス使用要刺のいず
れかの信号をデータ・バス５１に送出するゲートである
。モジエール１６のバスコントローラ４中のゲート４４
はデータバス５１の＃０線に接続され、モジュール１７
のバスコントローラ４中のゲート４４はデータ・バス５
１の＃１線に接続されている。オア回路４３は、ゲート
４１を介して信号線５２および信号＄５５と接続されて
おり、またその出、力はゲート４４に接続されている。
号＄５２．５３または５４上の制御信号をとり込む一方
向ゲーリ２はデータ・バス５１に対してデータ信号の送
受信を行う双方向ゲートである。ラッチレジスタ４７は
、データ・バス５１上を転送される各モジュールの受信
状態を示す情報をとり込むレジスタで、ル＋１ビットの
情報を格納できるものである。タイミング回路４６は、
ゲート４１を介して信号線５２と接続され、タイミング
信号８の立上がりによってトリガーされ、一定時間遅延
したラッチタイミング信号を信号！！１７１を介してラ
ッチレジスタ４７に送る回路である。すなわちラッチレ
ジスタ４７はタイミング回路４６からこのラッチタイミ
ング信号を受けたときゲート４２を介して送られるデー
タバス５１上のデータ情報をラッチする。セレクタ４５
はバスコントローラ４内部で作られる「受信状態ゴまた
は「バス使用要求」いずれかの信号を選択する回路であ
ム「受信状態」とはこのバスコントローラカ受信可能で
あるか受信不可であるかを示す信号である。セレクタ４
５はゲート４１を介して信号＄５２に接続されており、
バスコントローラ４がタイミング信号８を受けたとき「
受信状態」の方を選択し、そうでなければ「バス使用要
求」の方を選択する。ゲート４４はセレクタ４５によっ
て選択された「受信状態」亥たは「バス使用要刺のいず
れかの信号をデータ・バス５１に送出するゲートである
。モジエール１６のバスコントローラ４中のゲート４４
はデータバス５１の＃０線に接続され、モジュール１７
のバスコントローラ４中のゲート４４はデータ・バス５
１の＃１線に接続されている。オア回路４３は、ゲート
４１を介して信号線５２および信号＄５５と接続されて
おり、またその出、力はゲート４４に接続されている。
オア回路４３は、タイミング信号８またはポーリング信
号９いずれかのｍ号によってゲート４４をイネーブルと
する。また信号！ｓ５４上を転送される許可信号１０は
ゲート４１を介して「許可信号」としてバスコントロー
ラ４内に取り込まれる。第３図では「受信状態」および
「バス使用要求」を作成する回路、。
号９いずれかのｍ号によってゲート４４をイネーブルと
する。また信号！ｓ５４上を転送される許可信号１０は
ゲート４１を介して「許可信号」としてバスコントロー
ラ４内に取り込まれる。第３図では「受信状態」および
「バス使用要求」を作成する回路、。
「許可信号」を処理する回路およびラッチレジスタ４７
にラッチされた受信状態を示す情報を処理する回路は省
略されている。なお図示されていないが、モジュール１
８のバスコントローラ４も同様の構成であり、ただその
ゲート４４が信号線５１の＃ル線に接続されている点の
みが異なる。
にラッチされた受信状態を示す情報を処理する回路は省
略されている。なお図示されていないが、モジュール１
８のバスコントローラ４も同様の構成であり、ただその
ゲート４４が信号線５１の＃ル線に接続されている点の
みが異なる。
第４図は、共通バス５上を転送される信号およびバスコ
ントローラ４内の信号ＩＩ！７１上のラッチタイミング
信号についてタイミングチャートを示すものである。図
でバスアービタ６が信号＠５２上に送出するタイミング
信号８を受けた各モジエールは、それぞれ受信可能ある
いは受信不可の状態に応じて対応するデータ・バス５１
の信号線上にこの状態を示す信号１２を送出する状態を
示す。この図の例では少なくともモジエール１６および
モジュール１７が受信可能状態にあることを示している
。次にバスアービタ６が信号１１５３上にポーリング信
号９を送出すると、これを受けた全モジュールのうちバ
ス使用要求のあるモジエールがそれぞれ対応するデータ
・バス５１の信号線上にこの信号１３を送出する状態を
示す。この図の例では、少なくともモジエール１６が信
号１３を送出したことを示す。次にバスアービタ６が信
号線５４上に許可信号１０を送出するとともに、バス使
用許可を与えるモジー−ルの対応するデータ・バス５１
の信号線上に許可信号１４を送出する状態を示す。この
図の例ではモジュール１６に対して許可信号１４が送出
されたことを示す。また信号ｍ７１上のラッチタイミン
グ信号は、タイミング回路４６がタイミング信号８を受
け、その立上がりから時間ｌだけ遅延させた後、ラッチ
タイミング信号をラッチレジスタ４７に送る状態を示す
。
ントローラ４内の信号ＩＩ！７１上のラッチタイミング
信号についてタイミングチャートを示すものである。図
でバスアービタ６が信号＠５２上に送出するタイミング
信号８を受けた各モジエールは、それぞれ受信可能ある
いは受信不可の状態に応じて対応するデータ・バス５１
の信号線上にこの状態を示す信号１２を送出する状態を
示す。この図の例では少なくともモジエール１６および
モジュール１７が受信可能状態にあることを示している
。次にバスアービタ６が信号１１５３上にポーリング信
号９を送出すると、これを受けた全モジュールのうちバ
ス使用要求のあるモジエールがそれぞれ対応するデータ
・バス５１の信号線上にこの信号１３を送出する状態を
示す。この図の例では、少なくともモジエール１６が信
号１３を送出したことを示す。次にバスアービタ６が信
号線５４上に許可信号１０を送出するとともに、バス使
用許可を与えるモジー−ルの対応するデータ・バス５１
の信号線上に許可信号１４を送出する状態を示す。この
図の例ではモジュール１６に対して許可信号１４が送出
されたことを示す。また信号ｍ７１上のラッチタイミン
グ信号は、タイミング回路４６がタイミング信号８を受
け、その立上がりから時間ｌだけ遅延させた後、ラッチ
タイミング信号をラッチレジスタ４７に送る状態を示す
。
以下第３図および第４図を参照しながら、本実施例の動
作について説明する。
作について説明する。
バスアービタ６は、共通バス５が使用されていないとき
に周期的に信号＠５２を介してタイミング信号８を送出
する。この信号は全モジエールによって受は取られ、各
バスコントローラ４のゲート４１およびオア回路４３を
介してゲート４４がイネーブル状態にされるとともに、
セレクタ４５をして「受信状態」を選択せしめる。
に周期的に信号＠５２を介してタイミング信号８を送出
する。この信号は全モジエールによって受は取られ、各
バスコントローラ４のゲート４１およびオア回路４３を
介してゲート４４がイネーブル状態にされるとともに、
セレクタ４５をして「受信状態」を選択せしめる。
これによってこのバスコントローラ４の「受信状態」を
示す信号がセレクタ４５およびゲート４４を介してそれ
ぞれ対応するデータ・バス５１の信号線上に１ビツトず
つ、全モジエールについては並列して送出される。この
動作と同時にタイミング信号８はタイミング回路４６に
送られ、タイミング回路４６はタイミング信号８の立上
がりによってトリガーされ、一定時間尤の遅延の後にラ
ッチタイミング信号をラッチレジスタ４７に送る。各モ
ジエールのラッチレジスタ４７は、同時にこのラッチタ
イミング信号によりて、データ・バス５１上に確定した
か＋１ビツトの情報をラッチする。送信すべきデータヲ
モつモジュールのバスコントローラ４は、このラッチレ
ジスタ４７の内容から、宛先のモジュールが受信可能で
あるかどうかを判断する。
示す信号がセレクタ４５およびゲート４４を介してそれ
ぞれ対応するデータ・バス５１の信号線上に１ビツトず
つ、全モジエールについては並列して送出される。この
動作と同時にタイミング信号８はタイミング回路４６に
送られ、タイミング回路４６はタイミング信号８の立上
がりによってトリガーされ、一定時間尤の遅延の後にラ
ッチタイミング信号をラッチレジスタ４７に送る。各モ
ジエールのラッチレジスタ４７は、同時にこのラッチタ
イミング信号によりて、データ・バス５１上に確定した
か＋１ビツトの情報をラッチする。送信すべきデータヲ
モつモジュールのバスコントローラ４は、このラッチレ
ジスタ４７の内容から、宛先のモジュールが受信可能で
あるかどうかを判断する。
相手先のモジニールが受信可能であれば、バスコントロ
ーラ４は、「バス使用要求」信号を作成し、この信号は
次の信号線５３を介して送られるポーリング信号９のタ
イミングによってゲート４１およびオア回路４３を介し
てイネーブルにされたゲート４４を介して対応するデー
タ・バス５１の信号線上に送出する。バスアービタ６は
、データ・バス５１を介して全モジュールの「バス使用
要求」・信号を取り込んでラッチし、あらかじめ定めら
れた論理に従ってバス使用要求のあったモジュールのう
ち一つのモジュールを選択し、信号、ｌｉ［５４上に許
可信号１０を送出するとともに、選択されたモジ為−ル
に対応するデータ・バス５１上の信号線に許可信号１４
ヲ送出する。このモジュールはバスコントローラ４のゲ
ート４１を介して許可信号１０を受取ると同時にゲート
４２を介して許可信号１４を受取り、以下第２図の１１
で示すようにデータ転送動作に入る。第４図の例で言え
ば、モジエール１６がモジエール１７にデータを転送す
ル場合、モジ息−ル１６のバスコントローラ４は、デー
タ・バス５１の＃１Ｍを介して送出されラッチレジスタ
４７にラッチされた情報によってモジエール１７の受信
可能状態を検知し、次のポーリング９によって信号１３
を送り、許可信号１４を受けた状態を示しており、この
後にモジュール１６からモジ、−ル１７へのデータ転送
のシーケンスが続くことになる。
ーラ４は、「バス使用要求」信号を作成し、この信号は
次の信号線５３を介して送られるポーリング信号９のタ
イミングによってゲート４１およびオア回路４３を介し
てイネーブルにされたゲート４４を介して対応するデー
タ・バス５１の信号線上に送出する。バスアービタ６は
、データ・バス５１を介して全モジュールの「バス使用
要求」・信号を取り込んでラッチし、あらかじめ定めら
れた論理に従ってバス使用要求のあったモジュールのう
ち一つのモジュールを選択し、信号、ｌｉ［５４上に許
可信号１０を送出するとともに、選択されたモジ為−ル
に対応するデータ・バス５１上の信号線に許可信号１４
ヲ送出する。このモジュールはバスコントローラ４のゲ
ート４１を介して許可信号１０を受取ると同時にゲート
４２を介して許可信号１４を受取り、以下第２図の１１
で示すようにデータ転送動作に入る。第４図の例で言え
ば、モジエール１６がモジエール１７にデータを転送す
ル場合、モジ息−ル１６のバスコントローラ４は、デー
タ・バス５１の＃１Ｍを介して送出されラッチレジスタ
４７にラッチされた情報によってモジエール１７の受信
可能状態を検知し、次のポーリング９によって信号１３
を送り、許可信号１４を受けた状態を示しており、この
後にモジュール１６からモジ、−ル１７へのデータ転送
のシーケンスが続くことになる。
以上説明したように、各バスコントローラ４は、タイミ
ング信号８のタイミングによって全バスコントローラの
受信可能状態を知ることができるので、この情報に基づ
いてバス使用要求を発行すれば、バス使用権を獲得でき
る限り、確実にデータ転送が可能となり、以って共通バ
ス５に対する無効アクセスを防止することがでキ、共通
バス５のスループット向上がはかれる。
ング信号８のタイミングによって全バスコントローラの
受信可能状態を知ることができるので、この情報に基づ
いてバス使用要求を発行すれば、バス使用権を獲得でき
る限り、確実にデータ転送が可能となり、以って共通バ
ス５に対する無効アクセスを防止することがでキ、共通
バス５のスループット向上がはかれる。
なお上記実施例においては、専ら説明の便のためにデー
タ・バス５１の信号線の数１＋１とモジ為−ルの数ル＋
１とが等しい場合について説明したが、データ・バス５
１の信号線の数に比べてモジエールの数が少なくてもよ
いことについては、説明を要しないであろう。またデー
タ・バス５１の信号線の数よりモジュールの数が多くて
もよい。たとえばデータ・バス５１を構成する層重の信
号線のうち）本によってモジ為−ルの群を指定すること
にし、残り専−済本得ることができる。この場合、バス
アービタ６が発行するタイミング信号８およびポーリン
グ終了する。データ・バス５１の信号線がこのような構
成になっているときのバスコントローラ４内の追加の回
路構成は、公知技術によりて容易に構成できるので、詳
細説明を省略する。
タ・バス５１の信号線の数１＋１とモジ為−ルの数ル＋
１とが等しい場合について説明したが、データ・バス５
１の信号線の数に比べてモジエールの数が少なくてもよ
いことについては、説明を要しないであろう。またデー
タ・バス５１の信号線の数よりモジュールの数が多くて
もよい。たとえばデータ・バス５１を構成する層重の信
号線のうち）本によってモジ為−ルの群を指定すること
にし、残り専−済本得ることができる。この場合、バス
アービタ６が発行するタイミング信号８およびポーリン
グ終了する。データ・バス５１の信号線がこのような構
成になっているときのバスコントローラ４内の追加の回
路構成は、公知技術によりて容易に構成できるので、詳
細説明を省略する。
本発明によれば、プロセッサ相互の受信可能状態を連絡
し合うことができるので、相手ビジ一時の無駄なアクセ
スを防止し、もって共通バスに関するデータ転送のスル
ープットを向上させることができる。
し合うことができるので、相手ビジ一時の無駄なアクセ
スを防止し、もって共通バスに関するデータ転送のスル
ープットを向上させることができる。
第１図はＩ！！数個のモジエールが共通バスｔ−介して
接続されるシステムの構成図、第２図はバス使用割当て
のシーケンス概略を示すタイミング図、第３図は本発明
の一実施例である共通バスとバスコントローラの構成を
示すブロック図、第４図は本発明の一実施例のタイミン
グ図である。 ４・・・バスコントローラ、５・・・共通ハス、６・・
）＜ ２７− ヒタ、 ８・・・タイミング信号、
４６・・・タイミング回路、４７・・・ラッチレジスタ
。 代理人弁理士 小 川 勝 男 １゜ 第 １ 図 第Ｚ ス
接続されるシステムの構成図、第２図はバス使用割当て
のシーケンス概略を示すタイミング図、第３図は本発明
の一実施例である共通バスとバスコントローラの構成を
示すブロック図、第４図は本発明の一実施例のタイミン
グ図である。 ４・・・バスコントローラ、５・・・共通ハス、６・・
）＜ ２７− ヒタ、 ８・・・タイミング信号、
４６・・・タイミング回路、４７・・・ラッチレジスタ
。 代理人弁理士 小 川 勝 男 １゜ 第 １ 図 第Ｚ ス
Claims (1)
- 複数個のプロセッサおよび１つのバスアービタが共通バ
スに接続され、該バスアービタの制御の下に一対の該プ
ロセッサ間で該共通バスを介してデータ転送が行われる
プロセッサ間データ転送方式において、前記バスアービ
タが前記プロセッサの各々に対して前記共通バスを介し
て一斎に送信する各プロセッサの受信可能状態を求める
タイミング信号に応じて、前記プロセッサの各々は受信
可能か否かを示す信号を同時に前記共通バスに送出した
後、他のプロセッサの受信可能状態を示す該信号をとり
込み、これによってデータ転送の可否を判定することを
特徴とするプロセッサ間データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014217A JPS61175751A (ja) | 1985-01-30 | 1985-01-30 | プロセツサ間デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014217A JPS61175751A (ja) | 1985-01-30 | 1985-01-30 | プロセツサ間デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61175751A true JPS61175751A (ja) | 1986-08-07 |
Family
ID=11854914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60014217A Pending JPS61175751A (ja) | 1985-01-30 | 1985-01-30 | プロセツサ間デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61175751A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097457A (ja) * | 1983-10-31 | 1985-05-31 | Fujitsu Ltd | バス制御方式 |
-
1985
- 1985-01-30 JP JP60014217A patent/JPS61175751A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097457A (ja) * | 1983-10-31 | 1985-05-31 | Fujitsu Ltd | バス制御方式 |
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