JPS6115265A - スイツチングシステム - Google Patents
スイツチングシステムInfo
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- JPS6115265A JPS6115265A JP60079466A JP7946685A JPS6115265A JP S6115265 A JPS6115265 A JP S6115265A JP 60079466 A JP60079466 A JP 60079466A JP 7946685 A JP7946685 A JP 7946685A JP S6115265 A JPS6115265 A JP S6115265A
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- Japan
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
- G06F15/17375—One dimensional, e.g. linear array, ring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multi Processors (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロスポイントスイッチングシステムに関し、
さらに詳しく言えば、複数の独立したクロスポイントス
イッチを含む非常に高速のクロスポイントスイッチング
システムに関する。
さらに詳しく言えば、複数の独立したクロスポイントス
イッチを含む非常に高速のクロスポイントスイッチング
システムに関する。
コンピュータやデータ処理システムの動作速度は将来的
には現行のものよりもさらに高速化することが要求され
るであろう。単一プロセッサの動作速度は既に限界に達
し、これで将来的な要件を満たすのは無理である。した
がって今日では多重プロセッサシステムを利用するとい
うのが普通である。すなわち、多重プロセッサシステム
の個々のプロセッサの動作速度の和をシステムの理論的
な動作速度とするというアプローチである。第8図はそ
うした多重プロセッサシステムのS成の1つケ示す図で
ある。プロセッサ10はそれぞれ関連するキャッシュメ
モリ12と局所メモリ14を具備する。システム全体の
だめの特定の機能、たとえば、入出力またはバルクメモ
リのサポート、を遂行するものとして1以上のプロセッ
サを専用に使用することができる。プロセッサ10は互
いに全く独立に動作し、共通のスイッチ18を用いてチ
ャネル16を介して情報を送ることにより相互に通信す
る。
には現行のものよりもさらに高速化することが要求され
るであろう。単一プロセッサの動作速度は既に限界に達
し、これで将来的な要件を満たすのは無理である。した
がって今日では多重プロセッサシステムを利用するとい
うのが普通である。すなわち、多重プロセッサシステム
の個々のプロセッサの動作速度の和をシステムの理論的
な動作速度とするというアプローチである。第8図はそ
うした多重プロセッサシステムのS成の1つケ示す図で
ある。プロセッサ10はそれぞれ関連するキャッシュメ
モリ12と局所メモリ14を具備する。システム全体の
だめの特定の機能、たとえば、入出力またはバルクメモ
リのサポート、を遂行するものとして1以上のプロセッ
サを専用に使用することができる。プロセッサ10は互
いに全く独立に動作し、共通のスイッチ18を用いてチ
ャネル16を介して情報を送ることにより相互に通信す
る。
スイッチ1Bの機能は、要求元プロセッサから送られる
コマンドの制御の下で、要求元プロセッサ10のチャネ
ル16と指定された他のプロセッサ10へ至るチャネル
16とを接続することである。こうして2つのプロセッ
サ10は通信できるようになる。通信(おそらく応答を
含むであろう)が完了すると、スイッチ18は2つのプ
ロセッサ10ケ接続しているチャネル16′f/:切断
する。
コマンドの制御の下で、要求元プロセッサ10のチャネ
ル16と指定された他のプロセッサ10へ至るチャネル
16とを接続することである。こうして2つのプロセッ
サ10は通信できるようになる。通信(おそらく応答を
含むであろう)が完了すると、スイッチ18は2つのプ
ロセッサ10ケ接続しているチャネル16′f/:切断
する。
プロセッサ10の相互間の通信には様々な種類が考えら
れる。たとえばプロセッサ10が多数の短いメツセージ
を1以上の他のプロセッサ10に送りたいという場合が
ある。各メツセージはスイッチ18で接続の大切を要求
する。一方、プロセッサ相互間で大量のデータブロック
の転送が必要な場合もある。データ転送のやり方として
、各々4にバイトのデータを含むページでデータを構成
することが考えられる。この場合、4にパイトノページ
全体を転送するのに要する時間は10マイクロ秒より少
ないことが望ましい。大規模なデータ処理システムにお
いてデータ経路は105メ一トル程度になることもある
。これは伝搬時間でいうと0.5マイクロ秒に相当する
(チャネル1メートル当り5ナノ秒の伝搬時間)。
れる。たとえばプロセッサ10が多数の短いメツセージ
を1以上の他のプロセッサ10に送りたいという場合が
ある。各メツセージはスイッチ18で接続の大切を要求
する。一方、プロセッサ相互間で大量のデータブロック
の転送が必要な場合もある。データ転送のやり方として
、各々4にバイトのデータを含むページでデータを構成
することが考えられる。この場合、4にパイトノページ
全体を転送するのに要する時間は10マイクロ秒より少
ないことが望ましい。大規模なデータ処理システムにお
いてデータ経路は105メ一トル程度になることもある
。これは伝搬時間でいうと0.5マイクロ秒に相当する
(チャネル1メートル当り5ナノ秒の伝搬時間)。
スイッチ18は多重プロセッサシステムの中心的な要素
である。プロセッサ10は速度および能力を増すため多
重化することができるが、全ての情報はスイッチ18を
介して流れる。したがってスイッチ18は高速かつ大規
模なデータ処理システムにとって制限要因となる。
である。プロセッサ10は速度および能力を増すため多
重化することができるが、全ての情報はスイッチ18を
介して流れる。したがってスイッチ18は高速かつ大規
模なデータ処理システムにとって制限要因となる。
こうしたシステムのプロセッサ10は50MIPSない
し100MIPSの範囲でそれぞれ動作する。
し100MIPSの範囲でそれぞれ動作する。
プロセッサ間のチャネルは、たいてい、光ファイバであ
る。今のところ、1秒当り100メガバイトのデータレ
ートが実現されているが、光ファイバの光学的なデータ
のレートは数百ギガバイトまで拡張されるであろう。こ
うした速度は多重プロセッサシステムのスイッチ18に
対して厳しい要求を課する。現行のスイッチではそのよ
うな速度は実現されていない。
る。今のところ、1秒当り100メガバイトのデータレ
ートが実現されているが、光ファイバの光学的なデータ
のレートは数百ギガバイトまで拡張されるであろう。こ
うした速度は多重プロセッサシステムのスイッチ18に
対して厳しい要求を課する。現行のスイッチではそのよ
うな速度は実現されていない。
スイッチ18は、さらに、融通性の効く設計でなげれば
ならない。短いメツセージおよび大量のデータブロック
はスイッチ18に対して異なる要求を課する。短いメツ
セージは低い帯域幅だけを必要とし、高頻度のメツセー
ジはスイッチ18のセットアツプ時間を最小にすること
を要求する。
ならない。短いメツセージおよび大量のデータブロック
はスイッチ18に対して異なる要求を課する。短いメツ
セージは低い帯域幅だけを必要とし、高頻度のメツセー
ジはスイッチ18のセットアツプ時間を最小にすること
を要求する。
さらに、複雑なデータ処理システムは1単体としては設
計されず、システムに要求が課せられるにつれて別のプ
ロセッサ10がさらに付加される。
計されず、システムに要求が課せられるにつれて別のプ
ロセッサ10がさらに付加される。
その上、新しい高速のプロセッサおよび通信チャネルが
利用できるようになってくると、現行の遅い構成要素に
それらがとって代わるのではなく現行のシステムに付加
されるであろう。そうなるとスイッチ18は、なされる
相互接続に応じて帯域幅を可変にするだけでなく帯域幅
を増分する能力を持たねばならない。そのような帯域幅
可変の能力を有するスイッチはこれまでのところは存在
しない。
利用できるようになってくると、現行の遅い構成要素に
それらがとって代わるのではなく現行のシステムに付加
されるであろう。そうなるとスイッチ18は、なされる
相互接続に応じて帯域幅を可変にするだけでなく帯域幅
を増分する能力を持たねばならない。そのような帯域幅
可変の能力を有するスイッチはこれまでのところは存在
しない。
第8図に示す多重プロセッサシステムの1の利点はプロ
セッサの多重化により提供されるシステムの信頼性であ
る。1つのプロセッサまだは関連するチャネルが故障し
ても、残りのプロセッサは動作ケ継続することができる
。システムの性能は故障した構成要素のために落ちるが
、十分な数の動作可能な構成要素が残っているのでシス
テムの性能の要件は満たされる。あるいは、故障した構
成要素と入れ換わるように、予備プロセッサをシステム
に含めておいてもよい。クレジットカードオペレーショ
ンやバンキングオペレーンヨンのように多数の端末を実
時間でサポートする規模の大きいデータ処理システムで
は特に信頼性の高(・ことが要求される。しかしながら
第8図に示す多重プロセッサシステムのスイッチ18は
故障のもとである。したがってスイッチ18に対しては
1゜0年のMT B F (?vle’an Time
BetweenFai 1ure )が要求されても
厳し過ぎることはない。そのような高い信頼性は既存の
クロスポイントスイッチでは実現されていない。
セッサの多重化により提供されるシステムの信頼性であ
る。1つのプロセッサまだは関連するチャネルが故障し
ても、残りのプロセッサは動作ケ継続することができる
。システムの性能は故障した構成要素のために落ちるが
、十分な数の動作可能な構成要素が残っているのでシス
テムの性能の要件は満たされる。あるいは、故障した構
成要素と入れ換わるように、予備プロセッサをシステム
に含めておいてもよい。クレジットカードオペレーショ
ンやバンキングオペレーンヨンのように多数の端末を実
時間でサポートする規模の大きいデータ処理システムで
は特に信頼性の高(・ことが要求される。しかしながら
第8図に示す多重プロセッサシステムのスイッチ18は
故障のもとである。したがってスイッチ18に対しては
1゜0年のMT B F (?vle’an Time
BetweenFai 1ure )が要求されても
厳し過ぎることはない。そのような高い信頼性は既存の
クロスポイントスイッチでは実現されていない。
以上説明したように従来のクロスポイントスイッチでは
、高速化、帯域幅可変、および信頼性σ)要件はまだ十
分なものとは言えない。
、高速化、帯域幅可変、および信頼性σ)要件はまだ十
分なものとは言えない。
したがって本発明の目的は、これらの要件を満たすこと
のできるクロスポイントスイッチングシステムを提供す
ることにある。
のできるクロスポイントスイッチングシステムを提供す
ることにある。
前記目的を達成するため、複数のユーザを接続する本発
明のスイッチングシステムは、各ユーザに関連1.て、
データメツセージを複数のリンク上へ分割し分割された
データメツセージを受け取って再び組み合わせる手段と
、それぞれ分割されたデータメツセージを分割単位で伝
送するため1ユーザからの1つのリンクな他のユーザへ
の1つのリンクへ選択的に接続する複数のスイッチング
手段と、各ユーザに関連して、スイッチング手段のセツ
ティングを制御する制御手段と、を備えることを特徴と
する。
明のスイッチングシステムは、各ユーザに関連1.て、
データメツセージを複数のリンク上へ分割し分割された
データメツセージを受け取って再び組み合わせる手段と
、それぞれ分割されたデータメツセージを分割単位で伝
送するため1ユーザからの1つのリンクな他のユーザへ
の1つのリンクへ選択的に接続する複数のスイッチング
手段と、各ユーザに関連して、スイッチング手段のセツ
ティングを制御する制御手段と、を備えることを特徴と
する。
第1図は独立的な複数のクロスポイントスイッチブレー
ン(以下単にクロスポイントスイッチトいう)32を有
する中央スイッチ60を含む多重プロセッサシステムを
示す図である。クロスポイントスイッチの数nは好適に
(は2の累乗である(たとえば、2.4.8等)。nの
値はスイッチの帯域幅を決めるパラメータの1つであり
、これは非常に大きな数になることもある。クロスポイ
ントスイッチ62は、それぞれ、m個のポートを備えた
mXm個のクロスポイントでマトリックス構成されてい
る。クロスポイントスイッチ32の好適な実施例は後で
説明する。
ン(以下単にクロスポイントスイッチトいう)32を有
する中央スイッチ60を含む多重プロセッサシステムを
示す図である。クロスポイントスイッチの数nは好適に
(は2の累乗である(たとえば、2.4.8等)。nの
値はスイッチの帯域幅を決めるパラメータの1つであり
、これは非常に大きな数になることもある。クロスポイ
ントスイッチ62は、それぞれ、m個のポートを備えた
mXm個のクロスポイントでマトリックス構成されてい
る。クロスポイントスイッチ32の好適な実施例は後で
説明する。
ユーザ′54の数はUとする。ユーザ34はキャッシュ
メモリ12を備えたプロセッサ10と局所メモリ14を
それぞれ有する。高速多重プロセッサの場合、プロセッ
サ10の数Uは非常に大きなもの(たとえば256)に
なることもある。これらの共有化されたメモリおよび入
出力機構のサポートに、1以上のプロセッサが専用に使
用されているものとする。記憶制御部36が各ユーザに
接続され、プロセッサ10と局所メモリ14との間のデ
ータの流れ、およびユーザと外部との間のデータの流れ
を制御する。ユーザ311.さらにユーザアダプタ38
火それぞれ有する。ユーザアダプタ38は内部メモリバ
ス40を介してそのユーザの記憶制御部36とリンクさ
れる。内部メモリバス40のバイト幅はBである。言い
換えれば、1バイト当り8ビツトであるから8個の並列
的な直列ラインがB組である。ユーザの各アダプタ38
はN個(最低1個)の直列リンク42を介して1個のク
ロスポイントスイッチ32にリンクされる。
メモリ12を備えたプロセッサ10と局所メモリ14を
それぞれ有する。高速多重プロセッサの場合、プロセッ
サ10の数Uは非常に大きなもの(たとえば256)に
なることもある。これらの共有化されたメモリおよび入
出力機構のサポートに、1以上のプロセッサが専用に使
用されているものとする。記憶制御部36が各ユーザに
接続され、プロセッサ10と局所メモリ14との間のデ
ータの流れ、およびユーザと外部との間のデータの流れ
を制御する。ユーザ311.さらにユーザアダプタ38
火それぞれ有する。ユーザアダプタ38は内部メモリバ
ス40を介してそのユーザの記憶制御部36とリンクさ
れる。内部メモリバス40のバイト幅はBである。言い
換えれば、1バイト当り8ビツトであるから8個の並列
的な直列ラインがB組である。ユーザの各アダプタ38
はN個(最低1個)の直列リンク42を介して1個のク
ロスポイントスイッチ32にリンクされる。
ここで説明を簡単にするため2つの仮定を行う。
1つは、1つの直列リンク42だけがアダプタ68を特
定の1つのクロスポイントスイッチ32に接続するとい
うこと、もう1つは、内部メモリバス40の幅8Bが直
列リンク42の数に等しいことである。第1の仮定から
、n=Nおよびm=N。
定の1つのクロスポイントスイッチ32に接続するとい
うこと、もう1つは、内部メモリバス40の幅8Bが直
列リンク42の数に等しいことである。第1の仮定から
、n=Nおよびm=N。
第2の仮定から88=Nが言える。
中央スイッチ30を構成するクロスポイントスイッチ3
2は直列リンク42を介してアダプタ6Bによってその
スイッチングが制御される。その結果、クロスポイント
スイッチ32は互いに独立する。クロスポイントスイッ
チ32相互の協同は、独立したクロスポイントスイッチ
62に接続コマンドおよび切断コマンドを発するアダプ
タ38により行われる。記憶制御部36が、プロセッサ
10の制御の下で、データの送信または他のユーザ34
からのデータの受信を要求するときは、そのユーザのア
ダプタ68は各クロスポイントスイッチろ2と適切な接
続ができるように全てのクロスポイントスイッチ32へ
ほぼ同時にコマンドを発する。接続が適切に行われると
ぎは、n個のクロスポイントスイッチ32を介するN個
の直列リンクが2つのユーザ64の2つのアダプタ68
を接続する。接続が行われると、リンクの合計の帯域幅
は、直列リンク42および個々のクロスポイントスイッ
チ32の帯域幅のN倍となる。
2は直列リンク42を介してアダプタ6Bによってその
スイッチングが制御される。その結果、クロスポイント
スイッチ32は互いに独立する。クロスポイントスイッ
チ32相互の協同は、独立したクロスポイントスイッチ
62に接続コマンドおよび切断コマンドを発するアダプ
タ38により行われる。記憶制御部36が、プロセッサ
10の制御の下で、データの送信または他のユーザ34
からのデータの受信を要求するときは、そのユーザのア
ダプタ68は各クロスポイントスイッチろ2と適切な接
続ができるように全てのクロスポイントスイッチ32へ
ほぼ同時にコマンドを発する。接続が適切に行われると
ぎは、n個のクロスポイントスイッチ32を介するN個
の直列リンクが2つのユーザ64の2つのアダプタ68
を接続する。接続が行われると、リンクの合計の帯域幅
は、直列リンク42および個々のクロスポイントスイッ
チ32の帯域幅のN倍となる。
中央スイッチ30の帯域幅はその中のクロスポイントス
イッチ32の数nを増やせば大きくすることができる。
イッチ32の数nを増やせば大きくすることができる。
中央スイッチ30の構成はモジュール式なので、クロス
ポイントスイッチ62をさらに付加することで既存のシ
ステムに対して帯域幅を増やすことがそきる。このよう
に中央スイッチ30の能力を高めても前から存在するク
ロスポイントスイッチ32を変更する必要はない。もち
ろん、直列リンク42の数Nの増加に適合するようにア
ダプタ38の変更は必要である。
ポイントスイッチ62をさらに付加することで既存のシ
ステムに対して帯域幅を増やすことがそきる。このよう
に中央スイッチ30の能力を高めても前から存在するク
ロスポイントスイッチ32を変更する必要はない。もち
ろん、直列リンク42の数Nの増加に適合するようにア
ダプタ38の変更は必要である。
クロスポイントスイッチ52は互いに独立なので、その
うちのどれか1つが故障しても中央スイッチ!10内の
他のクロスポイントスイッチ32の動作には影響はない
。アダプタ68が故障したクロスポイントスイッチ62
をバイパスするよう設計されていれば、こうした独立性
により信頼性が高められる。信頼性を高めるために2つ
のアプローチを採ることができる。1つは、故障したク
ロスポイントスイッチ32を回避するため、それを役割
から外してアダプタ38が直列リンク42のデータの配
分を調整することである。受信側のアダプタ38は、も
ちろん、受信データに対して対応する変更を行わなけれ
ばならない。その結果、伝送の帯域幅はクロスポイント
1つの故障につき1 / nだけ減る。もう1つのアプ
ローチは、システムを完全に動作可能にするために必要
な数nを超えて、予備のクロスポイントスイッチを設け
てお(ことである。クロスポイントスイッチ62が故障
すると、それは役割から外され予備のものと入れ換わる
。この切替は電子的かつ自動的に行われるのが望ましい
。電子的な切替は、アダプタ38が全ての予備クロスポ
イントスイッチに対し直列リンク42を備えろことと、
アダプタろ8が自動的にその出力を使用できるクロスポ
イントスイッチ62に切替可能であることを要求する。
うちのどれか1つが故障しても中央スイッチ!10内の
他のクロスポイントスイッチ32の動作には影響はない
。アダプタ68が故障したクロスポイントスイッチ62
をバイパスするよう設計されていれば、こうした独立性
により信頼性が高められる。信頼性を高めるために2つ
のアプローチを採ることができる。1つは、故障したク
ロスポイントスイッチ32を回避するため、それを役割
から外してアダプタ38が直列リンク42のデータの配
分を調整することである。受信側のアダプタ38は、も
ちろん、受信データに対して対応する変更を行わなけれ
ばならない。その結果、伝送の帯域幅はクロスポイント
1つの故障につき1 / nだけ減る。もう1つのアプ
ローチは、システムを完全に動作可能にするために必要
な数nを超えて、予備のクロスポイントスイッチを設け
てお(ことである。クロスポイントスイッチ62が故障
すると、それは役割から外され予備のものと入れ換わる
。この切替は電子的かつ自動的に行われるのが望ましい
。電子的な切替は、アダプタ38が全ての予備クロスポ
イントスイッチに対し直列リンク42を備えろことと、
アダプタろ8が自動的にその出力を使用できるクロスポ
イントスイッチ62に切替可能であることを要求する。
第2図は本発明の他の実施例ケ示す図である。
第2図では、2以上の直列リンク42が1つのアダプタ
38と1つのクロスポイントスイッチ6291Jンクす
る。この条件は前述の第1の仮定N−nにあてはまらな
いので、ここでは、アダプタろ8とクロスポイントスイ
ッチ32との間の直列リンク42の数Ygとする。最も
簡単な場合、g−1であるが、gはもつと大きな値を指
定することができ、好適には2の累乗である( 2.4
.8等)。
38と1つのクロスポイントスイッチ6291Jンクす
る。この条件は前述の第1の仮定N−nにあてはまらな
いので、ここでは、アダプタろ8とクロスポイントスイ
ッチ32との間の直列リンク42の数Ygとする。最も
簡単な場合、g−1であるが、gはもつと大きな値を指
定することができ、好適には2の累乗である( 2.4
.8等)。
gηど大きな値にしておけばクロスポイントスイッチ6
2の数を増やさなくても中央スイッチ60の帯域幅を太
き(とることができる。クロスポイントスイッチ32の
数nはn g = Nという関係で直列リンク42の数
Nに関連する。アダプタ68の数がUであればU=m/
gとなる(ただしmは各クロスポイントスイッチ′52
のボート数である)。
2の数を増やさなくても中央スイッチ60の帯域幅を太
き(とることができる。クロスポイントスイッチ32の
数nはn g = Nという関係で直列リンク42の数
Nに関連する。アダプタ68の数がUであればU=m/
gとなる(ただしmは各クロスポイントスイッチ′52
のボート数である)。
この関係かられかるようにgの値を大きくすれば中央ス
イッチ50のサービスできるユーザの数Uが減るか、ま
たは、各クロスポイントスイッチを構成するmXmのク
ロスポイントスイッチのザイズmが増える。帯域幅が固
定されユーザの数Uが与えられている場合は、上記の関
係を維持しながら中央スイッチ30がコストの面から最
も効率的となるよ5gs”、およびn’4選択すればよ
い。
イッチ50のサービスできるユーザの数Uが減るか、ま
たは、各クロスポイントスイッチを構成するmXmのク
ロスポイントスイッチのザイズmが増える。帯域幅が固
定されユーザの数Uが与えられている場合は、上記の関
係を維持しながら中央スイッチ30がコストの面から最
も効率的となるよ5gs”、およびn’4選択すればよ
い。
第6図を参照してアダプタ38について説明する。最も
簡単な場合、アダプタ38はN個の直列リンク42と、
N個の並列ラインを有する内部メモリバス40を接続す
る。しかしながら前述のよ5に直列リンク42の数は、
予備クロスポイントスイッチのことを考慮して、N−)
Mまで増やすことができる。一般に内部メモリバス40
のラインの数は8Bに等しい。この数は中央スイッチ3
0ではな(、プロセッサ10および記憶制御部3乙の要
件に基づいて選択される。この−膜化は前述の第2の仮
定にはあてはまらない。今日の熱伝導モジュールの場合
、内部メモリバス40の幅は通常62バイトないし64
バイトの範囲である(すなわちB=32または64)。
簡単な場合、アダプタ38はN個の直列リンク42と、
N個の並列ラインを有する内部メモリバス40を接続す
る。しかしながら前述のよ5に直列リンク42の数は、
予備クロスポイントスイッチのことを考慮して、N−)
Mまで増やすことができる。一般に内部メモリバス40
のラインの数は8Bに等しい。この数は中央スイッチ3
0ではな(、プロセッサ10および記憶制御部3乙の要
件に基づいて選択される。この−膜化は前述の第2の仮
定にはあてはまらない。今日の熱伝導モジュールの場合
、内部メモリバス40の幅は通常62バイトないし64
バイトの範囲である(すなわちB=32または64)。
直列リンク42は高速の光ファイバで実現されることが
多いが、内部メモリバス40はこれからも通常の電子的
な経路で実現されるであろう。したがって内部メモリバ
ス40の幅8Bは直列リンク42の数Nよりも増えるで
あろう。これに対し、内部メモリバス40の個々のライ
ンよりも小さい帯域幅を有するかなり低速の直列リンク
42が使用されることも考えられる。
多いが、内部メモリバス40はこれからも通常の電子的
な経路で実現されるであろう。したがって内部メモリバ
ス40の幅8Bは直列リンク42の数Nよりも増えるで
あろう。これに対し、内部メモリバス40の個々のライ
ンよりも小さい帯域幅を有するかなり低速の直列リンク
42が使用されることも考えられる。
中央スイッチ60を構成する複数のクロスポイントスイ
ッチ62によってデータはN個の直列リンク42を介し
て独立的に流れる。必要なりロックはどんなものであれ
アダプタ38によって提供される。本発明により独立的
なデータの流れが可能となりさらにデータレートが高速
化されるので並列的なデータの流れは中央スイッチろO
を介して進む過程で非同期化されるであろう。言い換え
ると、送信側のアダプタ68で同期化された並列的なデ
ータは受信側のアダプタ38に互いに不定の位相で到達
する。さらに、送信側での同期化でさえ行われないよう
にアダプタ38が直列リンク42の各々に対して別々の
クロックを有するというモジュール式の設計を行うこと
もできる。したかって内部メモリバス40における同期
化された並列的なデータの流れを考慮して、アダプタ3
8に再同期化回路を設けることが必要な場合もある。
ッチ62によってデータはN個の直列リンク42を介し
て独立的に流れる。必要なりロックはどんなものであれ
アダプタ38によって提供される。本発明により独立的
なデータの流れが可能となりさらにデータレートが高速
化されるので並列的なデータの流れは中央スイッチろO
を介して進む過程で非同期化されるであろう。言い換え
ると、送信側のアダプタ68で同期化された並列的なデ
ータは受信側のアダプタ38に互いに不定の位相で到達
する。さらに、送信側での同期化でさえ行われないよう
にアダプタ38が直列リンク42の各々に対して別々の
クロックを有するというモジュール式の設計を行うこと
もできる。したかって内部メモリバス40における同期
化された並列的なデータの流れを考慮して、アダプタ3
8に再同期化回路を設けることが必要な場合もある。
第4図は再同期化回路の構成例を示す図である。
非同期化されたデータは直列リンク42で受信され、デ
コーダ44で個別にデコードされ、送信データがユーザ
装置の形式に変換される。コード化の形式は後で説明す
る。デコーダ44は有効データだけをファーストイン・
ファーストアウト(FIFO)式のバッファ46へ送出
する。各バッファ46は少なくとも1ビツトのデータを
含むことを示す出力を有する。これらの出力はANDゲ
ート4日で組み合わせられる。全てのバッファ46が有
効データを有するとき、ANDゲート48は真の信号を
出力し、この出力で付勢回路50がトリガされてアダプ
タ38のクロック52からの出力クロック信号を通す。
コーダ44で個別にデコードされ、送信データがユーザ
装置の形式に変換される。コード化の形式は後で説明す
る。デコーダ44は有効データだけをファーストイン・
ファーストアウト(FIFO)式のバッファ46へ送出
する。各バッファ46は少なくとも1ビツトのデータを
含むことを示す出力を有する。これらの出力はANDゲ
ート4日で組み合わせられる。全てのバッファ46が有
効データを有するとき、ANDゲート48は真の信号を
出力し、この出力で付勢回路50がトリガされてアダプ
タ38のクロック52からの出力クロック信号を通す。
出力クロック信号は全てのバッファ46へ同時に送られ
て、バッファされたデータが内部メモリバス40の個々
のラインにクロックアウトされる。付勢回路50は、好
適には、ANDゲート48からの1つのトリガにつき1
直列バイトの情報のクロッキングを付勢するように設計
される。後続のバイトを並列的なバッファ46に読み取
るには再び出力クロック信号による付勢が必要である。
て、バッファされたデータが内部メモリバス40の個々
のラインにクロックアウトされる。付勢回路50は、好
適には、ANDゲート48からの1つのトリガにつき1
直列バイトの情報のクロッキングを付勢するように設計
される。後続のバイトを並列的なバッファ46に読み取
るには再び出力クロック信号による付勢が必要である。
このようなバイトごとの再同期化が必要である理由は、
受信側のアダプタのクロックと送信側のアダプタのクロ
ックが独立に動作するため2つのクロックの位相がずれ
る場合があるからである。
受信側のアダプタのクロックと送信側のアダプタのクロ
ックが独立に動作するため2つのクロックの位相がずれ
る場合があるからである。
次に第5図を参照してクロスポイントスイッチ62の構
成について説明する。第5図はmXmでマトリックス構
成される1つのクロスポイントスイッチを簡略的に示す
図である。第5図にはm個の直列人力リンク60および
m個の直列出力リンク62が図示されている。一般的に
は、入力リンク60はデータ経路を全(独立にするため
異なるアダプタ68にそれぞれ接続される。gが2以上
の場合は、2以上の入力リンク60が同じアダプタ68
に接続される。入力リンク60は受信手段64の各受信
部にそれぞれ接続される。同様に、g=1のときはm個
の出力リンク62はそれぞれ異なるアダプタ38に接続
される。出力リンク62は駆動手段66の各駆動部にそ
れぞれ接続される。受信手段64の各出力はクロスポイ
ントスイッチングマトリックス(以下単にスイッチング
マトリックスという)68のm個の水平ラインにそれぞ
れ接続される。たとえば、1番目の出力は1番目の水平
ライン70に接続される。同様に、駆動手段66のm個
の入力はスイッチングマトリックス68のm個の垂直ラ
インにそれぞれ接続される。たとえば、j番目の入力は
3番目の垂直ライン72に接続される。
成について説明する。第5図はmXmでマトリックス構
成される1つのクロスポイントスイッチを簡略的に示す
図である。第5図にはm個の直列人力リンク60および
m個の直列出力リンク62が図示されている。一般的に
は、入力リンク60はデータ経路を全(独立にするため
異なるアダプタ68にそれぞれ接続される。gが2以上
の場合は、2以上の入力リンク60が同じアダプタ68
に接続される。入力リンク60は受信手段64の各受信
部にそれぞれ接続される。同様に、g=1のときはm個
の出力リンク62はそれぞれ異なるアダプタ38に接続
される。出力リンク62は駆動手段66の各駆動部にそ
れぞれ接続される。受信手段64の各出力はクロスポイ
ントスイッチングマトリックス(以下単にスイッチング
マトリックスという)68のm個の水平ラインにそれぞ
れ接続される。たとえば、1番目の出力は1番目の水平
ライン70に接続される。同様に、駆動手段66のm個
の入力はスイッチングマトリックス68のm個の垂直ラ
インにそれぞれ接続される。たとえば、j番目の入力は
3番目の垂直ライン72に接続される。
水平ラインと垂直ラインの交差するところ(全部でmX
m個ある)はそれぞれ選択可能なりロスポイントである
。第5図にはそのうちの1つである、1番目の水平ライ
ン70と3番目の垂直ライン72との間のクロスポイン
ト74を代表的に示しである。クロスポイント74はゲ
ート76を有する。ゲート76Fi別の制御ゲート75
によってターンオンまたはターンオフされる。制御ゲー
ト75は、水平ライン70に関連する行制御ライン80
および垂直ライン72に関連する列制御ライン82によ
って制御されるANDゲートとして働く。行制御ライン
80と列制御ライン82が同時に選択されると、その交
差点のところのクロスポイントが選択される。行制御ラ
イン80と列制御ライン820制御信号を一時に供給す
ることでクロスポイント74のラッチングを可能にする
ラッチ回路は第5図では省略しである。そうしたスイッ
チングマトリックスのラッチングの例は1986年10
月24日付の米国特許出願第544652号に示されて
いる。
m個ある)はそれぞれ選択可能なりロスポイントである
。第5図にはそのうちの1つである、1番目の水平ライ
ン70と3番目の垂直ライン72との間のクロスポイン
ト74を代表的に示しである。クロスポイント74はゲ
ート76を有する。ゲート76Fi別の制御ゲート75
によってターンオンまたはターンオフされる。制御ゲー
ト75は、水平ライン70に関連する行制御ライン80
および垂直ライン72に関連する列制御ライン82によ
って制御されるANDゲートとして働く。行制御ライン
80と列制御ライン82が同時に選択されると、その交
差点のところのクロスポイントが選択される。行制御ラ
イン80と列制御ライン820制御信号を一時に供給す
ることでクロスポイント74のラッチングを可能にする
ラッチ回路は第5図では省略しである。そうしたスイッ
チングマトリックスのラッチングの例は1986年10
月24日付の米国特許出願第544652号に示されて
いる。
° 個々のクロスポイント74は、スイッチングマト
リックス68に接続されている同じ人力リンク60かも
送られてくる制御情報によりセットされるものとする。
リックス68に接続されている同じ人力リンク60かも
送られてくる制御情報によりセットされるものとする。
制御手段84はこの制御情報を受け取って、行制御バス
86および列制御バス88の行制御ライン80および列
制御ライン82を制御する。このような制御手段84は
1983年10月24日付の米国特許出願第54465
3号に示されている。制御手段84は、簡単な場合、デ
コード手段90を含む。デコード手段9oを構成する複
数のデコーダは受信手段64の各受信部の出力にそれぞ
れ接続される。各デコーダは個々のラインからのデータ
をデコードして、そのデータがスイッチングマトリック
ス68をセットするための制御情報を含むかどうかを判
断する。セレクタ92はこの制御情報を用いて、mXA
のアレイ94に記憶されている接続状況情報に基づき、
個々のクロスポイン)74Lf)セツティングを選択す
る。マーカ96はクロスポイント74の実際のセツティ
ングを遂行する。
86および列制御バス88の行制御ライン80および列
制御ライン82を制御する。このような制御手段84は
1983年10月24日付の米国特許出願第54465
3号に示されている。制御手段84は、簡単な場合、デ
コード手段90を含む。デコード手段9oを構成する複
数のデコーダは受信手段64の各受信部の出力にそれぞ
れ接続される。各デコーダは個々のラインからのデータ
をデコードして、そのデータがスイッチングマトリック
ス68をセットするための制御情報を含むかどうかを判
断する。セレクタ92はこの制御情報を用いて、mXA
のアレイ94に記憶されている接続状況情報に基づき、
個々のクロスポイン)74Lf)セツティングを選択す
る。マーカ96はクロスポイント74の実際のセツティ
ングを遂行する。
入力リンク60かも入力されるサービス命令によりスイ
ッチングマトリックス68および制御手段84の診断が
できるように、サービスアダプタ96を設けておいても
よい。駆動手段66は各駆動部に対してキャリア検出部
を設けることもできる。これにより、接続されたクロス
ポイント74がデータ変調キャリアを確実に送信し続け
られることを保証する。駆動手段66はキャリア検出バ
ス100を介して制御手段84の検査回路98に接続さ
れる。検査回路98は異常なデータ伝送を認識して、サ
ービスアダプタ96の診断ルーチンな開始させることが
できる。
ッチングマトリックス68および制御手段84の診断が
できるように、サービスアダプタ96を設けておいても
よい。駆動手段66は各駆動部に対してキャリア検出部
を設けることもできる。これにより、接続されたクロス
ポイント74がデータ変調キャリアを確実に送信し続け
られることを保証する。駆動手段66はキャリア検出バ
ス100を介して制御手段84の検査回路98に接続さ
れる。検査回路98は異常なデータ伝送を認識して、サ
ービスアダプタ96の診断ルーチンな開始させることが
できる。
スイッチングマトリックス68の機能はm個の入力リン
ク60のうちの任意の1個とm個の出力リンク62のう
ちの任意の1個とを選択的に接続することである。これ
は1対1の接続である。すなわち、1時につき、各人力
リンク60は1個の出力リンク62と接続される。しか
しながらスイッチングマトリックス68を介して同時に
m個の独立な経路が成立することは可能である。これま
での説明は個々の入力リンク60および出力リンク62
を具備した両側式(two−sided) スイッチ
ングマトリックス68について行った。前記米国特許出
願第54465 ’2号はスイッチングシステムと外部
との接続が入力ラインまたは出力ラインのいずれか一方
であるような片側式(one−s 1ded ) ス
イッチングマトリックスについて記載している。すなわ
ち、直列リンク42が半2重のものである。半2重とは
、スイッチングシステムに接続された直列リンクが一時
に入力ラインまたは出力ラインのいずれか一方しがなり
得ないことを意味する(ただし同時に入力ラインおよび
出力ラインとならないだけであって、リンクそのものは
双方向性である)。本発明は両側式だけでなくこのよう
な片側式スイッチングマトリックスにも有益に適用する
ことができる。前記米国特許用、頬第544652号に
はスイッチングマトリックスを単一面上にスイッチング
チップでマトリックス構成することができることが記載
されている。
ク60のうちの任意の1個とm個の出力リンク62のう
ちの任意の1個とを選択的に接続することである。これ
は1対1の接続である。すなわち、1時につき、各人力
リンク60は1個の出力リンク62と接続される。しか
しながらスイッチングマトリックス68を介して同時に
m個の独立な経路が成立することは可能である。これま
での説明は個々の入力リンク60および出力リンク62
を具備した両側式(two−sided) スイッチ
ングマトリックス68について行った。前記米国特許出
願第54465 ’2号はスイッチングシステムと外部
との接続が入力ラインまたは出力ラインのいずれか一方
であるような片側式(one−s 1ded ) ス
イッチングマトリックスについて記載している。すなわ
ち、直列リンク42が半2重のものである。半2重とは
、スイッチングシステムに接続された直列リンクが一時
に入力ラインまたは出力ラインのいずれか一方しがなり
得ないことを意味する(ただし同時に入力ラインおよび
出力ラインとならないだけであって、リンクそのものは
双方向性である)。本発明は両側式だけでなくこのよう
な片側式スイッチングマトリックスにも有益に適用する
ことができる。前記米国特許用、頬第544652号に
はスイッチングマトリックスを単一面上にスイッチング
チップでマトリックス構成することができることが記載
されている。
スイッチングマトリックス68が単一の集積回路チップ
であるか、チップのマトリックスであるか、または他の
構成であるかは本発明にとって(は重要ではない。19
84年4月13日付の米国特許出願第599874号は
同時に双方向通信ができるようクロスポイントスイッチ
を介して常に2つの通信経路がペアとなるような全2重
式クロスポイントスイッチングマトリックスについて記
載するものである。後で説明するように、簡単なスイッ
チングプロトコルを用いて本発明は全2重式スイッチン
グシステムにも有益に適用できる。
であるか、チップのマトリックスであるか、または他の
構成であるかは本発明にとって(は重要ではない。19
84年4月13日付の米国特許出願第599874号は
同時に双方向通信ができるようクロスポイントスイッチ
を介して常に2つの通信経路がペアとなるような全2重
式クロスポイントスイッチングマトリックスについて記
載するものである。後で説明するように、簡単なスイッ
チングプロトコルを用いて本発明は全2重式スイッチン
グシステムにも有益に適用できる。
アダプタ38が内部メモリバス40上のもとのデータで
はなくそれをコード化したものを送信する場合でも本発
明は効果的に機能する。そうしたコードのタイプは8B
、/IOBコードである。これ118Mジャーナル・オ
ブ・リサーチ・アンドデベロプメントの1986年9月
第27巻第5号第440頁ないし451頁の゛DCバラ
ンス式区分ブロック8B/IOB伝送コード°と題する
論文および1983年12月30日付の米国特許出願第
567198号に記載されている。このタイプのコード
はたとえばパリティチェック、AC増幅器を用いること
のできるDCバランス式コード、および特徴的な制御ワ
ードを付加することができるという利点を有する。コー
ド化および復号はアゲゲタ38、記憶制御部66、また
はプロセッサ10で遂行することができる。クロスポイ
ントの接続および切断を開始するために、制御ワード(
=を個7のクロスポイントスイッチの制御手段84でデ
コードされる。一方、コード化されたメツセージはデコ
ードされずにスイッチングマトリックス68に向けられ
る。8B/10Bコー ドを第4図に示す再同期化回路
のデコーダ44で使用し7てデータブロックのはじまり
を認識することができる。もちろん他のタイプのコード
を使用してもよいし、コード化されないデータを伝送す
ることも可能である。
はなくそれをコード化したものを送信する場合でも本発
明は効果的に機能する。そうしたコードのタイプは8B
、/IOBコードである。これ118Mジャーナル・オ
ブ・リサーチ・アンドデベロプメントの1986年9月
第27巻第5号第440頁ないし451頁の゛DCバラ
ンス式区分ブロック8B/IOB伝送コード°と題する
論文および1983年12月30日付の米国特許出願第
567198号に記載されている。このタイプのコード
はたとえばパリティチェック、AC増幅器を用いること
のできるDCバランス式コード、および特徴的な制御ワ
ードを付加することができるという利点を有する。コー
ド化および復号はアゲゲタ38、記憶制御部66、また
はプロセッサ10で遂行することができる。クロスポイ
ントの接続および切断を開始するために、制御ワード(
=を個7のクロスポイントスイッチの制御手段84でデ
コードされる。一方、コード化されたメツセージはデコ
ードされずにスイッチングマトリックス68に向けられ
る。8B/10Bコー ドを第4図に示す再同期化回路
のデコーダ44で使用し7てデータブロックのはじまり
を認識することができる。もちろん他のタイプのコード
を使用してもよいし、コード化されないデータを伝送す
ることも可能である。
本発明に使用できる可能なスイッチングプロトコルにつ
いて説明する。スイッチングプロトコルは中央スイッチ
30の構造および直列リンク42に対して幾つかの制限
を仮定する。まず、全てのデータ転送は要求/応答シー
ケンスで達成されるものとする。すなわち成るユーザの
要求に対し他のユーザが応答することを仮定する。要求
前にはユーザ間の接続はなく、応答後は接続にヶ切れる
。
いて説明する。スイッチングプロトコルは中央スイッチ
30の構造および直列リンク42に対して幾つかの制限
を仮定する。まず、全てのデータ転送は要求/応答シー
ケンスで達成されるものとする。すなわち成るユーザの
要求に対し他のユーザが応答することを仮定する。要求
前にはユーザ間の接続はなく、応答後は接続にヶ切れる
。
次に、各アダプタがクロスポイントスイッチ1つにつき
2つの直列リンクを有するものとする。1つは送信用、
もう1つは受信用である。これら2つのリンクで全2重
リンクとみなすことができろ。
2つの直列リンクを有するものとする。1つは送信用、
もう1つは受信用である。これら2つのリンクで全2重
リンクとみなすことができろ。
さらに、アダプタは成る一定の繰返しレートで回報通信
および受信を絶え間な(続けるものとする。
および受信を絶え間な(続けるものとする。
2つのユーザAおよびユーザBがスイッチを介して接続
される場合を例にして、この継続的な同報通信の様子を
第6図に示す。ユーザAがスイッチを介して接続されな
いときは、スイッチはユーザAかもの入力をユーザAへ
の出力に接続する。ユーザBも同様に、2つの直列リン
クが使用されないときは、ユーザBかもの出力はユーザ
Bの入力に接続される。アイドルモードの場合は、2つ
のユーザAおよびユーザBは、送信側ユーザの識別子(
たとえばAまたはB)が続(特徴的な制御ワードC1を
周期的に送信する。このようなC,AまたはC,Bのよ
うなシーケンスをアイドルシーケンスと呼ぶ。スイッチ
はこれらの信号を送信側の方に戻すので伝搬時間が経過
すればユーザAおよびユーザBは自分のアイドルシーケ
ンスヲ受信する。こうした継続的な試験シーケンスで伝
送継路の99≠を試験する。この試験シーケンスは他の
目的にも役立つものであるが、それについては後で説明
する。
される場合を例にして、この継続的な同報通信の様子を
第6図に示す。ユーザAがスイッチを介して接続されな
いときは、スイッチはユーザAかもの入力をユーザAへ
の出力に接続する。ユーザBも同様に、2つの直列リン
クが使用されないときは、ユーザBかもの出力はユーザ
Bの入力に接続される。アイドルモードの場合は、2つ
のユーザAおよびユーザBは、送信側ユーザの識別子(
たとえばAまたはB)が続(特徴的な制御ワードC1を
周期的に送信する。このようなC,AまたはC,Bのよ
うなシーケンスをアイドルシーケンスと呼ぶ。スイッチ
はこれらの信号を送信側の方に戻すので伝搬時間が経過
すればユーザAおよびユーザBは自分のアイドルシーケ
ンスヲ受信する。こうした継続的な試験シーケンスで伝
送継路の99≠を試験する。この試験シーケンスは他の
目的にも役立つものであるが、それについては後で説明
する。
ユーザAがユーザBに要求を送信したいときにユーザA
は初めに8バイトの接続フレームおよびその後に6バイ
トのデータフレームを送信する。
は初めに8バイトの接続フレームおよびその後に6バイ
トのデータフレームを送信する。
接続フレームの最初のバイトC2はスイッチにおける接
続の要求を示すものである。この接続制御ワードC2の
後には要求される宛先のユーザの識別子Bが続く。接続
フレーム1はクロック同期シーケンスCKおよびアイド
ル文字■で終る。データを含むデータフレームはその始
めと終りにデリミタC3を有する。データフレーム中の
データは応答スべき受信側のユーザBのための情報を提
供−する。
続の要求を示すものである。この接続制御ワードC2の
後には要求される宛先のユーザの識別子Bが続く。接続
フレーム1はクロック同期シーケンスCKおよびアイド
ル文字■で終る。データを含むデータフレームはその始
めと終りにデリミタC3を有する。データフレーム中の
データは応答スべき受信側のユーザBのための情報を提
供−する。
前記米国特許出願第544653号は非常に高速のパイ
プライン式マーキングおよび否マーキング手順について
記載している。スイッチによって接続が行われると(接
続に50ナノ秒で達成でセる)、後続のデータフレーム
はスイッチを介し7て受信側のユーザBへ送ることがで
きる。しかしながらたとえばユーザBがビジー状態のた
め接続ができないようなときは、接続に変更はな(、送
信側のユーザAは自分で送信した接続フレームおよびデ
ータフレームを受信する。接続が成功すれば送信側のユ
ーザAは代わりに受信側のユーザからのアイドルシーケ
ンスC,B ’g受信して接続ヲ確認する。
プライン式マーキングおよび否マーキング手順について
記載している。スイッチによって接続が行われると(接
続に50ナノ秒で達成でセる)、後続のデータフレーム
はスイッチを介し7て受信側のユーザBへ送ることがで
きる。しかしながらたとえばユーザBがビジー状態のた
め接続ができないようなときは、接続に変更はな(、送
信側のユーザAは自分で送信した接続フレームおよびデ
ータフレームを受信する。接続が成功すれば送信側のユ
ーザAは代わりに受信側のユーザからのアイドルシーケ
ンスC,B ’g受信して接続ヲ確認する。
受信側のユーザBがその要求を受信すれば必ずこれを処
理するため一定の時間が費やされる。こ)処理の間、ユ
ーザBはアイドルシーケンスC,Bの同報通信を継続し
ている。このアイドルシーケンスC,Bは要求元である
ユーザAで受信される。
理するため一定の時間が費やされる。こ)処理の間、ユ
ーザBはアイドルシーケンスC,Bの同報通信を継続し
ている。このアイドルシーケンスC,Bは要求元である
ユーザAで受信される。
ユーザAはこの応答を待つ待ち状態にあって、自身のア
イドルシーケンスC,Aの送信を継続している。このア
イドルシーケンスC,AはユーザBへ送信される。
イドルシーケンスC,Aの送信を継続している。このア
イドルシーケンスC,AはユーザBへ送信される。
要求処理のだめの十分な時間が過ぎると、ユーザB&7
Tr、デリミタC3を先頭にし制御ワードc2の後書き
で区切られたデータを送信する。制御ワードC2はユー
ザAでは接続制御ワードとして使用されたけれども、こ
の制御ワードc2で接続済のクロスポイントにそのクロ
スポイントが切断されるということを知らせることもで
きる。こうしてデータは区切られたパケットで伝送され
る。62個のチャネルを介して1ページのデータが伝送
されるとすれば、データの長さはたとえば1′52バイ
トになる場合もある。これに対し、単一チャネルで十分
であるというような場合、短(・応答メツセージしか要
求されないのであればデータパケットはもつと短くなる
。データの伝送中、ユーザAは自身のアイドルシーケン
スC,Aの同報通信ヲ継続的に行っている。全2重直列
リンクは接続の設定用に使用されているが、いったん接
続が設定されればデータの伝送(は一時に一方向しか行
われないから直列リンクは半2重でよい。
Tr、デリミタC3を先頭にし制御ワードc2の後書き
で区切られたデータを送信する。制御ワードC2はユー
ザAでは接続制御ワードとして使用されたけれども、こ
の制御ワードc2で接続済のクロスポイントにそのクロ
スポイントが切断されるということを知らせることもで
きる。こうしてデータは区切られたパケットで伝送され
る。62個のチャネルを介して1ページのデータが伝送
されるとすれば、データの長さはたとえば1′52バイ
トになる場合もある。これに対し、単一チャネルで十分
であるというような場合、短(・応答メツセージしか要
求されないのであればデータパケットはもつと短くなる
。データの伝送中、ユーザAは自身のアイドルシーケン
スC,Aの同報通信ヲ継続的に行っている。全2重直列
リンクは接続の設定用に使用されているが、いったん接
続が設定されればデータの伝送(は一時に一方向しか行
われないから直列リンクは半2重でよい。
データパケットがスイッチを通るとユーザAとユーザB
を接続していたクロスポイントは切断される、そうして
ユーザBは自身のアイドルシーケンスC,Bの送信を再
開する。このアイドルシーケンスC,B はスイッチを
介してユーザBに戻ってくる。データ受信中にアイドル
シーケンスC,Aを継続的に送信していたユーザAはス
イッチの切断を確実にするため切断制御ワードC2を送
出する。ユーザAが自身のアイドル・シーケンスC,A
の受信を開始すれば、それはスイッチにおけるクロスポ
イントの切断が確認されたことを意味する。
を接続していたクロスポイントは切断される、そうして
ユーザBは自身のアイドルシーケンスC,Bの送信を再
開する。このアイドルシーケンスC,B はスイッチを
介してユーザBに戻ってくる。データ受信中にアイドル
シーケンスC,Aを継続的に送信していたユーザAはス
イッチの切断を確実にするため切断制御ワードC2を送
出する。ユーザAが自身のアイドル・シーケンスC,A
の受信を開始すれば、それはスイッチにおけるクロスポ
イントの切断が確認されたことを意味する。
切断のタイプは2つあることに留意されたい。
1つのクロスポイントの切断は2つの接続されるユーザ
を提供する。しかしながらユーザがクロスポイントスイ
ッチの各ポートに接続されたまま残っている場合もある
。したがって宛先側のユーザBが切断制御ワードC2を
送出すれば、そのクロスポイントは切断されユーザBか
もスイッチへのポートも切断されるが、起点側のユーザ
Aはスイッチに接続されたままである。このように延長
された接続は有益である。というのは、これにより送信
データを処理する時間がユーザAに与えられるので、ま
だ準備のできていないユーザAに対して他のユーザが接
続要求をするという可能性がな(なるからである。もと
のユーザAU自身の切断制御ワードC2?:スイッチに
送ってから、自らをスイッチから切断して、他のメツセ
ージを受ける準備が完了したことを示す。
を提供する。しかしながらユーザがクロスポイントスイ
ッチの各ポートに接続されたまま残っている場合もある
。したがって宛先側のユーザBが切断制御ワードC2を
送出すれば、そのクロスポイントは切断されユーザBか
もスイッチへのポートも切断されるが、起点側のユーザ
Aはスイッチに接続されたままである。このように延長
された接続は有益である。というのは、これにより送信
データを処理する時間がユーザAに与えられるので、ま
だ準備のできていないユーザAに対して他のユーザが接
続要求をするという可能性がな(なるからである。もと
のユーザAU自身の切断制御ワードC2?:スイッチに
送ってから、自らをスイッチから切断して、他のメツセ
ージを受ける準備が完了したことを示す。
次に、以上に説明したスイッチングシステムの性能を評
価する。少し極端であるがユーザAおよびユーザBが共
にスイッチから5oメートル離れているものと仮定する
と、ユーザとスイッチとの間の伝搬時間は1メートル当
り5ナノ秒の伝搬レートとして250ナノ秒になる。し
たがって要求と応答で伝搬時間は合計1マイクロ秒とな
る。さらにクロスポイントのマーキングに5oナノ秒要
する。直列リンクが400メガバイト/秒で動作すると
仮定すれば、接続フレームおよびデータフレームの送信
には280ナノ秒ヲ要シ、132バイトのデータの送信
には3.4マイクロ秒を要する。
価する。少し極端であるがユーザAおよびユーザBが共
にスイッチから5oメートル離れているものと仮定する
と、ユーザとスイッチとの間の伝搬時間は1メートル当
り5ナノ秒の伝搬レートとして250ナノ秒になる。し
たがって要求と応答で伝搬時間は合計1マイクロ秒とな
る。さらにクロスポイントのマーキングに5oナノ秒要
する。直列リンクが400メガバイト/秒で動作すると
仮定すれば、接続フレームおよびデータフレームの送信
には280ナノ秒ヲ要シ、132バイトのデータの送信
には3.4マイクロ秒を要する。
したがって要求および応答に要する合計の時間は4.7
5マイクロ秒に、ユーザBで必要な処理時間ケ加えたも
のになる。中央スイッチに62個のクロスポイントスイ
ッチがある場合は、62個のパケット(1パケツトにつ
き132ビツトのデータを含む)で1ページのデータす
なわち4o96バイトのデータを容易に有することがで
きる。以上のことから、スイッチングシステムは10マ
イクロ秒というページング時間の要件を満たすことが理
解されるであろう。
5マイクロ秒に、ユーザBで必要な処理時間ケ加えたも
のになる。中央スイッチに62個のクロスポイントスイ
ッチがある場合は、62個のパケット(1パケツトにつ
き132ビツトのデータを含む)で1ページのデータす
なわち4o96バイトのデータを容易に有することがで
きる。以上のことから、スイッチングシステムは10マ
イクロ秒というページング時間の要件を満たすことが理
解されるであろう。
複数のクロスポイントスイッチを独立にしたことから得
られる主な利点は信頼性の向上である。
られる主な利点は信頼性の向上である。
個々のクロスポイントスイッチ32および個々の直列リ
ンク42は故障する場合もあるが、中央スイッチ30に
予備クロスポイントスイッチを設けておけばそれが故障
したクロスポイントスイッチまたは直列リンクと入れ換
わることができる。これによりシステムの全体的な信頼
性は非常に高くなる。しかしながらアダプタ38の構造
はかなり複雑なのでユーザ34にとってはそれが故障の
もとになる。第7図は本発明のさらに他の実施例を示す
。この実施例Iは複雑なアダプタにおいて耐故障性を提
供することを意図するものである。第7図に示すシステ
ムの場合、完全に動作可能なシステムは4つの直列リン
ク42を有し、内部メモリバス40は2つの内部ライン
100および102を有するものとする。2つの内部ラ
イン100および102は2つのスイッチ104および
106に接続される。これら2つのスイッチ104およ
び106は内部ライン100および102を関連する出
力ライン108および110または出力ライン112お
よび114に切替えることができる。
ンク42は故障する場合もあるが、中央スイッチ30に
予備クロスポイントスイッチを設けておけばそれが故障
したクロスポイントスイッチまたは直列リンクと入れ換
わることができる。これによりシステムの全体的な信頼
性は非常に高くなる。しかしながらアダプタ38の構造
はかなり複雑なのでユーザ34にとってはそれが故障の
もとになる。第7図は本発明のさらに他の実施例を示す
。この実施例Iは複雑なアダプタにおいて耐故障性を提
供することを意図するものである。第7図に示すシステ
ムの場合、完全に動作可能なシステムは4つの直列リン
ク42を有し、内部メモリバス40は2つの内部ライン
100および102を有するものとする。2つの内部ラ
イン100および102は2つのスイッチ104および
106に接続される。これら2つのスイッチ104およ
び106は内部ライン100および102を関連する出
力ライン108および110または出力ライン112お
よび114に切替えることができる。
出力ライン108ないし114はそれぞれ2つの小アダ
プタに情報を提供する。第1のアダプタ116および第
2のアダプタ118にはそれぞれ4つの小アダプタがあ
る。各小アダプタは直列リンク42を介してクロスポイ
ントスイッチ32に接続される。第1の中央スイッチ1
20および第2の中央スイッチ122にはそれぞれ4つ
のクロスポイントスイッチが存在する。したがってこの
場合、クロスポイントスイッチ32の数は、完全に動作
可能なシステムに必要なりロスポイントスイッチ32の
数の2倍である。しかしながら第7図の構成は第2図の
構成とは異なる。すなわち、小アダプタへの入力は2つ
の小アダプタの一方に配分され、一時には一方の小アダ
プタしか使用されない。したがってスイッチングは多重
化されたものではなく静的なものである。第7図のシス
テムは、しかしながら、高信頼性を提供する。すなわち
、1つの故障が発生しても通信システムの性能が落ちる
ことはない。スイッチ104またはスイッチ106の一
方が故障すると、データの負荷は残りの一方のスイッチ
およびそれに関連するアダプタ116または118およ
び中央スイッチ120または122によって処理できる
。アダプタ116および118の一方、または中央スイ
ッチ120および122の一方が故障しても、同様な経
路指定を行うことができる。さらに、個々のクロスポイ
ントスイッチ32、個々の直列リンク42、および個々
の小アダプタにおいて2つの故障まで許容できる。これ
を説明するため、1つのクロスポイントスイッチ32に
関連する1つの直列リンク42または1つの小アダプタ
に故障が発生したと仮定する。同じ中央スイッチ120
または122内で2つのクロスポイントスイッチ62が
故障すれば、その中央スイッチは故障したものとみなさ
れる。この場合、全体的なトラフィックの負荷は残りの
正常な中央スイッチに対して再び経路指定できる。
プタに情報を提供する。第1のアダプタ116および第
2のアダプタ118にはそれぞれ4つの小アダプタがあ
る。各小アダプタは直列リンク42を介してクロスポイ
ントスイッチ32に接続される。第1の中央スイッチ1
20および第2の中央スイッチ122にはそれぞれ4つ
のクロスポイントスイッチが存在する。したがってこの
場合、クロスポイントスイッチ32の数は、完全に動作
可能なシステムに必要なりロスポイントスイッチ32の
数の2倍である。しかしながら第7図の構成は第2図の
構成とは異なる。すなわち、小アダプタへの入力は2つ
の小アダプタの一方に配分され、一時には一方の小アダ
プタしか使用されない。したがってスイッチングは多重
化されたものではなく静的なものである。第7図のシス
テムは、しかしながら、高信頼性を提供する。すなわち
、1つの故障が発生しても通信システムの性能が落ちる
ことはない。スイッチ104またはスイッチ106の一
方が故障すると、データの負荷は残りの一方のスイッチ
およびそれに関連するアダプタ116または118およ
び中央スイッチ120または122によって処理できる
。アダプタ116および118の一方、または中央スイ
ッチ120および122の一方が故障しても、同様な経
路指定を行うことができる。さらに、個々のクロスポイ
ントスイッチ32、個々の直列リンク42、および個々
の小アダプタにおいて2つの故障まで許容できる。これ
を説明するため、1つのクロスポイントスイッチ32に
関連する1つの直列リンク42または1つの小アダプタ
に故障が発生したと仮定する。同じ中央スイッチ120
または122内で2つのクロスポイントスイッチ62が
故障すれば、その中央スイッチは故障したものとみなさ
れる。この場合、全体的なトラフィックの負荷は残りの
正常な中央スイッチに対して再び経路指定できる。
中央スイッチ120および122が故障したクロスポイ
ントスイッチ62を1つずつ有する場合でも、両方の中
央スイッチにはスイッチ104および106の同じ出力
ライン108ないし114が与えられている正常なりロ
スポイントスイッチ32が残っているので、スイッチ1
04および106はそれらの正常なりロスポイントスイ
ッチを介して半分のトラフィックを経路指定できる。ク
ロスポイントスイッチの3つの目の故障が発生して、は
じめてこのスイッチングシステムの帯域幅が下がる。た
とえば中央スイッチ120において隣りどうしの2つの
クロスポイントスイッチ32が故障し、かつ中央スイッ
チ122で他のクロスポイントスイッチ62が故障する
場合である。もちろん、耐故障性のシステムはこれ以外
にも考えられる。
ントスイッチ62を1つずつ有する場合でも、両方の中
央スイッチにはスイッチ104および106の同じ出力
ライン108ないし114が与えられている正常なりロ
スポイントスイッチ32が残っているので、スイッチ1
04および106はそれらの正常なりロスポイントスイ
ッチを介して半分のトラフィックを経路指定できる。ク
ロスポイントスイッチの3つの目の故障が発生して、は
じめてこのスイッチングシステムの帯域幅が下がる。た
とえば中央スイッチ120において隣りどうしの2つの
クロスポイントスイッチ32が故障し、かつ中央スイッ
チ122で他のクロスポイントスイッチ62が故障する
場合である。もちろん、耐故障性のシステムはこれ以外
にも考えられる。
これまでクロスポイントスイッチおよび直列すンクの数
は決まっており、それらは全て使用されるものとして説
明してきたが、メツセージのサイズに応じて直列リンク
の数は変えることができる。
は決まっており、それらは全て使用されるものとして説
明してきたが、メツセージのサイズに応じて直列リンク
の数は変えることができる。
短いメツセージだけなら、1つの直列リンクと1つのク
ロスポイントスイッチを使用することができる。大量の
データを転送する場合は使用可能な全ての並列する直列
リンクおよびクロスポイントスイッチを利用できる。こ
れら以外の量のデータの場合はその景に応じて利用する
直列リンクの数を変えればよい。その際、使用される直
列リンクの数に応じてアダプタは調整される。
ロスポイントスイッチを使用することができる。大量の
データを転送する場合は使用可能な全ての並列する直列
リンクおよびクロスポイントスイッチを利用できる。こ
れら以外の量のデータの場合はその景に応じて利用する
直列リンクの数を変えればよい。その際、使用される直
列リンクの数に応じてアダプタは調整される。
以上説明したように本発明によれば、各クロスポイント
スイッチはモジュール式で独立的に動作できるのでクロ
スポイントスイッチの交換および追加は容易にでき、各
アダプタで大量のデータな分割的に伝送するので、その
帯域幅は簡単に変えることができる。したがって本発明
の構成によれば高速化、帯域幅可変、および信頼性の要
件を満たすことができる。
スイッチはモジュール式で独立的に動作できるのでクロ
スポイントスイッチの交換および追加は容易にでき、各
アダプタで大量のデータな分割的に伝送するので、その
帯域幅は簡単に変えることができる。したがって本発明
の構成によれば高速化、帯域幅可変、および信頼性の要
件を満たすことができる。
第1図は本発明の実施例を示すブロック図、第2図は本
発明の他の実施例を示すブロック図、第6図はアダプタ
68を説明するブロック図、第4図は再同期化回路を示
す図、第5図は1つのクロスポイントスイッチの構成を
示すブロック図、第6図はデータ転送のための要求およ
び応答の様子を示す図、第7図は本発明のさらに他の実
施例を示すブロック図、第8図は従来の多重プロセッサ
システムを示すブロック図である。
発明の他の実施例を示すブロック図、第6図はアダプタ
68を説明するブロック図、第4図は再同期化回路を示
す図、第5図は1つのクロスポイントスイッチの構成を
示すブロック図、第6図はデータ転送のための要求およ
び応答の様子を示す図、第7図は本発明のさらに他の実
施例を示すブロック図、第8図は従来の多重プロセッサ
システムを示すブロック図である。
Claims (1)
- 【特許請求の範囲】 複数のユーザを接続するスイッチングシステムであつて
、 各ユーザに関連して、データメッセージを複数のリンク
上へ分割し分割されたデータメッセージを受け取つて再
び組み合わせる手段と、 それぞれ前記分割されたデータメッセージを分割単位で
伝送するため1ユーザからの1つのリンクを他のユーザ
への1つのリンクへ選択的に接続する複数のスイッチン
グ手段と、 各ユーザに関連して、前記スイッチング手段のセッティ
ングを制御する制御手段と、 を備えることを特徴とするスイッチングシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US62488184A | 1984-06-27 | 1984-06-27 | |
US624881 | 1990-12-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6115265A true JPS6115265A (ja) | 1986-01-23 |
JPH0149983B2 JPH0149983B2 (ja) | 1989-10-26 |
Family
ID=24503725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60079466A Granted JPS6115265A (ja) | 1984-06-27 | 1985-04-16 | スイツチングシステム |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0170799B1 (ja) |
JP (1) | JPS6115265A (ja) |
DE (1) | DE3572234D1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03206547A (ja) * | 1990-01-09 | 1991-09-09 | Nissan Motor Co Ltd | クロスバーネットワーク装置 |
JPH04218861A (ja) * | 1990-02-28 | 1992-08-10 | Hughes Aircraft Co | 多重クラスタ信号プロセッサ |
JP2007251334A (ja) * | 2006-03-14 | 2007-09-27 | Fujitsu Ltd | ネットワークシステムのブロードキャスト処理方法及びネットワークシステム |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3537451A1 (de) * | 1985-10-22 | 1987-04-23 | Philips Patentverwaltung | Vermittlungsanlage mit fehlerkorrektur |
WO1996004758A1 (en) * | 1994-08-03 | 1996-02-15 | British Telecommunications Public Limited Company | Telecommunications network |
JP4546413B2 (ja) * | 2006-03-17 | 2010-09-15 | 富士通株式会社 | 並列計算機のリダクション処理方法及び並列計算機 |
GB2469333B (en) * | 2009-04-09 | 2014-10-15 | Snell Ltd | Router and method of routing with redundancy |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1300979C2 (de) * | 1968-05-22 | 1975-03-13 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Verfahren und schaltungsanordnung zur durchschaltung von durch periodische folgen amplitudenmodulierter impulse gebildeten zeitkanaelen fuer zeitmultiplex gesteuerte fernmeldevermittlungsanlagen |
DE2246534C2 (de) * | 1972-09-22 | 1974-11-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | PCM-Zeitmultiplex- Vermittlungsverfahren |
FR2279294A1 (fr) * | 1974-04-18 | 1976-02-13 | Labo Cent Telecommunicat | Reseau de commutation de messages codes multiplexes dans le temps |
FR2404982A1 (fr) * | 1977-09-30 | 1979-04-27 | Materiel Telephonique | Systeme de commutation de signaux numeriques |
US4347498A (en) * | 1979-11-21 | 1982-08-31 | International Business Machines Corporation | Method and means for demand accessing and broadcast transmission among ports in a distributed star network |
US4412322A (en) * | 1980-09-25 | 1983-10-25 | Bell Telephone Laboratories, Incorporated | Time division switching system |
US4630045A (en) * | 1983-10-24 | 1986-12-16 | International Business Machines Corporation | Controller for a cross-point switching matrix |
-
1985
- 1985-04-16 JP JP60079466A patent/JPS6115265A/ja active Granted
- 1985-05-17 DE DE8585106034T patent/DE3572234D1/de not_active Expired
- 1985-05-17 EP EP19850106034 patent/EP0170799B1/en not_active Expired
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03206547A (ja) * | 1990-01-09 | 1991-09-09 | Nissan Motor Co Ltd | クロスバーネットワーク装置 |
JPH04218861A (ja) * | 1990-02-28 | 1992-08-10 | Hughes Aircraft Co | 多重クラスタ信号プロセッサ |
JP2007251334A (ja) * | 2006-03-14 | 2007-09-27 | Fujitsu Ltd | ネットワークシステムのブロードキャスト処理方法及びネットワークシステム |
Also Published As
Publication number | Publication date |
---|---|
EP0170799A1 (en) | 1986-02-12 |
JPH0149983B2 (ja) | 1989-10-26 |
EP0170799B1 (en) | 1989-08-09 |
DE3572234D1 (en) | 1989-09-14 |
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