JP3384686B2 - 通信ネットワークから情報を受信するための方法および装置 - Google Patents
通信ネットワークから情報を受信するための方法および装置Info
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- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはデータ
通信のための方法および装置に関し、具体的には通信ネ
ットワークを介してデータ処理システムに伝送されたデ
ータを受信するための改良された方法および装置に関す
る。より具体的には、本発明は、データ・パケット全体
を受信する前にパケット・ヘッダを処理することにより
待ち時間を短縮する、パケットベース・アーキテクチャ
を使用するデータ処理システム内でのデータ受信のため
の改良された方法および装置に関する。
通信のための方法および装置に関し、具体的には通信ネ
ットワークを介してデータ処理システムに伝送されたデ
ータを受信するための改良された方法および装置に関す
る。より具体的には、本発明は、データ・パケット全体
を受信する前にパケット・ヘッダを処理することにより
待ち時間を短縮する、パケットベース・アーキテクチャ
を使用するデータ処理システム内でのデータ受信のため
の改良された方法および装置に関する。
【０００２】
【従来の技術】コンピュータ・ネットワークに接続され
たデータ処理システムは、通常、データ処理システムと
コンピュータ・ネットワークとの間のデータ通信をサポ
ートするための入出力アダプタを含んでいる。一般にこ
の入出力アダプタは、ホストベースまたはパケットベー
スいずれかのアーキテクチャを使用する。本明細書で使
用する「ホストベース」という用語は、データを受信し
たときに直接メモリ・アクセス（ＤＭＡ）によってデー
タ処理システム内のホスト・メモリにデータ・パケット
が転送されるアーキテクチャを意味する。ホストベース
・アダプタは、コンピュータ・ネットワークからデータ
を受信したときにそのデータをホスト・メモリに転送す
るので、通常、ホストベース・アダプタは小規模なデー
タ・バッファしか含んでいない。これに対して、パケッ
トベース・アーキテクチャは、１つまたは複数のデータ
・パケットを格納可能なアダプタ・メモリを含む、入出
力アダプタ設計を意味する。通常、パケットベース・ア
ダプタは、コンピュータ・ネットワークからアダプタ・
メモリにデータ・パケットを受信し、その後、ＤＭＡに
よってデータ・パケット全体をホスト・メモリに転送す
る。
たデータ処理システムは、通常、データ処理システムと
コンピュータ・ネットワークとの間のデータ通信をサポ
ートするための入出力アダプタを含んでいる。一般にこ
の入出力アダプタは、ホストベースまたはパケットベー
スいずれかのアーキテクチャを使用する。本明細書で使
用する「ホストベース」という用語は、データを受信し
たときに直接メモリ・アクセス（ＤＭＡ）によってデー
タ処理システム内のホスト・メモリにデータ・パケット
が転送されるアーキテクチャを意味する。ホストベース
・アダプタは、コンピュータ・ネットワークからデータ
を受信したときにそのデータをホスト・メモリに転送す
るので、通常、ホストベース・アダプタは小規模なデー
タ・バッファしか含んでいない。これに対して、パケッ
トベース・アーキテクチャは、１つまたは複数のデータ
・パケットを格納可能なアダプタ・メモリを含む、入出
力アダプタ設計を意味する。通常、パケットベース・ア
ダプタは、コンピュータ・ネットワークからアダプタ・
メモリにデータ・パケットを受信し、その後、ＤＭＡに
よってデータ・パケット全体をホスト・メモリに転送す
る。
【０００３】次に図７を参照すると、同図には、従来の
パケットベース入出力アダプタを使用するデータ処理シ
ステムによるデータ・パケットの受信中の事象を示すタ
イムライン（時系列）が示されている。図示の通り、コ
ンピュータ・ネットワークからアダプタ・メモリに１パ
ケット分のデータを転送（バー１５０）した後、入出力
アダプタは、データ・パケットを受信したことをホスト
・データ処理システム内で実行中のソフトウェアに通知
する（バー１５２）。次に、バー１５４が示すように、
入出力アダプタは、ホスト・メモリへのパケット・ヘッ
ダのＤＭＡ転送をセットアップし、その後、バー１５６
が示すように、パケット・ヘッダのＤＭＡ転送を実行す
る。パケット・ヘッダのＤＭＡ転送が完了したという通
知を受信（バー１５８）した後、入出力アダプタは、デ
ータ・パケットのヘッダを検査し（バー１６０）、ホス
ト・メモリ内のユーザ・アドレス空間内へのデータ・パ
ケットのＤＭＡ転送をセットアップする（バー１６
２）。次に入出力アダプタは、ホスト・メモリ内のユー
ザ・アドレス空間内へのパケット・データのＤＭＡ転送
を実行し（バー１６４）、バー１６６が示すように、Ｄ
ＭＡ転送が完了したことをホスト・データ処理システム
内のソフトウェアに通知する。最後に、バー１６８は、
データ・パケットが到着したことをデータ処理システム
のソフトウェアがユーザに通知することを示している。
パケットベース入出力アダプタを使用するデータ処理シ
ステムによるデータ・パケットの受信中の事象を示すタ
イムライン（時系列）が示されている。図示の通り、コ
ンピュータ・ネットワークからアダプタ・メモリに１パ
ケット分のデータを転送（バー１５０）した後、入出力
アダプタは、データ・パケットを受信したことをホスト
・データ処理システム内で実行中のソフトウェアに通知
する（バー１５２）。次に、バー１５４が示すように、
入出力アダプタは、ホスト・メモリへのパケット・ヘッ
ダのＤＭＡ転送をセットアップし、その後、バー１５６
が示すように、パケット・ヘッダのＤＭＡ転送を実行す
る。パケット・ヘッダのＤＭＡ転送が完了したという通
知を受信（バー１５８）した後、入出力アダプタは、デ
ータ・パケットのヘッダを検査し（バー１６０）、ホス
ト・メモリ内のユーザ・アドレス空間内へのデータ・パ
ケットのＤＭＡ転送をセットアップする（バー１６
２）。次に入出力アダプタは、ホスト・メモリ内のユー
ザ・アドレス空間内へのパケット・データのＤＭＡ転送
を実行し（バー１６４）、バー１６６が示すように、Ｄ
ＭＡ転送が完了したことをホスト・データ処理システム
内のソフトウェアに通知する。最後に、バー１６８は、
データ・パケットが到着したことをデータ処理システム
のソフトウェアがユーザに通知することを示している。
【０００４】図７から明らかなように、従来のパケット
ベース・アーキテクチャの問題の１つは、入出力アダプ
タがデータ・パケットを受信してから、データ・パケッ
トが到着したことがユーザに通知されるまでの間にユー
ザが認識する待ち時間である。データ受信タイムライン
内の事象が順次順序付けられているので、ユーザは、デ
ータ・パケットがコンピュータ・ネットワークから入出
力アダプタに転送される際の間隔と、アダプタ・メモリ
からホスト・メモリ内のユーザ・アドレス空間へパケッ
トのＤＭＡ転送を実行するのに必要な時間、ならびにチ
ェックサムや他のエラー検出など、プロトコル・スタッ
ク内での追加の処理を認識する。また、パケットベース
・アーキテクチャに関連する待ち時間はユーザによって
認識されているので、多くのデータ処理システムではホ
ストベース・アダプタ・アーキテクチャを使用してい
る。
ベース・アーキテクチャの問題の１つは、入出力アダプ
タがデータ・パケットを受信してから、データ・パケッ
トが到着したことがユーザに通知されるまでの間にユー
ザが認識する待ち時間である。データ受信タイムライン
内の事象が順次順序付けられているので、ユーザは、デ
ータ・パケットがコンピュータ・ネットワークから入出
力アダプタに転送される際の間隔と、アダプタ・メモリ
からホスト・メモリ内のユーザ・アドレス空間へパケッ
トのＤＭＡ転送を実行するのに必要な時間、ならびにチ
ェックサムや他のエラー検出など、プロトコル・スタッ
ク内での追加の処理を認識する。また、パケットベース
・アーキテクチャに関連する待ち時間はユーザによって
認識されているので、多くのデータ処理システムではホ
ストベース・アダプタ・アーキテクチャを使用してい
る。
【０００５】次に図８を参照すると、同図には、従来の
ホストベース・アダプタを使用するデータ処理システム
によるデータ・パケットの受信中の事象を示すタイムラ
インが示されている。バー１７０は、ホストベース入出
力アダプタによるデータ・パケットの受信を示してい
る。バー１７２が示すように、ホストベース入出力アダ
プタは、データ処理システムのホスト・メモリ内のシス
テム・アドレス空間へのデータ・パケットの並行ＤＭＡ
転送を実行する。次に、入出力アダプタは、コンピュー
タ・ネットワークからパケットを受信したことをシステ
ム・ソフトウェアに通知する（バー１７４）。次に、バ
ー１７６および１７８が示すように、入出力アダプタ
は、パケット・ヘッダへの問合せを行って、ホスト・メ
モリのユーザ・アドレス空間内の宛先アドレスを求め、
システム・アドレス空間からホスト・メモリのユーザ・
アドレス空間内の宛先アドレスにデータ・パケットをコ
ピーする。最後に、バー１８０が示すように、入出力ア
ダプタは、コンピュータ・ネットワークからデータ・パ
ケットを受信したことをユーザに通知する。
ホストベース・アダプタを使用するデータ処理システム
によるデータ・パケットの受信中の事象を示すタイムラ
インが示されている。バー１７０は、ホストベース入出
力アダプタによるデータ・パケットの受信を示してい
る。バー１７２が示すように、ホストベース入出力アダ
プタは、データ処理システムのホスト・メモリ内のシス
テム・アドレス空間へのデータ・パケットの並行ＤＭＡ
転送を実行する。次に、入出力アダプタは、コンピュー
タ・ネットワークからパケットを受信したことをシステ
ム・ソフトウェアに通知する（バー１７４）。次に、バ
ー１７６および１７８が示すように、入出力アダプタ
は、パケット・ヘッダへの問合せを行って、ホスト・メ
モリのユーザ・アドレス空間内の宛先アドレスを求め、
システム・アドレス空間からホスト・メモリのユーザ・
アドレス空間内の宛先アドレスにデータ・パケットをコ
ピーする。最後に、バー１８０が示すように、入出力ア
ダプタは、コンピュータ・ネットワークからデータ・パ
ケットを受信したことをユーザに通知する。
【０００６】ホスト・メモリ内のシステム・アドレス空
間へのデータ・パケットのＤＭＡ転送は発生順ではデー
タ・パケットの受信と重なるので、ホストベース・アダ
プタ・アーキテクチャによってユーザが認識する待ち時
間が減少するが、ユーザは依然として、システム・アド
レス空間からホスト・メモリ内のユーザ・アドレス空間
へのデータ・パケットのコピーに関連する待ち時間を認
識する。さらに、コンピュータ・ネットワークから受信
するときにホスト・メモリに対する処理を行わずにデー
タ・パケットが転送されるので、入出力アダプタは、デ
ータ・パケットに関するインラインＤＭＡサービスを実
行することができない。というのは、データ・パケット
全体が使用可能になっているわけではないからである。
したがって、ユーザ・アドレス空間にデータをコピーし
た後で、チェックサムやデータ暗号化などのＤＭＡサー
ビスを実行しなければならず、それにより、ユーザが認
識する待ち時間がさらに増加する。
間へのデータ・パケットのＤＭＡ転送は発生順ではデー
タ・パケットの受信と重なるので、ホストベース・アダ
プタ・アーキテクチャによってユーザが認識する待ち時
間が減少するが、ユーザは依然として、システム・アド
レス空間からホスト・メモリ内のユーザ・アドレス空間
へのデータ・パケットのコピーに関連する待ち時間を認
識する。さらに、コンピュータ・ネットワークから受信
するときにホスト・メモリに対する処理を行わずにデー
タ・パケットが転送されるので、入出力アダプタは、デ
ータ・パケットに関するインラインＤＭＡサービスを実
行することができない。というのは、データ・パケット
全体が使用可能になっているわけではないからである。
したがって、ユーザ・アドレス空間にデータをコピーし
た後で、チェックサムやデータ暗号化などのＤＭＡサー
ビスを実行しなければならず、それにより、ユーザが認
識する待ち時間がさらに増加する。
【０００７】その結果、データ・パケット全体を受信す
る前にパケット・ヘッダを処理することによりユーザが
認識する待ち時間を短縮するような、パケットベース・
アーキテクチャを使用するデータ処理システム内でのデ
ータ受信用の改良された方法および装置を提供すること
が望ましいと思われる。
る前にパケット・ヘッダを処理することによりユーザが
認識する待ち時間を短縮するような、パケットベース・
アーキテクチャを使用するデータ処理システム内でのデ
ータ受信用の改良された方法および装置を提供すること
が望ましいと思われる。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
一目的は、データ通信用の方法および装置を提供するこ
とにある。
一目的は、データ通信用の方法および装置を提供するこ
とにある。
【０００９】本発明の他の目的は、通信ネットワークを
介してデータ処理システムに伝送されたデータを受信す
るための改良された方法および装置を提供することにあ
る。
介してデータ処理システムに伝送されたデータを受信す
るための改良された方法および装置を提供することにあ
る。
【００１０】本発明の他の目的は、データ・パケット全
体を受信する前にパケット・ヘッダを処理することによ
りユーザが認識する待ち時間を短縮するような、パケッ
トベース・アーキテクチャを使用するデータ処理システ
ム内でのデータ受信用の改良された方法および装置を提
供することにある。
体を受信する前にパケット・ヘッダを処理することによ
りユーザが認識する待ち時間を短縮するような、パケッ
トベース・アーキテクチャを使用するデータ処理システ
ム内でのデータ受信用の改良された方法および装置を提
供することにある。
【００１１】
【課題を解決するための手段】上記の目的は、以下に記
載するように達成される。データ処理システム内で通信
ネットワークから情報を受信するための方法および装置
を開示する。このデータ処理システムは、アダプタ・メ
モリを有する通信アダプタと、ホスト・メモリとを含
む。通信アダプタは通信ネットワークに結合され、その
通信ネットワークはパケット・ヘッダとパケット・デー
タとを含む情報をパケット単位でデータ処理システムに
伝送する。本発明によれば、通信アダプタ内のアダプタ
・メモリで通信ネット・ワークからの情報パケットの一
部が受信される。この情報パケットの一部は、情報パケ
ットの長さと、ホスト・メモリ内の宛先アドレスとを指
定するパケット・ヘッダを少なくとも含んでいる。この
情報パケットの一部の受信に対する応答として、アダプ
タ・メモリで情報パケットの最終部分を受信する前に、
アダプタ・メモリからホスト・メモリへの情報パケット
の転送が準備される。次に、情報パケットの各所定のサ
ブセットの受信に対する応答として、情報パケットの各
所定のサブセットは、アダプタ・メモリから宛先アドレ
スから始まるホスト・メモリ内のアドレスに転送され
る。更に、情報パケットの各所定のサブセットのホスト
・メモリへの転送と並行して、情報パケットがエラーを
含んでいるかどうかが検出される。情報パケット内のエ
ラーの検出に対する応答として、アダプタ・メモリから
ホスト・メモリへの情報パケットの各所定のサブセット
の転送が取り消される。アダプタ・メモリからホスト・
メモリへの情報パケットの各所定のサブセットの転送が
完了する前に情報パケット内のエラーを検出できなかっ
たことに対する応答として、情報パケットが通信ネット
ワークから受信されたという通知が提供される。
載するように達成される。データ処理システム内で通信
ネットワークから情報を受信するための方法および装置
を開示する。このデータ処理システムは、アダプタ・メ
モリを有する通信アダプタと、ホスト・メモリとを含
む。通信アダプタは通信ネットワークに結合され、その
通信ネットワークはパケット・ヘッダとパケット・デー
タとを含む情報をパケット単位でデータ処理システムに
伝送する。本発明によれば、通信アダプタ内のアダプタ
・メモリで通信ネット・ワークからの情報パケットの一
部が受信される。この情報パケットの一部は、情報パケ
ットの長さと、ホスト・メモリ内の宛先アドレスとを指
定するパケット・ヘッダを少なくとも含んでいる。この
情報パケットの一部の受信に対する応答として、アダプ
タ・メモリで情報パケットの最終部分を受信する前に、
アダプタ・メモリからホスト・メモリへの情報パケット
の転送が準備される。次に、情報パケットの各所定のサ
ブセットの受信に対する応答として、情報パケットの各
所定のサブセットは、アダプタ・メモリから宛先アドレ
スから始まるホスト・メモリ内のアドレスに転送され
る。更に、情報パケットの各所定のサブセットのホスト
・メモリへの転送と並行して、情報パケットがエラーを
含んでいるかどうかが検出される。情報パケット内のエ
ラーの検出に対する応答として、アダプタ・メモリから
ホスト・メモリへの情報パケットの各所定のサブセット
の転送が取り消される。アダプタ・メモリからホスト・
メモリへの情報パケットの各所定のサブセットの転送が
完了する前に情報パケット内のエラーを検出できなかっ
たことに対する応答として、情報パケットが通信ネット
ワークから受信されたという通知が提供される。
【００１２】本発明の特性を示すと思われる新規の特徴
は、特許請求の範囲に記載されている。しかし、本発明
そのもの、ならびに本発明の好ましい使用態様、追加の
目的および利点については、添付図面とともに、以下に
示す実施例の詳細説明を参照すれば最もよく理解できる
だろう。
は、特許請求の範囲に記載されている。しかし、本発明
そのもの、ならびに本発明の好ましい使用態様、追加の
目的および利点については、添付図面とともに、以下に
示す実施例の詳細説明を参照すれば最もよく理解できる
だろう。
【００１３】
【発明の実施の形態】次に、添付図面、特に図１を参照
すると、同図には、本発明の方法を実施するために使用
可能なデータ処理システム１０の絵画表現が示されてい
る。図示の実施例では、データ処理システム１０は、サ
ーバ１２と、１つまたは複数のクライアント１４とを含
んでいる。それぞれのクライアント１４は、パーソナル
・コンピュータ１６と、表示装置１８と、キーボード２
０と、マウス２２とを含む。当業者には周知のように、
ユーザは、キーボード２０、マウス２２、またはその他
の適当な入力装置を使用してパーソナル・コンピュータ
１６にデータを入力することができる。次にユーザは、
パーソナル・コンピュータ１６を使用してローカルでデ
ータを処理するか、または従来のネットワーキング技法
を使用してローカル・エリア・ネットワーク（ＬＡＮ）
１３によりパーソナル・コンピュータ１６から別のクラ
イアント１４にデータを伝送することができる。同様
に、ユーザは、通信リンク２４によりサーバ１２にタス
クを伝送することができる。サーバ１２はクライアント
１４の１つに比べ、比較的短時間でタスクを実行するこ
とができるので、ユーザがサーバ１２にタスクを送信し
て実行させることは都合の良いことである。
すると、同図には、本発明の方法を実施するために使用
可能なデータ処理システム１０の絵画表現が示されてい
る。図示の実施例では、データ処理システム１０は、サ
ーバ１２と、１つまたは複数のクライアント１４とを含
んでいる。それぞれのクライアント１４は、パーソナル
・コンピュータ１６と、表示装置１８と、キーボード２
０と、マウス２２とを含む。当業者には周知のように、
ユーザは、キーボード２０、マウス２２、またはその他
の適当な入力装置を使用してパーソナル・コンピュータ
１６にデータを入力することができる。次にユーザは、
パーソナル・コンピュータ１６を使用してローカルでデ
ータを処理するか、または従来のネットワーキング技法
を使用してローカル・エリア・ネットワーク（ＬＡＮ）
１３によりパーソナル・コンピュータ１６から別のクラ
イアント１４にデータを伝送することができる。同様
に、ユーザは、通信リンク２４によりサーバ１２にタス
クを伝送することができる。サーバ１２はクライアント
１４の１つに比べ、比較的短時間でタスクを実行するこ
とができるので、ユーザがサーバ１２にタスクを送信し
て実行させることは都合の良いことである。
【００１４】当業者には分かるように、通信リンク２４
とＬＡＮ１３は、実施態様固有の通信プロトコルを使用
し、そのプロトコルは、本発明の好ましい実施例では非
同期転送モード（ＡＴＭ）プロトコルを含む。ＡＴＭプ
ロトコルにより、通信リンク２４またはＬＡＮ１３を介
して伝送される各情報パケットは、いくつかの固定長セ
ルに細分される。たとえば、一部のＡＴＭプロトコルの
実施態様では、それぞれのセルは、４８バイトのセル・
データと、そのセルの内容を記述する関連の５バイトの
セル・ヘッダとを含む。それぞれの情報パケットはいく
つかの個別セルに細分されるので、複数のパケットのそ
れぞれからセルをインターリーブすることにより、ネッ
トワークを介して複数のパケットを同時に伝送すること
ができる。したがって、ＡＴＭプロトコルによって得ら
れるネットワーク・スループットは高くなるが、対象パ
ケットのセル間で他のパケットのセルがインターリーブ
されるので、特定の情報パケットは比較的遅い速度でネ
ットワーク内の遠隔ノードに到着する可能性がある。以
下に詳述するように、本発明では、パケット・データの
受信中にパケット・データを処理することにより、パケ
ット・ヘッダが到着してからパケット・データが使用可
能になるまでにユーザが認識する待ち時間を最小限にす
る。
とＬＡＮ１３は、実施態様固有の通信プロトコルを使用
し、そのプロトコルは、本発明の好ましい実施例では非
同期転送モード（ＡＴＭ）プロトコルを含む。ＡＴＭプ
ロトコルにより、通信リンク２４またはＬＡＮ１３を介
して伝送される各情報パケットは、いくつかの固定長セ
ルに細分される。たとえば、一部のＡＴＭプロトコルの
実施態様では、それぞれのセルは、４８バイトのセル・
データと、そのセルの内容を記述する関連の５バイトの
セル・ヘッダとを含む。それぞれの情報パケットはいく
つかの個別セルに細分されるので、複数のパケットのそ
れぞれからセルをインターリーブすることにより、ネッ
トワークを介して複数のパケットを同時に伝送すること
ができる。したがって、ＡＴＭプロトコルによって得ら
れるネットワーク・スループットは高くなるが、対象パ
ケットのセル間で他のパケットのセルがインターリーブ
されるので、特定の情報パケットは比較的遅い速度でネ
ットワーク内の遠隔ノードに到着する可能性がある。以
下に詳述するように、本発明では、パケット・データの
受信中にパケット・データを処理することにより、パケ
ット・ヘッダが到着してからパケット・データが使用可
能になるまでにユーザが認識する待ち時間を最小限にす
る。
【００１５】次に図２を参照すると、同図には、サーバ
１２のブロック図が示され、このサーバは本発明の好ま
しい実施例ではＩＢＭ ＲＩＳＣシステム／６０００な
どのマルチプロセッサ・コンピュータを含む。図示のよ
うに、サーバ１２は１つまたは複数のＣＰＵ３０を含
み、このＣＰＵは、ＵＮＩＸのＩＢＭバージョンである
ＡＩＸ（拡張対話式エグゼクティブ）などのマルチスレ
ッド化オペレーティング・システム下で動作することが
好ましい。本発明によれば、ＣＰＵ３０は、サーバ１２
と通信リンク２４との間のデータ通信を制御する通信ソ
フトウェアも実行する。それぞれのＣＰＵ３０は、ＡＩ
Ｘの下でオペレーティング・システムまたはユーザ（通
信ソフトウェア）プロセスのスレッド（すなわち、複数
の命令からなるスケジュール可能なストリーム）を並行
実行する。
１２のブロック図が示され、このサーバは本発明の好ま
しい実施例ではＩＢＭ ＲＩＳＣシステム／６０００な
どのマルチプロセッサ・コンピュータを含む。図示のよ
うに、サーバ１２は１つまたは複数のＣＰＵ３０を含
み、このＣＰＵは、ＵＮＩＸのＩＢＭバージョンである
ＡＩＸ（拡張対話式エグゼクティブ）などのマルチスレ
ッド化オペレーティング・システム下で動作することが
好ましい。本発明によれば、ＣＰＵ３０は、サーバ１２
と通信リンク２４との間のデータ通信を制御する通信ソ
フトウェアも実行する。それぞれのＣＰＵ３０は、ＡＩ
Ｘの下でオペレーティング・システムまたはユーザ（通
信ソフトウェア）プロセスのスレッド（すなわち、複数
の命令からなるスケジュール可能なストリーム）を並行
実行する。
【００１６】図示の通り、それぞれのＣＰＵ３０は、オ
ンボード・レベル１（Ｌ１）キャッシュ３２と、関連の
レベル２（Ｌ２）キャッシュ３４とを有する。当業者に
は分かるように、Ｌ１キャッシュ３２とＬ２キャッシュ
３４は、頻繁にアクセスされるデータと命令を格納す
る、比較的小さい高速メモリ部分を含む。ＣＰＵ３０の
１つが要求するデータまたは命令がプロセッサのＬ１キ
ャッシュ３２またはＬ２キャッシュ３４内に存在しない
場合、ＣＰＵ３０は、システム・バス３８を介してメイ
ン・メモリ３６または２次記憶装置４２から、要求した
データまたは命令にアクセスする。サーバ１２のアドレ
ス空間内のアドレスは、メモリ・マネージャ（図示せ
ず）により、Ｌ１キャッシュ３２と、Ｌ２キャッシュ３
４と、メイン・メモリ３６とを含むメモリ階層にマッピ
ングされる。サーバ／クライアント・トポロジを使用す
る多くのコンピュータ・ネットワークを代表するよう
に、サーバ１２のアドレス空間は、グローバル・ホスト
（オペレーティング・システム）アドレス空間とユーザ
・アドレス空間とに２分される。それぞれのユーザ・プ
ロセス、たとえば、通信ソフトウェアには、ユーザ・ア
ドレス空間の個別部分が割り振られる。
ンボード・レベル１（Ｌ１）キャッシュ３２と、関連の
レベル２（Ｌ２）キャッシュ３４とを有する。当業者に
は分かるように、Ｌ１キャッシュ３２とＬ２キャッシュ
３４は、頻繁にアクセスされるデータと命令を格納す
る、比較的小さい高速メモリ部分を含む。ＣＰＵ３０の
１つが要求するデータまたは命令がプロセッサのＬ１キ
ャッシュ３２またはＬ２キャッシュ３４内に存在しない
場合、ＣＰＵ３０は、システム・バス３８を介してメイ
ン・メモリ３６または２次記憶装置４２から、要求した
データまたは命令にアクセスする。サーバ１２のアドレ
ス空間内のアドレスは、メモリ・マネージャ（図示せ
ず）により、Ｌ１キャッシュ３２と、Ｌ２キャッシュ３
４と、メイン・メモリ３６とを含むメモリ階層にマッピ
ングされる。サーバ／クライアント・トポロジを使用す
る多くのコンピュータ・ネットワークを代表するよう
に、サーバ１２のアドレス空間は、グローバル・ホスト
（オペレーティング・システム）アドレス空間とユーザ
・アドレス空間とに２分される。それぞれのユーザ・プ
ロセス、たとえば、通信ソフトウェアには、ユーザ・ア
ドレス空間の個別部分が割り振られる。
【００１７】本発明によれば、サーバ１２は、パケット
ベース入出力アダプタ４２も含んでいる。入出力アダプ
タ４２は、サーバ１２とクライアント１４との間のデー
タ通信を容易にするために通信リンク２４に結合されて
いる。入出力アダプタ４２は、パケットベース・アダプ
タとして、アダプタ・メモリ４４を含み、このメモリは
通信リンク２４から入出力アダプタ４２が受信した１つ
または複数の情報パケットを格納することができる。ま
た、入出力アダプタ４２はオンボードＤＭＡ制御装置４
６を含み、この制御装置は、システム・バス３８に結合
され、ＤＭＡ転送を実行する他の「高機能」装置（図示
せず）と入出力アダプタ４２との間のアービトレーショ
ンを行う。当業者には分かるように、システム・ユニッ
ト１２は追加の装置を含んでいるが、これらの装置は、
本発明を理解するためには不要であり、したがって、簡
略化のために図２から省略されている。
ベース入出力アダプタ４２も含んでいる。入出力アダプ
タ４２は、サーバ１２とクライアント１４との間のデー
タ通信を容易にするために通信リンク２４に結合されて
いる。入出力アダプタ４２は、パケットベース・アダプ
タとして、アダプタ・メモリ４４を含み、このメモリは
通信リンク２４から入出力アダプタ４２が受信した１つ
または複数の情報パケットを格納することができる。ま
た、入出力アダプタ４２はオンボードＤＭＡ制御装置４
６を含み、この制御装置は、システム・バス３８に結合
され、ＤＭＡ転送を実行する他の「高機能」装置（図示
せず）と入出力アダプタ４２との間のアービトレーショ
ンを行う。当業者には分かるように、システム・ユニッ
ト１２は追加の装置を含んでいるが、これらの装置は、
本発明を理解するためには不要であり、したがって、簡
略化のために図２から省略されている。
【００１８】次に図３および図４を参照すると、これら
の図には、本発明の第１の好ましい実施例により通信ネ
ットワークから情報を受信する方法の流れ図とタイムラ
インが示されている。まず図３を参照すると、プロセス
は、入出力アダプタ４２が通信リンク２４から情報パケ
ットの受信を開始したときにブロック６０から始まる。
その情報パケットを受信しながら、入出力アダプタ４２
はアダプタ・メモリ４４内に情報パケットを格納する。
図４では情報パケットの受信がバー８４で表されてい
る。次にプロセスはブロック６０からブロック６２に移
行し、ブロック６２は、パケット・ヘッダの受信完了が
保証できるようになると、ただちに入出力アダプタ４２
がサーバ１２内のホスト・アドレス空間へのパケット・
ヘッダのＤＭＡ転送を実行することを示している。ヘッ
ダのＤＭＡ転送を起動するのに必要なデータの限界量は
接続ごとに構成可能であり、それにより、通信ソフトウ
ェアはヘッダの到着完了が保証できるようになる前に受
信すべきデータの量を指定することができる。破線で示
すように、通信ソフトウェアがアダプタ・メモリ４４に
直接アクセスできない場合のみ、パケット・ヘッダがサ
ーバ１２内のホスト・アドレス空間に転送される。それ
以外の場合は、ブロック６２は実行されず、プロセスは
ブロック６４に移行する。
の図には、本発明の第１の好ましい実施例により通信ネ
ットワークから情報を受信する方法の流れ図とタイムラ
インが示されている。まず図３を参照すると、プロセス
は、入出力アダプタ４２が通信リンク２４から情報パケ
ットの受信を開始したときにブロック６０から始まる。
その情報パケットを受信しながら、入出力アダプタ４２
はアダプタ・メモリ４４内に情報パケットを格納する。
図４では情報パケットの受信がバー８４で表されてい
る。次にプロセスはブロック６０からブロック６２に移
行し、ブロック６２は、パケット・ヘッダの受信完了が
保証できるようになると、ただちに入出力アダプタ４２
がサーバ１２内のホスト・アドレス空間へのパケット・
ヘッダのＤＭＡ転送を実行することを示している。ヘッ
ダのＤＭＡ転送を起動するのに必要なデータの限界量は
接続ごとに構成可能であり、それにより、通信ソフトウ
ェアはヘッダの到着完了が保証できるようになる前に受
信すべきデータの量を指定することができる。破線で示
すように、通信ソフトウェアがアダプタ・メモリ４４に
直接アクセスできない場合のみ、パケット・ヘッダがサ
ーバ１２内のホスト・アドレス空間に転送される。それ
以外の場合は、ブロック６２は実行されず、プロセスは
ブロック６４に移行する。
【００１９】ブロック６４は、パケット・ヘッダが受信
されたことを入出力アダプタ４２が通信ソフトウェアに
通知することを示している。図４ではパケット・ヘッダ
の通知がバー８６で示されている。次にブロック６６で
は、通信ソフトウェアがパケット・ヘッダへの問合せを
行い、アダプタ・メモリ４４からサーバ１２内のユーザ
・アドレス空間へのパケットのＤＭＡ転送をセットアッ
プする。通信ソフトウェアはパケット全体が到着する前
にＤＭＡ転送の準備をすることができる。というのは、
パケット・ヘッダが、プロトコルＩＤ、宛先アドレス、
パケットの長さなど、ＤＭＡ転送を実行するのに必要な
情報を含んでいるからである。したがって、図４のバー
８８が示すように、本発明は、パケットの受信が完了す
る前にパケット・ヘッダを処理することにより、待ち時
間を短縮する。これに対して、通信ネットワークからデ
ータを受信する従来の方法では、図７に示すように、パ
ケット全体の受信後のみ、パケット・ヘッダの処理を行
う。
されたことを入出力アダプタ４２が通信ソフトウェアに
通知することを示している。図４ではパケット・ヘッダ
の通知がバー８６で示されている。次にブロック６６で
は、通信ソフトウェアがパケット・ヘッダへの問合せを
行い、アダプタ・メモリ４４からサーバ１２内のユーザ
・アドレス空間へのパケットのＤＭＡ転送をセットアッ
プする。通信ソフトウェアはパケット全体が到着する前
にＤＭＡ転送の準備をすることができる。というのは、
パケット・ヘッダが、プロトコルＩＤ、宛先アドレス、
パケットの長さなど、ＤＭＡ転送を実行するのに必要な
情報を含んでいるからである。したがって、図４のバー
８８が示すように、本発明は、パケットの受信が完了す
る前にパケット・ヘッダを処理することにより、待ち時
間を短縮する。これに対して、通信ネットワークからデ
ータを受信する従来の方法では、図７に示すように、パ
ケット全体の受信後のみ、パケット・ヘッダの処理を行
う。
【００２０】次にプロセスはブロック６６からブロック
６８に移行し、ブロック６８はパケットの受信が完了し
たかどうかの判定を示している。パケットの受信が完了
していない場合、プロセスは、パケットの受信が完了す
るまでブロック６８で待機する。パケットの受信が完了
すると、プロセスはブロック７０に移行し、ブロック７
０は入出力アダプタ４２がアダプタ・メモリ４４からユ
ーザ・アドレス空間内の宛先アドレスへのパケットのＤ
ＭＡ転送を待ち行列化または開始することを示してい
る。図４ではアダプタ・メモリ４４からユーザ・アドレ
ス空間へのパケットのＤＭＡ転送がバー９０で表されて
いる。ＤＭＡ転送の待ち行列化は、たとえば、以前受信
したパケットがまだユーザ・アドレス空間に転送されて
いない場合に行われる。アダプタ・メモリ４４からユー
ザ・アドレス空間にパケットが転送される間に、ブロッ
ク７２でエラー検出が行われる。たとえば、パケット内
のデータのチェックサムを行って、伝送中にそのデータ
が壊れているかどうかを判定することができる。ブロッ
ク７２でエラーが検出された場合、プロセスはブロック
７４に移行し、ブロック７４は入出力アダプタ４４がＤ
ＭＡ転送を取り消すことを示している。次にプロセスは
ブロック７６に移行し、ブロック７６はエラーが検出さ
れたことを入出力アダプタ４２が通信ソフトウェアに通
知することを示している。その後、プロセスはブロック
８２で終了する。
６８に移行し、ブロック６８はパケットの受信が完了し
たかどうかの判定を示している。パケットの受信が完了
していない場合、プロセスは、パケットの受信が完了す
るまでブロック６８で待機する。パケットの受信が完了
すると、プロセスはブロック７０に移行し、ブロック７
０は入出力アダプタ４２がアダプタ・メモリ４４からユ
ーザ・アドレス空間内の宛先アドレスへのパケットのＤ
ＭＡ転送を待ち行列化または開始することを示してい
る。図４ではアダプタ・メモリ４４からユーザ・アドレ
ス空間へのパケットのＤＭＡ転送がバー９０で表されて
いる。ＤＭＡ転送の待ち行列化は、たとえば、以前受信
したパケットがまだユーザ・アドレス空間に転送されて
いない場合に行われる。アダプタ・メモリ４４からユー
ザ・アドレス空間にパケットが転送される間に、ブロッ
ク７２でエラー検出が行われる。たとえば、パケット内
のデータのチェックサムを行って、伝送中にそのデータ
が壊れているかどうかを判定することができる。ブロッ
ク７２でエラーが検出された場合、プロセスはブロック
７４に移行し、ブロック７４は入出力アダプタ４４がＤ
ＭＡ転送を取り消すことを示している。次にプロセスは
ブロック７６に移行し、ブロック７６はエラーが検出さ
れたことを入出力アダプタ４２が通信ソフトウェアに通
知することを示している。その後、プロセスはブロック
８２で終了する。
【００２１】ブロック７２に戻ると、ＤＭＡ転送中にエ
ラーが検出されなかった場合、プロセスはブロック７８
に移行し、ブロック７８はＤＭＡ転送が完了したかどう
かの判定を示している。完了していない場合、プロセス
はブロック７２に戻る。しかし、ＤＭＡ転送が完了して
いる場合、プロセスはブロック８０に移行し、ブロック
８０はＤＭＡ転送が完了したことを入出力アダプタ４２
が通信ソフトウェアに通知すること（図４のバー９２）
を示している。その場合、ソフトウェアは、データが受
信されたことをユーザに通知することができる。その
後、プロセスはブロック８２で終了する。
ラーが検出されなかった場合、プロセスはブロック７８
に移行し、ブロック７８はＤＭＡ転送が完了したかどう
かの判定を示している。完了していない場合、プロセス
はブロック７２に戻る。しかし、ＤＭＡ転送が完了して
いる場合、プロセスはブロック８０に移行し、ブロック
８０はＤＭＡ転送が完了したことを入出力アダプタ４２
が通信ソフトウェアに通知すること（図４のバー９２）
を示している。その場合、ソフトウェアは、データが受
信されたことをユーザに通知することができる。その
後、プロセスはブロック８２で終了する。
【００２２】図７との比較により、図３に示す通信ネッ
トワークから情報を受信する方法では、結果的に従来の
方法よりパフォーマンスが大幅に強化されることが明ら
かである。パケット・ヘッダのＤＭＡ転送を実行し、パ
ケットの受信中にパケットのＤＭＡ転送をセットアップ
することにより、本発明はパケット待ち時間を短縮す
る。しかし、図５に示す本発明の第２の好ましい実施例
で使用する、いわゆる即時ＤＭＡを使用すると、さらに
パフォーマンスを強化することができる。
トワークから情報を受信する方法では、結果的に従来の
方法よりパフォーマンスが大幅に強化されることが明ら
かである。パケット・ヘッダのＤＭＡ転送を実行し、パ
ケットの受信中にパケットのＤＭＡ転送をセットアップ
することにより、本発明はパケット待ち時間を短縮す
る。しかし、図５に示す本発明の第２の好ましい実施例
で使用する、いわゆる即時ＤＭＡを使用すると、さらに
パフォーマンスを強化することができる。
【００２３】次に図５を参照すると、同図には、本発明
の第２の好ましい実施例により通信ネットワークから情
報を受信する方法の流れ図が示されている。以下の説明
から明らかになるように、図５に示すプロセスは図３に
示すプロセスとかなり似ているが、図５に示す方法で
は、パケット全体の到着を待つのではなく、パケットを
受信しながらユーザ・アドレス空間に情報パケットを転
送する。プロセスがブロック１００から始まると、入出
力アダプタ４２は、通信リンク２４からの非同期データ
を待っている。図６のバー１２６が示すように、通信リ
ンク２４からパケットを受信しながら、プロセスはブロ
ック１００からブロック１０２に移行し、ブロック１０
２は、パケット・ヘッダが受信データ内に含まれること
を保証するのに十分なデータを入出力アダプタ４２が受
信すると、ただちに入出力アダプタ４２がアダプタ・メ
モリ４４からホスト・アドレス空間にパケット・ヘッダ
を伝送することを示している。第１の好ましい実施例と
同様、ブロック１０２は、ＣＰＵ３０上で実行されてい
る通信ソフトウェアがアダプタ・メモリ４４に直接アク
セスできない場合のみ必要になる。次にプロセスはブロ
ック１０４に移行し、ブロック１０４は、パケット・ヘ
ッダが受信されたことを通信ソフトウェアに通知するこ
とを示している。次に、通信ソフトウェアはブロック１
０６でパケット・ヘッダへの問合せを行い、ユーザ・ア
ドレス空間へのパケットのＤＭＡ転送をセットアップす
る。本発明の図示の実施例によれば、通信ソフトウェア
は、入出力アダプタ４２がそれを受信しているときにパ
ケットのそれぞれの所定のサブセットがユーザ・アドレ
ス空間に転送されるように、ＤＭＡ転送をセットアップ
する。当業者には分かるように、１つのパケット・サブ
セット内のデータの量は、接続ごとに通信ソフトウェア
によって設定することができる。図６ではＤＭＡ転送の
セットアップがバー１３０によって示されている。
の第２の好ましい実施例により通信ネットワークから情
報を受信する方法の流れ図が示されている。以下の説明
から明らかになるように、図５に示すプロセスは図３に
示すプロセスとかなり似ているが、図５に示す方法で
は、パケット全体の到着を待つのではなく、パケットを
受信しながらユーザ・アドレス空間に情報パケットを転
送する。プロセスがブロック１００から始まると、入出
力アダプタ４２は、通信リンク２４からの非同期データ
を待っている。図６のバー１２６が示すように、通信リ
ンク２４からパケットを受信しながら、プロセスはブロ
ック１００からブロック１０２に移行し、ブロック１０
２は、パケット・ヘッダが受信データ内に含まれること
を保証するのに十分なデータを入出力アダプタ４２が受
信すると、ただちに入出力アダプタ４２がアダプタ・メ
モリ４４からホスト・アドレス空間にパケット・ヘッダ
を伝送することを示している。第１の好ましい実施例と
同様、ブロック１０２は、ＣＰＵ３０上で実行されてい
る通信ソフトウェアがアダプタ・メモリ４４に直接アク
セスできない場合のみ必要になる。次にプロセスはブロ
ック１０４に移行し、ブロック１０４は、パケット・ヘ
ッダが受信されたことを通信ソフトウェアに通知するこ
とを示している。次に、通信ソフトウェアはブロック１
０６でパケット・ヘッダへの問合せを行い、ユーザ・ア
ドレス空間へのパケットのＤＭＡ転送をセットアップす
る。本発明の図示の実施例によれば、通信ソフトウェア
は、入出力アダプタ４２がそれを受信しているときにパ
ケットのそれぞれの所定のサブセットがユーザ・アドレ
ス空間に転送されるように、ＤＭＡ転送をセットアップ
する。当業者には分かるように、１つのパケット・サブ
セット内のデータの量は、接続ごとに通信ソフトウェア
によって設定することができる。図６ではＤＭＡ転送の
セットアップがバー１３０によって示されている。
【００２４】その後、プロセスはブロック１０８に移行
し、ブロック１０８は入出力アダプタ４２がパケット・
サブセットを受信したかどうかの判定を示している。受
信していない場合、パケット・サブセットが受信される
までプロセスはブロック１０８に戻る。次にプロセスは
ブロック１１０に移行し、ブロック１１０は入出力アダ
プタ４２がパケット・サブセットをユーザ・アドレス空
間に転送することを示している。ブロック１１２でＤＭ
Ａ転送中にエラーが検出された場合、プロセスはブロッ
ク１１４および１１６に移行し、これらのブロックは、
ＤＭＡ転送の取消しと、エラーが検出されたことを通信
ソフトウェアに通知することを示している。その後、プ
ロセスはブロック１２４で終了する。
し、ブロック１０８は入出力アダプタ４２がパケット・
サブセットを受信したかどうかの判定を示している。受
信していない場合、パケット・サブセットが受信される
までプロセスはブロック１０８に戻る。次にプロセスは
ブロック１１０に移行し、ブロック１１０は入出力アダ
プタ４２がパケット・サブセットをユーザ・アドレス空
間に転送することを示している。ブロック１１２でＤＭ
Ａ転送中にエラーが検出された場合、プロセスはブロッ
ク１１４および１１６に移行し、これらのブロックは、
ＤＭＡ転送の取消しと、エラーが検出されたことを通信
ソフトウェアに通知することを示している。その後、プ
ロセスはブロック１２４で終了する。
【００２５】ブロック１１２に戻り、パケット・サブセ
ットのＤＭＡ転送中にエラーが検出されなかった場合、
プロセスはブロック１１８に移行し、ブロック１１８は
パケット・サブセットのＤＭＡ転送が完了したかどうか
の判定を示している。完了していない場合、プロセスは
ブロック１１２に戻る。しかし、パケット・サブセット
のＤＭＡ転送が完了している場合、プロセスはブロック
１１８からブロック１２０に移行し、ブロック１２０は
パケット全体がアダプタ・メモリ４４からユーザ・アド
レス空間に転送されたかどうかの判定を示す。パケット
のＤＭＡ転送が完了していない場合、プロセスはブロッ
ク１０８に戻る。しかし、パケットのＤＭＡ転送が完了
している場合、プロセスはブロック１２２に移行する。
もう一度図６を参照すると、アダプタ・メモリ４４から
ユーザ・アドレス空間へのパケットのＤＭＡ転送はバー
１３２で表されている。図５のブロック１２２に戻る
と、入出力アダプタ４２は、アダプタ・メモリ４４から
ユーザ・アドレス空間へのパケットのＤＭＡ転送が完了
したことを通信ソフトウェアに通知する。図６ではＤＭ
Ａ完了の通知がバー１３４で示されている。その後、プ
ロセスはブロック１２４で終了する。
ットのＤＭＡ転送中にエラーが検出されなかった場合、
プロセスはブロック１１８に移行し、ブロック１１８は
パケット・サブセットのＤＭＡ転送が完了したかどうか
の判定を示している。完了していない場合、プロセスは
ブロック１１２に戻る。しかし、パケット・サブセット
のＤＭＡ転送が完了している場合、プロセスはブロック
１１８からブロック１２０に移行し、ブロック１２０は
パケット全体がアダプタ・メモリ４４からユーザ・アド
レス空間に転送されたかどうかの判定を示す。パケット
のＤＭＡ転送が完了していない場合、プロセスはブロッ
ク１０８に戻る。しかし、パケットのＤＭＡ転送が完了
している場合、プロセスはブロック１２２に移行する。
もう一度図６を参照すると、アダプタ・メモリ４４から
ユーザ・アドレス空間へのパケットのＤＭＡ転送はバー
１３２で表されている。図５のブロック１２２に戻る
と、入出力アダプタ４２は、アダプタ・メモリ４４から
ユーザ・アドレス空間へのパケットのＤＭＡ転送が完了
したことを通信ソフトウェアに通知する。図６ではＤＭ
Ａ完了の通知がバー１３４で示されている。その後、プ
ロセスはブロック１２４で終了する。
【００２６】図７および図８と比較しながら図６を検討
すると分かるように、本発明の第２の好ましい実施例で
は、従来のホストベースおよびパケットベース両方のア
ーキテクチャより効率が強化される。というのは、発生
順ではＤＭＡ転送のセットアップとＤＭＡ転送が入出力
アダプタ４２によるパケットの受信と重なっているから
である。さらに、エラー検出などのインラインＤＭＡサ
ービスが使用可能であり、ホスト・アドレス空間からユ
ーザ・アドレス空間への追加のコピー操作が除去されて
いるので、ホストベース・アーキテクチャの欠点が解決
されている。本発明の第２の好ましい実施例では第１の
好ましい実施例よりデータ受信待ち時間の短縮幅が大き
くなっているが、当業者であれば、いずれかの実施例を
実施することは、第２の好ましい実施例によって得られ
るパフォーマンスの改良とそれが必要とする複雑さの増
加とのバランスを取る設計上の判断であることが分かる
だろう。
すると分かるように、本発明の第２の好ましい実施例で
は、従来のホストベースおよびパケットベース両方のア
ーキテクチャより効率が強化される。というのは、発生
順ではＤＭＡ転送のセットアップとＤＭＡ転送が入出力
アダプタ４２によるパケットの受信と重なっているから
である。さらに、エラー検出などのインラインＤＭＡサ
ービスが使用可能であり、ホスト・アドレス空間からユ
ーザ・アドレス空間への追加のコピー操作が除去されて
いるので、ホストベース・アーキテクチャの欠点が解決
されている。本発明の第２の好ましい実施例では第１の
好ましい実施例よりデータ受信待ち時間の短縮幅が大き
くなっているが、当業者であれば、いずれかの実施例を
実施することは、第２の好ましい実施例によって得られ
るパフォーマンスの改良とそれが必要とする複雑さの増
加とのバランスを取る設計上の判断であることが分かる
だろう。
【００２７】上記のように、本発明は、通信ネットワー
クからデータを受信するための改良された方法およびシ
ステムを提供するものである。パケット全体を受信する
前にパケット・ヘッダが処理され、ＤＭＡ転送がセット
アップされるので、本発明はユーザが認識する待ち時間
を短縮する。
クからデータを受信するための改良された方法およびシ
ステムを提供するものである。パケット全体を受信する
前にパケット・ヘッダが処理され、ＤＭＡ転送がセット
アップされるので、本発明はユーザが認識する待ち時間
を短縮する。
【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２９】（１）通信ネットワークから情報を受信す
るためのデータ処理システム内の方法において、前記デ
ータ処理システムが前記通信ネットワークに結合された
通信アダプタと、ホスト・メモリとを有し、前記通信ア
ダプタがアダプタ・メモリを有し、前記通信ネットワー
クが、パケット・ヘッダとパケット・データとを含む情
報をパケット単位で前記データ処理システムに伝送し、
前記方法が、前記通信アダプタ内の前記アダプタ・メモ
リで前記通信ネットワークから情報パケットの一部を受
信するステップであって、前記情報パケットの前記一部
が少なくともパケット・ヘッダを含み、前記パケット・
ヘッダが前記情報パケットの長さと、前記ホスト・メモ
リ内の宛先アドレスとを指定するステップと、前記情報
パケットの前記一部の受信に対する応答として、前記パ
ケット・ヘッダへの問合せを行って、前記情報パケット
の前記長さと前記宛先アドレスとを求めるステップと、
前記パケット・ヘッダへの前記問合せに対する応答とし
て、前記アダプタ・メモリでの前記情報パケットの受信
中に、前記アダプタ・メモリから前記ホスト・メモリへ
の前記情報パケットの転送のパラメータを求めるステッ
プと、前記アダプタ・メモリから前記ホスト・メモリに
前記情報パケットを転送するステップとを含み、前記情
報パケットが前記宛先アドレスから始まる前記ホスト・
メモリ内のアドレスに格納され、データ受信の待ち時間
が最小限になることを特徴とする方法。 （２）前記情報パケットを前記ホスト・メモリに転送す
る前記ステップが、前記情報パケットの各所定のサブセ
ットの受信に対する応答として、前記情報パケットの前
記各所定のサブセットを前記ホスト・メモリに転送する
ステップを含むことを特徴とする、上記（１）に記載の
通信ネットワークから情報を受信するための方法。 （３）前記情報パケットを前記ホスト・メモリに転送す
る前記ステップが、前記情報パケットの最終部分を前記
アダプタ・メモリが受信したことに対する応答として実
行されることを特徴とする、上記（１）に記載の通信ネ
ットワークから情報を受信するための方法。 （４）前記ヘッダを含む前記情報パケットの前記一部の
受信に対する応答として、前記情報パケットの前記最終
部分を受信する前に前記アダプタ・メモリから前記ホス
ト・メモリに前記ヘッダを転送するステップをさらに含
むことを特徴とする、上記（３）に記載の通信ネットワ
ークから情報を受信するための方法。 （５）前記情報パケットを転送する前記ステップと並行
して、前記情報パケットがエラーを含んでいるかどうか
を検出するステップと、前記情報パケット内のエラーの
検出に対する応答として、前記アダプタ・メモリから前
記ホスト・メモリへの前記情報パケットの前記転送を取
り消すステップと、前記アダプタ・メモリから前記ホス
ト・メモリへの前記転送が完了する前に前記情報パケッ
ト内のエラーを検出できなかったことに対する応答とし
て、前記情報パケットが前記通信ネットワークから受信
されたことをユーザに通知するステップとをさらに含む
ことを特徴とする、上記（１）に記載の通信ネットワー
クから情報を受信するための方法。 （６）通信ネットワークから情報を受信するためのデー
タ処理システム内の装置において、前記データ処理シス
テムがホスト・メモリを有し、前記通信ネットワーク
が、パケット・ヘッダとパケット・データとを含む情報
をパケット単位で前記データ処理システムに伝送し、前
記装置が、前記通信ネットワークに結合され、アダプタ
・メモリを有する通信アダプタと、前記通信アダプタ内
の前記アダプタ・メモリで前記通信ネットワークから情
報パケットの一部を受信する手段であって、前記情報パ
ケットの前記一部が少なくともパケット・ヘッダを含
み、前記パケット・ヘッダが前記情報パケットの長さ
と、前記ホスト・メモリ内の宛先アドレスとを指定する
手段と、前記情報パケットの前記一部の受信に対する応
答として、前記パケット・ヘッダへの問合せを行って、
前記情報パケットの前記長さと前記宛先アドレスとを求
める手段と、前記パケット・ヘッダへの前記問合せに対
する応答として、前記アダプタ・メモリでの前記情報パ
ケットの受信中に、前記アダプタ・メモリから前記ホス
ト・メモリへの前記情報パケットの転送のパラメータを
求める手段と、その後、前記アダプタ・メモリから前記
ホスト・メモリに前記情報パケットを転送する手段とを
含み、前記情報パケットが前記宛先アドレスから始まる
前記ホスト・メモリ内のアドレスに格納され、データ受
信の待ち時間が最小限になることを特徴とする装置。 （７）前記情報パケットを前記ホスト・メモリに転送す
る前記手段が、前記情報パケットの各所定のサブセット
の受信に対する応答として、前記情報パケットの前記各
所定のサブセットを前記ホスト・メモリに転送する手段
を含むことを特徴とする、上記（６）に記載の通信ネッ
トワークから情報を受信するための装置。 （８）前記情報パケットを前記ホスト・メモリに転送す
る前記手段が、前記情報パケットの最終部分を前記アダ
プタ・メモリが受信したことに対する応答として、前記
アダプタ・メモリから前記ホスト・メモリに前記情報パ
ケットを転送することを特徴とする、上記（６）に記載
の通信ネットワークから情報を受信するための装置。 （９）前記ヘッダを含む前記情報パケットの前記一部の
受信に対する応答として、前記情報パケットの前記最終
部分を受信する前に前記アダプタ・メモリから前記ホス
ト・メモリに前記ヘッダを転送する手段をさらに含むこ
とを特徴とする、上記（８）に記載の通信ネットワーク
から情報を受信するための装置。 （１０）前記情報パケットがエラーを含んでいるかどう
かを検出する手段であって、前記アダプタ・メモリから
前記ホスト・メモリへの前記情報パケットの前記転送中
にエラーを検出する手段と、前記情報パケット内のエラ
ーの検出に対する応答として、前記アダプタ・メモリか
ら前記ホスト・メモリへの前記情報パケットの前記転送
を取り消す手段と、前記アダプタ・メモリから前記ホス
ト・メモリへの前記転送が完了する前に前記情報パケッ
ト内のエラーを検出できなかったことに対する応答とし
て、前記情報パケットが前記通信ネットワークから受信
されたことをユーザに通知する手段とをさらに含むこと
を特徴とする、上記（６）に記載の通信ネットワークか
ら情報を受信するための装置。
るためのデータ処理システム内の方法において、前記デ
ータ処理システムが前記通信ネットワークに結合された
通信アダプタと、ホスト・メモリとを有し、前記通信ア
ダプタがアダプタ・メモリを有し、前記通信ネットワー
クが、パケット・ヘッダとパケット・データとを含む情
報をパケット単位で前記データ処理システムに伝送し、
前記方法が、前記通信アダプタ内の前記アダプタ・メモ
リで前記通信ネットワークから情報パケットの一部を受
信するステップであって、前記情報パケットの前記一部
が少なくともパケット・ヘッダを含み、前記パケット・
ヘッダが前記情報パケットの長さと、前記ホスト・メモ
リ内の宛先アドレスとを指定するステップと、前記情報
パケットの前記一部の受信に対する応答として、前記パ
ケット・ヘッダへの問合せを行って、前記情報パケット
の前記長さと前記宛先アドレスとを求めるステップと、
前記パケット・ヘッダへの前記問合せに対する応答とし
て、前記アダプタ・メモリでの前記情報パケットの受信
中に、前記アダプタ・メモリから前記ホスト・メモリへ
の前記情報パケットの転送のパラメータを求めるステッ
プと、前記アダプタ・メモリから前記ホスト・メモリに
前記情報パケットを転送するステップとを含み、前記情
報パケットが前記宛先アドレスから始まる前記ホスト・
メモリ内のアドレスに格納され、データ受信の待ち時間
が最小限になることを特徴とする方法。 （２）前記情報パケットを前記ホスト・メモリに転送す
る前記ステップが、前記情報パケットの各所定のサブセ
ットの受信に対する応答として、前記情報パケットの前
記各所定のサブセットを前記ホスト・メモリに転送する
ステップを含むことを特徴とする、上記（１）に記載の
通信ネットワークから情報を受信するための方法。 （３）前記情報パケットを前記ホスト・メモリに転送す
る前記ステップが、前記情報パケットの最終部分を前記
アダプタ・メモリが受信したことに対する応答として実
行されることを特徴とする、上記（１）に記載の通信ネ
ットワークから情報を受信するための方法。 （４）前記ヘッダを含む前記情報パケットの前記一部の
受信に対する応答として、前記情報パケットの前記最終
部分を受信する前に前記アダプタ・メモリから前記ホス
ト・メモリに前記ヘッダを転送するステップをさらに含
むことを特徴とする、上記（３）に記載の通信ネットワ
ークから情報を受信するための方法。 （５）前記情報パケットを転送する前記ステップと並行
して、前記情報パケットがエラーを含んでいるかどうか
を検出するステップと、前記情報パケット内のエラーの
検出に対する応答として、前記アダプタ・メモリから前
記ホスト・メモリへの前記情報パケットの前記転送を取
り消すステップと、前記アダプタ・メモリから前記ホス
ト・メモリへの前記転送が完了する前に前記情報パケッ
ト内のエラーを検出できなかったことに対する応答とし
て、前記情報パケットが前記通信ネットワークから受信
されたことをユーザに通知するステップとをさらに含む
ことを特徴とする、上記（１）に記載の通信ネットワー
クから情報を受信するための方法。 （６）通信ネットワークから情報を受信するためのデー
タ処理システム内の装置において、前記データ処理シス
テムがホスト・メモリを有し、前記通信ネットワーク
が、パケット・ヘッダとパケット・データとを含む情報
をパケット単位で前記データ処理システムに伝送し、前
記装置が、前記通信ネットワークに結合され、アダプタ
・メモリを有する通信アダプタと、前記通信アダプタ内
の前記アダプタ・メモリで前記通信ネットワークから情
報パケットの一部を受信する手段であって、前記情報パ
ケットの前記一部が少なくともパケット・ヘッダを含
み、前記パケット・ヘッダが前記情報パケットの長さ
と、前記ホスト・メモリ内の宛先アドレスとを指定する
手段と、前記情報パケットの前記一部の受信に対する応
答として、前記パケット・ヘッダへの問合せを行って、
前記情報パケットの前記長さと前記宛先アドレスとを求
める手段と、前記パケット・ヘッダへの前記問合せに対
する応答として、前記アダプタ・メモリでの前記情報パ
ケットの受信中に、前記アダプタ・メモリから前記ホス
ト・メモリへの前記情報パケットの転送のパラメータを
求める手段と、その後、前記アダプタ・メモリから前記
ホスト・メモリに前記情報パケットを転送する手段とを
含み、前記情報パケットが前記宛先アドレスから始まる
前記ホスト・メモリ内のアドレスに格納され、データ受
信の待ち時間が最小限になることを特徴とする装置。 （７）前記情報パケットを前記ホスト・メモリに転送す
る前記手段が、前記情報パケットの各所定のサブセット
の受信に対する応答として、前記情報パケットの前記各
所定のサブセットを前記ホスト・メモリに転送する手段
を含むことを特徴とする、上記（６）に記載の通信ネッ
トワークから情報を受信するための装置。 （８）前記情報パケットを前記ホスト・メモリに転送す
る前記手段が、前記情報パケットの最終部分を前記アダ
プタ・メモリが受信したことに対する応答として、前記
アダプタ・メモリから前記ホスト・メモリに前記情報パ
ケットを転送することを特徴とする、上記（６）に記載
の通信ネットワークから情報を受信するための装置。 （９）前記ヘッダを含む前記情報パケットの前記一部の
受信に対する応答として、前記情報パケットの前記最終
部分を受信する前に前記アダプタ・メモリから前記ホス
ト・メモリに前記ヘッダを転送する手段をさらに含むこ
とを特徴とする、上記（８）に記載の通信ネットワーク
から情報を受信するための装置。 （１０）前記情報パケットがエラーを含んでいるかどう
かを検出する手段であって、前記アダプタ・メモリから
前記ホスト・メモリへの前記情報パケットの前記転送中
にエラーを検出する手段と、前記情報パケット内のエラ
ーの検出に対する応答として、前記アダプタ・メモリか
ら前記ホスト・メモリへの前記情報パケットの前記転送
を取り消す手段と、前記アダプタ・メモリから前記ホス
ト・メモリへの前記転送が完了する前に前記情報パケッ
ト内のエラーを検出できなかったことに対する応答とし
て、前記情報パケットが前記通信ネットワークから受信
されたことをユーザに通知する手段とをさらに含むこと
を特徴とする、上記（６）に記載の通信ネットワークか
ら情報を受信するための装置。
【図１】本発明の方法およびシステムを有利に使用する
ことができる通信ネットワークの好ましい実施例を示す
図である。
ことができる通信ネットワークの好ましい実施例を示す
図である。
【図２】図１に示すサーバの好ましい実施例のブロック
図である。
図である。
【図３】本発明の第１の好ましい実施例により通信ネッ
トワークからデータ・パケットを受信するための方法を
示す流れ図である。
トワークからデータ・パケットを受信するための方法を
示す流れ図である。
【図４】図３に示す方法によるデータ・パケットの受信
中の事象を示すタイムラインである。
中の事象を示すタイムラインである。
【図５】本発明の第２の好ましい実施例により通信ネッ
トワークからデータ・パケットを受信するための方法を
示す流れ図である。
トワークからデータ・パケットを受信するための方法を
示す流れ図である。
【図６】図５に示す方法によるデータ・パケットの受信
中の事象を示すタイムラインである。
中の事象を示すタイムラインである。
【図７】データ処理システム内の従来のパケットベース
入出力アダプタによるデータ・パケットの受信中の事象
を示すタイムラインである。
入出力アダプタによるデータ・パケットの受信中の事象
を示すタイムラインである。
【図８】データ処理システム内の従来のホストベース入
出力アダプタによるデータ・パケットの受信中の事象を
示すタイムラインである。
出力アダプタによるデータ・パケットの受信中の事象を
示すタイムラインである。
１０ データ処理システム
１２ サーバ
１３ ローカル・エリア・ネットワーク（ＬＡＮ）
１４ クライアント
１６ パーソナル・コンピュータ
１８ 表示装置
２０ キーボード
２２ マウス
２４ 通信リンク
フロントページの続き
(72)発明者 フィリップ・エル・ライヒティ
アメリカ合衆国55901 ミネソタ州ロチ
ェスターシャトー・ロード ノース・ウ
ェスト 5704
(72)発明者 アルバート・エイ・スレーン
アメリカ合衆国55960 ミネソタ州オロ
ノコ リバー・ベンド ノース・ウェス
ト 10807
(56)参考文献 特開 平５−183603（ＪＰ，Ａ)
特開 昭64−82837（ＪＰ，Ａ)
特表 平６−511584（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 29/00 - 29/14
Claims (4)
- 【請求項１】ホスト・メモリを有し、パケット・ヘッダ
とパケット・データとを含む情報をパケット単位で伝送
する通信ネットワークに通信アダプタを介して接続され
たデータ処理システムにおいて通信ネットワークから情
報を受信するための方法であって、 情報パケットに含まれるパケット・ヘッダが、該情報パ
ケットの長さと、前記ホスト・メモリ内の宛先アドレス
とを指定する場合に、前記通信アダプタ内のアダプタ・
メモリで前記通信ネットワークから、少なくとも前記パ
ケット・ヘッダを含む、前記情報パケットの一部を受信
するステップと、 前記情報パケットの前記一部の受信に対する応答とし
て、前記アダプタ・メモリにおいて前記情報パケットの
最終部分を受信する前に、前記アダプタ・メモリから前
記ホスト・メモリへの前記情報パケットの転送を準備す
るステップと、 前記情報パケットの各所定のサブセットの受信に対する
応答として、前記情報パケットの前記各所定のサブセッ
トを、前記アダプタ・メモリから前記宛先アドレスから
始まる前記ホスト・メモリ内のアドレスに転送するステ
ップと、 前記情報パケットの前記各所定のサブセットの前記ホス
ト・メモリへの転送と並行して、前記情報パケットがエ
ラーを含んでいるかどうかを検出するステップと、 前記情報パケット内のエラーの検出に対する応答とし
て、前記アダプタ・メモリから前記ホスト・メモリへの
前記情報パケットの前記各所定のサブセットの前記転送
を取り消すステップと、 前記アダプタ・メモリから前記ホスト・メモリへの前記
情報パケットの前記各所定のサブセットの前記転送が完
了する前に前記情報パケット内のエラーを検出できなか
ったことに対する応答として、前記情報パケットが前記
通信ネットワークから受信されたという通知を提供する
ステップとを含む、 通信ネットワークから情報を受信するための方法。 - 【請求項２】前記パケット・ヘッダを含む前記情報パケ
ットの前記一部の受信に対する応答として、前記情報パ
ケットの前記最終部分を受信する前に前記アダプタ・メ
モリから前記ホスト・メモリに前記ヘッダを転送するス
テップをさらに含むことを特徴とする、請求項１に記載
の通信ネットワークから情報を受信するための方法。 - 【請求項３】ホスト・メモリを有し、パケット・ヘッダ
とパケット・データとを含む情報をパケット単位で伝送
する通信ネットワークに接続されたデータ処理システム
において通信ネットワークから情報を受信するための装
置であって、 前記通信ネットワークに結合され、アダプタ・メモリを
有する通信アダプタと、 情報パケットに含まれるパケット・ヘッダが、該情報パ
ケットの長さと、前記ホスト・メモリ内の宛先アドレス
とを指定する場合に、前記通信アダプタ内の前記アダプ
タ・メモリで前記通信ネットワークから、少なくとも前
記パケット・ヘッダを含む、前記情報パケットの一部を
受信する手段と、 前記情報パケットの前記一部の受信に対する応答とし
て、前記アダプタ・メモリにおいて前記情報パケットの
最終部分を受信する前に、前記アダプタ・メモリから前
記ホスト・メモリへの前記情報パケットの転送を準備す
る手段と、 前記情報パケットの各所定のサブセットの受信に対する
応答として、前記情報パケットの前記各所定のサブセッ
トを前記宛先アドレスから始まる前記ホスト・メモリ内
のアドレスに転送する手段と、 前記情報パケットの前記各所定のサブセットの前記ホス
ト・メモリへの転送中に、前記情報パケットがエラーを
含んでいるかどうかを検出する手段と、 前記情報パケット内のエラーの検出に対する応答とし
て、前記アダプタ・メモリから前記ホスト・メモリへの
前記情報パケットの前記各所定のサブセットの前記転送
を取り消す手段と、 前記アダプタ・メモリから前記ホスト・メモリへの前記
情報パケットの前記各所定のサブセットの前記転送が完
了する前に前記情報パケット内のエラーを検出できなか
ったことに対する応答として、前記情報パケットが前記
通信ネットワークから受信されたという通知を提供する
手段とを含む、 通信ネットワークから情報を受信するための装置。 - 【請求項４】前記パケット・ヘッダを含む前記情報パケ
ットの前記一部の受信に対する応答として、前記情報パ
ケットの前記最終部分を受信する前に前記アダプタ・メ
モリから前記ホスト・メモリに前記ヘッダを転送する手
段をさらに含むことを特徴とする、請求項３に記載の通
信ネットワークから情報を受信するための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US500491 | 1995-07-10 | ||
| US08/500,491 US5752078A (en) | 1995-07-10 | 1995-07-10 | System for minimizing latency data reception and handling data packet error if detected while transferring data packet from adapter memory to host memory |
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| JPH0934818A JPH0934818A (ja) | 1997-02-07 |
| JP3384686B2 true JP3384686B2 (ja) | 2003-03-10 |
Family
ID=23989647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP16455996A Expired - Fee Related JP3384686B2 (ja) | 1995-07-10 | 1996-06-25 | 通信ネットワークから情報を受信するための方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5752078A (ja) |
| EP (1) | EP0753817B1 (ja) |
| JP (1) | JP3384686B2 (ja) |
| DE (1) | DE69636029T2 (ja) |
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- 1995-07-10 US US08/500,491 patent/US5752078A/en not_active Expired - Fee Related
-
1996
- 1996-06-25 JP JP16455996A patent/JP3384686B2/ja not_active Expired - Fee Related
- 1996-06-26 DE DE69636029T patent/DE69636029T2/de not_active Expired - Lifetime
- 1996-06-26 EP EP96304731A patent/EP0753817B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69636029T2 (de) | 2006-10-05 |
| DE69636029D1 (de) | 2006-05-24 |
| US5752078A (en) | 1998-05-12 |
| EP0753817B1 (en) | 2006-04-12 |
| JPH0934818A (ja) | 1997-02-07 |
| EP0753817A1 (en) | 1997-01-15 |
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