JP3165050B2 - パケットエラー検出方式 - Google Patents
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Computer And Data Communications (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はパケットエラー検出
方式に関し、特にブロックごとに入力されるパケットデ
ータのエラーを検出するパケットエラー検出方式に関す
る。
方式に関し、特にブロックごとに入力されるパケットデ
ータのエラーを検出するパケットエラー検出方式に関す
る。
【０００２】
【従来の技術】従来、この種のパケットエラー検出方式
は、特別なハードウェアを使用せずにソフトウェアによ
り処理するのが一般的であるが、パケットエラーの検出
自体を全く行わないこともあった。
は、特別なハードウェアを使用せずにソフトウェアによ
り処理するのが一般的であるが、パケットエラーの検出
自体を全く行わないこともあった。
【０００３】
【発明が解決しようとする課題】したがって、この従来
のソフトウェアで処理する方式では、全体の処理速度が
遅いという問題点があった。
のソフトウェアで処理する方式では、全体の処理速度が
遅いという問題点があった。
【０００４】また、従来のパケットエラーを検出しない
手法は、パケットエラーが発生してもそれを知ることが
できないという問題点があった。
手法は、パケットエラーが発生してもそれを知ることが
できないという問題点があった。
【０００５】本発明の目的は、ハードウェアで構成した
演算部によってパケットデータのエラーを検出すること
により、パケット処理速度を高速化したパケットエラー
検出方式を提供することにある。
演算部によってパケットデータのエラーを検出すること
により、パケット処理速度を高速化したパケットエラー
検出方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、ブロッ
クごとに入力されるパケットデータを保存するメモリ
と、前記パケットデータに対し前記パケットデータのエ
ラーチェックのための所定の演算を行う、ハードウェア
で構成した演算部と、第１の回線から第２の回線に転送
すべき前記パケットデータを、前記第１の回線から受信
したとき、受信した前記パケットデータの前記メモリへ
のデータ転送を行い、前記メモリへのデータ転送が終了
したとき、前記メモリから前記演算部への前記パケット
データの第１のＤＭＡ転送の制御を行い、前記第１のＤ
ＭＡ転送により前記パケットデータを受信した前記演算
部が前記パケットデータに対して行った前記所定の演算
の結果、エラーが検出されなかったときは、前記メモリ
から前記第２の回線への第２のＤＭＡ転送の制御を行う
ＤＭＡ制御部と、前記データ転送及び前記第１のＤＭＡ
転送を前記ＤＭＡ制御部に指示し、前記演算部による演
算結果のエラー検出信号データを受け取って前記エラー
が検出されなかったときは前記第２のＤＭＡ転送を前記
ＤＭＡ制御部に指示し、前記エラーが検出されたときは
エラー処理を行う中央処理装置とを備えることを特徴と
するパケットエラー検出方式が得られる。
クごとに入力されるパケットデータを保存するメモリ
と、前記パケットデータに対し前記パケットデータのエ
ラーチェックのための所定の演算を行う、ハードウェア
で構成した演算部と、第１の回線から第２の回線に転送
すべき前記パケットデータを、前記第１の回線から受信
したとき、受信した前記パケットデータの前記メモリへ
のデータ転送を行い、前記メモリへのデータ転送が終了
したとき、前記メモリから前記演算部への前記パケット
データの第１のＤＭＡ転送の制御を行い、前記第１のＤ
ＭＡ転送により前記パケットデータを受信した前記演算
部が前記パケットデータに対して行った前記所定の演算
の結果、エラーが検出されなかったときは、前記メモリ
から前記第２の回線への第２のＤＭＡ転送の制御を行う
ＤＭＡ制御部と、前記データ転送及び前記第１のＤＭＡ
転送を前記ＤＭＡ制御部に指示し、前記演算部による演
算結果のエラー検出信号データを受け取って前記エラー
が検出されなかったときは前記第２のＤＭＡ転送を前記
ＤＭＡ制御部に指示し、前記エラーが検出されたときは
エラー処理を行う中央処理装置とを備えることを特徴と
するパケットエラー検出方式が得られる。
【０００７】また、前記演算部は受信した前記パケット
データのエラー検出を行うビット・インターリーブド・
パリティ演算部であり、このビット・インターリーブド
・パリティ演算部は前記パケットデータをラッチするた
めのイネーブル信号の生成タイミングを作り出すタイミ
ング生成部と、前記イネーブル信号のタイミングで前記
パケットデータをラッチしてビット・インターリーブド
・パリティ−１６演算を行うＢＩＰ−１６演算部と、こ
のＢＩＰ−１６演算部の演算結果を保持する演算結果レ
ジスタとから構成されることを特徴とするパケットエラ
ー検出方式が得られる。
データのエラー検出を行うビット・インターリーブド・
パリティ演算部であり、このビット・インターリーブド
・パリティ演算部は前記パケットデータをラッチするた
めのイネーブル信号の生成タイミングを作り出すタイミ
ング生成部と、前記イネーブル信号のタイミングで前記
パケットデータをラッチしてビット・インターリーブド
・パリティ−１６演算を行うＢＩＰ−１６演算部と、こ
のＢＩＰ−１６演算部の演算結果を保持する演算結果レ
ジスタとから構成されることを特徴とするパケットエラ
ー検出方式が得られる。
【０００８】さらに、前記ビット・インターリーブド・
パリティ演算部はパケット長情報をもとにチェックデー
タをラッチするためのラッチ信号を生成するカウンタ機
能付きタイミング生成部と、インターネット・プロトコ
ル・パケットに含まれる前記チェックデータをラッチす
るデータラッチ部と、前記チェックデータをチェックす
る比較部と、前記ＢＩＰ−１６演算部とを備えることを
特徴とするパケットエラー検出方式が得られる。
パリティ演算部はパケット長情報をもとにチェックデー
タをラッチするためのラッチ信号を生成するカウンタ機
能付きタイミング生成部と、インターネット・プロトコ
ル・パケットに含まれる前記チェックデータをラッチす
るデータラッチ部と、前記チェックデータをチェックす
る比較部と、前記ＢＩＰ−１６演算部とを備えることを
特徴とするパケットエラー検出方式が得られる。
【０００９】さらにまた、前記ビット・インターリーブ
ド・パリティ演算部をプログラマブル論理回路ブロック
で構成することを特徴とするパケットエラー検出方式が
得られる。
ド・パリティ演算部をプログラマブル論理回路ブロック
で構成することを特徴とするパケットエラー検出方式が
得られる。
【００１０】そして、前記プログラマブル論理回路ブロ
ックは、共通バスに接続された演算部と、書換え可能な
外付けＲＯＭとから構成されることを特徴とするパケッ
トエラー検出方式が得られる。
ックは、共通バスに接続された演算部と、書換え可能な
外付けＲＯＭとから構成されることを特徴とするパケッ
トエラー検出方式が得られる。
【００１１】
【発明の実施の形態】まず、本発明の作用について説明
すると、本発明では、メモリからデータを演算部にＤＭ
Ａ転送をすることにより、ブロックごとの入力データの
エラーチェックを行うことが可能になる。
すると、本発明では、メモリからデータを演算部にＤＭ
Ａ転送をすることにより、ブロックごとの入力データの
エラーチェックを行うことが可能になる。
【００１２】また、演算部をハードウェアで構成してい
るので、パケット処理速度を高速化することができる。
るので、パケット処理速度を高速化することができる。
【００１３】次に、本発明の実施形態について図面を参
照して説明する。
照して説明する。
【００１４】図１は本発明の一実施形態を示すパケット
エラー検出装置のブロック図である。
エラー検出装置のブロック図である。
【００１５】図１を参照すると、パケットエラー検出装
置１は、受信データを保存するメモリ１４と、メモリ１
４からのデータのＤＭＡ転送を制御するＤＭＡ制御部１
３と、ＤＭＡ制御部１３によりメモリ１４からＤＭＡ転
送されたデータを入力して所定の演算を実行するハード
ウェアで構成された演算部１２と、演算部１２による演
算結果のエラー検出信号データを受け取ってエラー処理
を行う中央処理装置（ＣＰＵ）１１とを備えている。
置１は、受信データを保存するメモリ１４と、メモリ１
４からのデータのＤＭＡ転送を制御するＤＭＡ制御部１
３と、ＤＭＡ制御部１３によりメモリ１４からＤＭＡ転
送されたデータを入力して所定の演算を実行するハード
ウェアで構成された演算部１２と、演算部１２による演
算結果のエラー検出信号データを受け取ってエラー処理
を行う中央処理装置（ＣＰＵ）１１とを備えている。
【００１６】続いて、本実施形態のパケットエラー検出
装置の動作について詳細に説明する。
装置の動作について詳細に説明する。
【００１７】まず、データを受信すると、ＣＰＵ１１は
ＤＭＡ制御部１３に転送指示信号ａを入力して、受信デ
ータをメモリ１４にデータ転送するように指示する。
ＤＭＡ制御部１３に転送指示信号ａを入力して、受信デ
ータをメモリ１４にデータ転送するように指示する。
【００１８】そして、メモリ１４へのデータｂの転送が
終了すると、ＣＰＵ１１はＤＭＡ制御部１３にＤＭＡ転
送指示信号ｃを入力して、メモリ１４から演算部１２に
データをＤＭＡ転送するように指示する。
終了すると、ＣＰＵ１１はＤＭＡ制御部１３にＤＭＡ転
送指示信号ｃを入力して、メモリ１４から演算部１２に
データをＤＭＡ転送するように指示する。
【００１９】ＤＭＡ制御部１３は、このＤＭＡ転送指示
信号ｃの指示によりメモリ１４からのデータｄを演算部
１２にＤＭＡ転送する。演算部１２は受信したデータｄ
に対してエラーチェックを行い、ＣＰＵ１１はこのチェ
ック結果ｆを読みに行ってエラー処理を行う。
信号ｃの指示によりメモリ１４からのデータｄを演算部
１２にＤＭＡ転送する。演算部１２は受信したデータｄ
に対してエラーチェックを行い、ＣＰＵ１１はこのチェ
ック結果ｆを読みに行ってエラー処理を行う。
【００２０】このように、本実施例によれば、パケット
処理のようなブロックごとの処理が可能となり、また、
演算部１２をハードウェアで構成することによって高速
処理が可能になる。
処理のようなブロックごとの処理が可能となり、また、
演算部１２をハードウェアで構成することによって高速
処理が可能になる。
【００２１】次に、本発明の具体的な一実施例について
図２を参照して説明する。
図２を参照して説明する。
【００２２】図２は本発明のパケットエラー検出方式の
具体的な一実施例を示すブロック図である。
具体的な一実施例を示すブロック図である。
【００２３】ここでは、ＩＰ（インターネット・プロト
コル：Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）パケット
を一例とし、パケットエラー検出装置でパケットのエラ
ーチェックを行う通信装置を例に挙げる。
コル：Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）パケット
を一例とし、パケットエラー検出装置でパケットのエラ
ーチェックを行う通信装置を例に挙げる。
【００２４】ＩＰはＯＳＩ（オープン・システムズ・イ
ンターコネクション：Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉｎ
ｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデル第３層のネッ
トワーク層におけるプロトコルとして代表的なものであ
り、データを伝送する際に、アドレッシングやルーティ
ングを行う機能を有している。
ンターコネクション：Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉｎ
ｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデル第３層のネッ
トワーク層におけるプロトコルとして代表的なものであ
り、データを伝送する際に、アドレッシングやルーティ
ングを行う機能を有している。
【００２５】本実施例のパケットエラー検出方式は、デ
ータを受信する第１の回線部２および第２の回線部３
と、この第１，第２の回線部２，３と共通バス４を通し
て接続されたパケットエラー検出装置１Ａとから構成さ
れ、パケットエラー検出装置１Ａは、装置内のすべての
制御を司るＣＰＵ１１と、ＤＭＡ転送を制御するＤＭＡ
制御部１３と、受信データを保存するメモリ１４と、メ
モリ１４からＤＭＡ転送されたデータを入力してＢＩＰ
（ビット・インターリーブド・パリティ：ＢｉｔＩｎｔ
ｅｒｌｅａｖｅｄ Ｐａｒｉｔｙ）−１６演算を実行し
てデータチェックを行うＢＩＰ演算部１２Ａとを備え、
これらＣＰＵ１１，ＢＩＰ演算部１２Ａ，ＤＭＡ制御部
１３およびメモリ１４は共通バス４に接続されている。
ータを受信する第１の回線部２および第２の回線部３
と、この第１，第２の回線部２，３と共通バス４を通し
て接続されたパケットエラー検出装置１Ａとから構成さ
れ、パケットエラー検出装置１Ａは、装置内のすべての
制御を司るＣＰＵ１１と、ＤＭＡ転送を制御するＤＭＡ
制御部１３と、受信データを保存するメモリ１４と、メ
モリ１４からＤＭＡ転送されたデータを入力してＢＩＰ
（ビット・インターリーブド・パリティ：ＢｉｔＩｎｔ
ｅｒｌｅａｖｅｄ Ｐａｒｉｔｙ）−１６演算を実行し
てデータチェックを行うＢＩＰ演算部１２Ａとを備え、
これらＣＰＵ１１，ＢＩＰ演算部１２Ａ，ＤＭＡ制御部
１３およびメモリ１４は共通バス４に接続されている。
【００２６】ここでＢＩＰ演算部１２Ａはハードウェア
で構成されている。ＢＩＰ−１６演算とは、１６ビット
ごとに各ビットの和（ＥＸ−ＯＲ）をとってパリティを
チェックする演算である。なお、ＩＰパケットのチェッ
クでは、パケットエラーが無ければ、ＢＩＰ−１６演算
の結果は“オール０”となる。
で構成されている。ＢＩＰ−１６演算とは、１６ビット
ごとに各ビットの和（ＥＸ−ＯＲ）をとってパリティを
チェックする演算である。なお、ＩＰパケットのチェッ
クでは、パケットエラーが無ければ、ＢＩＰ−１６演算
の結果は“オール０”となる。
【００２７】続いて、本実施例の動作について説明す
る。
る。
【００２８】図２を参照すると、例えば第１の回線部２
が第２の回線部３に転送すべきデータを受信すると、第
１の回線部２はデータｇをパケットｈに組み立てて、こ
のパケットｈを共通バス４を通してメモリ１４に転送す
る。
が第２の回線部３に転送すべきデータを受信すると、第
１の回線部２はデータｇをパケットｈに組み立てて、こ
のパケットｈを共通バス４を通してメモリ１４に転送す
る。
【００２９】このパケット転送が終了すると、ＣＰＵ１
１はメモリ１４からＢＩＰ演算部１２ＡへのＤＭＡ転送
を起動するようＤＭＡ転送指示信号ｃをＤＭＡ制御部１
３に入力する。
１はメモリ１４からＢＩＰ演算部１２ＡへのＤＭＡ転送
を起動するようＤＭＡ転送指示信号ｃをＤＭＡ制御部１
３に入力する。
【００３０】ＤＭＡ制御部１３はこのＤＭＡ転送指示信
号ｃに従って、パケットデータｅをメモリ１４から共通
バス４を経由してＢＩＰ演算部１２ＡにＤＭＡ転送す
る。
号ｃに従って、パケットデータｅをメモリ１４から共通
バス４を経由してＢＩＰ演算部１２ＡにＤＭＡ転送す
る。
【００３１】ＢＩＰ演算部１２Ａは受信したパケットデ
ータｅに対してＢＩＰ−１６演算を行ってエラー検出す
る。
ータｅに対してＢＩＰ−１６演算を行ってエラー検出す
る。
【００３２】ＣＰＵ１１はこの演算結果を読みに行く。
そして、演算結果が“オール０”であれば、ＣＰＵ１１
はメモリ１４から第２の回線部３へのデータのＤＭＡ転
送を実施するようＤＭＡ制御部１３に指示する。また、
演算結果が“オール０”でないときには、ＣＰＵ１１は
エラー処理を行う。
そして、演算結果が“オール０”であれば、ＣＰＵ１１
はメモリ１４から第２の回線部３へのデータのＤＭＡ転
送を実施するようＤＭＡ制御部１３に指示する。また、
演算結果が“オール０”でないときには、ＣＰＵ１１は
エラー処理を行う。
【００３３】なお、第１の回線部２がアドレス解決等の
データを受信したときは、ＣＰＵ１１はメモリ１４から
第１の回線部２へのデータをＤＭＡ転送するようＤＭＡ
制御部１３に指示する。
データを受信したときは、ＣＰＵ１１はメモリ１４から
第１の回線部２へのデータをＤＭＡ転送するようＤＭＡ
制御部１３に指示する。
【００３４】次に、ＢＩＰ演算部について図３および図
４を参照して説明する。
４を参照して説明する。
【００３５】図３は図２におけるＢＩＰ演算部の第１の
例を示すブロック図、図４は図２におけるＢＩＰ演算部
の第２の例を示すブロック図である。
例を示すブロック図、図４は図２におけるＢＩＰ演算部
の第２の例を示すブロック図である。
【００３６】まず、図３を参照すると、第１の例のＢＩ
Ｐ演算部１２ＡはパケットＰＫＴをラッチするためのラ
ッチイネーブル信号ＬＡＥを生成するタイミング生成部
１２１と、ラッチイネーブル信号ＬＡＥのタイミングで
パケットＰＫＴをラッチしてＢＩＰ−１６演算を実行す
るＢＩＰ−１６演算部１２２と、ＢＩＰ−１６演算部１
２２の演算結果を保持する演算結果レジスタ１２３とか
ら構成されている。
Ｐ演算部１２ＡはパケットＰＫＴをラッチするためのラ
ッチイネーブル信号ＬＡＥを生成するタイミング生成部
１２１と、ラッチイネーブル信号ＬＡＥのタイミングで
パケットＰＫＴをラッチしてＢＩＰ−１６演算を実行す
るＢＩＰ−１６演算部１２２と、ＢＩＰ−１６演算部１
２２の演算結果を保持する演算結果レジスタ１２３とか
ら構成されている。
【００３７】なお、タイミング生成部１２１，ＢＩＰ−
１６演算部１２２および演算結果レジスタ１２３はクロ
ック信号ＣＬＫに同期し、またクリア信号ＣＬＲにより
データをクリアする。
１６演算部１２２および演算結果レジスタ１２３はクロ
ック信号ＣＬＫに同期し、またクリア信号ＣＬＲにより
データをクリアする。
【００３８】続いて、この例のＢＩＰ演算部１２Ａの動
作について説明する。
作について説明する。
【００３９】タイミング生成部１２１はＢＩＰ演算部１
２Ａに入力されたライトイネーブル信号ＷＲＥからパケ
ットデータをラッチするラッチイネーブル信号ＬＡＥを
生成してＢＩＰ−１６演算部１２２に入力する。ＢＩＰ
−１６演算部１２２はこのラッチイネーブル信号ＬＡＥ
のタイミングでパケットＰＫＴをラッチして、ＢＩＰ−
１６演算を実行する。
２Ａに入力されたライトイネーブル信号ＷＲＥからパケ
ットデータをラッチするラッチイネーブル信号ＬＡＥを
生成してＢＩＰ−１６演算部１２２に入力する。ＢＩＰ
−１６演算部１２２はこのラッチイネーブル信号ＬＡＥ
のタイミングでパケットＰＫＴをラッチして、ＢＩＰ−
１６演算を実行する。
【００４０】そして、ＢＩＰ−１６演算部１２２の演算
結果は演算結果レジスタ１２３に保持される。ＣＰＵ１
１は演算結果レジスタ１２３の内容をリードしてエラー
の有無をチェックし、エラーが検出されたときはソフト
ウェア処理によりエラー解析を行う。
結果は演算結果レジスタ１２３に保持される。ＣＰＵ１
１は演算結果レジスタ１２３の内容をリードしてエラー
の有無をチェックし、エラーが検出されたときはソフト
ウェア処理によりエラー解析を行う。
【００４１】したがって、ＢＩＰ演算部の第１の例によ
れば、ハードウェアで構成されたＢＩＰ−１６演算部に
よりパケットのＢＩＰ−１６演算を行うので、ソフトウ
ェアでエラーチェックを行うよりも処理速度は高速化さ
れる。
れば、ハードウェアで構成されたＢＩＰ−１６演算部に
よりパケットのＢＩＰ−１６演算を行うので、ソフトウ
ェアでエラーチェックを行うよりも処理速度は高速化さ
れる。
【００４２】次に、図４を参照すると、第２の例のＢＩ
Ｐ演算部１２ＢはＩＰパケットＩＰＰＫＴをラッチする
ためのラッチイネーブル信号ＬＡＥを生成するカウンタ
機能付きタイミング生成部１２４と、ＩＰパケットＩＰ
ＰＫＴに含まれるチェックデータをカウンタ機能付きタ
イミング生成部１２４で生成するラッチ信号ＬＡＴによ
ってラッチするデータラッチ部１２５と、ラッチイネー
ブル信号ＬＡＥのタイミングでＩＰパケットＩＰＰＫＴ
をラッチしてＢＩＰ−１６演算を実行するＢＩＰ−１６
演算部１２６と、ＢＩＰ−１６演算部１２６の演算結果
のデータとデータラッチ部１２５にラッチしたデータと
を比較する比較部１２７とから構成されている。
Ｐ演算部１２ＢはＩＰパケットＩＰＰＫＴをラッチする
ためのラッチイネーブル信号ＬＡＥを生成するカウンタ
機能付きタイミング生成部１２４と、ＩＰパケットＩＰ
ＰＫＴに含まれるチェックデータをカウンタ機能付きタ
イミング生成部１２４で生成するラッチ信号ＬＡＴによ
ってラッチするデータラッチ部１２５と、ラッチイネー
ブル信号ＬＡＥのタイミングでＩＰパケットＩＰＰＫＴ
をラッチしてＢＩＰ−１６演算を実行するＢＩＰ−１６
演算部１２６と、ＢＩＰ−１６演算部１２６の演算結果
のデータとデータラッチ部１２５にラッチしたデータと
を比較する比較部１２７とから構成されている。
【００４３】ここで、ＩＰパケットＩＰＰＫＴに含まれ
るチェックデータとは、ＩＰヘッダ部のトータルレング
ス（Ｔｏｔａｌ Ｌｅｎｇｔｈ），ソースアドレス（Ｓ
ｏｕｒｃｅ Ａｄｄｒｅｓｓ），デスティネーション
・アドレス（Ｄｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓ
ｓ），プロトコル（Ｐｒｏｔｏｃｏｌ），ＴＣＰヘッダ
・チェックサム（ＴＣＰ Ｈｅａｄｅｒ Ｃｋｅｃｋｓ
ｕｍ）等である。
るチェックデータとは、ＩＰヘッダ部のトータルレング
ス（Ｔｏｔａｌ Ｌｅｎｇｔｈ），ソースアドレス（Ｓ
ｏｕｒｃｅ Ａｄｄｒｅｓｓ），デスティネーション
・アドレス（Ｄｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓ
ｓ），プロトコル（Ｐｒｏｔｏｃｏｌ），ＴＣＰヘッダ
・チェックサム（ＴＣＰ Ｈｅａｄｅｒ Ｃｋｅｃｋｓ
ｕｍ）等である。
【００４４】続いてこの例のＢＩＰ演算部１２Ｂの動作
について説明する。
について説明する。
【００４５】データラッチ部１２５はＩＰパケットＩＰ
ＰＫＴのレングス情報を抽出し、カウンタ機能付きタイ
ミング生成部１２４にレングス情報ＬＮＧの値を設定す
る。カウンタ機能付きタイミング生成部１２４はそのレ
ングス情報ＬＮＧをもとに、チェックデータをラッチす
るためのラッチ信号ＬＡＴを生成し、データラッチ部１
２５はそのラッチ信号ＬＡＴによりチェックデータＣＨ
Ｋをラッチする。
ＰＫＴのレングス情報を抽出し、カウンタ機能付きタイ
ミング生成部１２４にレングス情報ＬＮＧの値を設定す
る。カウンタ機能付きタイミング生成部１２４はそのレ
ングス情報ＬＮＧをもとに、チェックデータをラッチす
るためのラッチ信号ＬＡＴを生成し、データラッチ部１
２５はそのラッチ信号ＬＡＴによりチェックデータＣＨ
Ｋをラッチする。
【００４６】そして、データラッチ部１２５はチェック
データＣＨＫを比較部１２７に出力し、比較部１２７は
このチェックデータＣＨＫとＢＩＰ−１６演算部１２６
の演算結果とを比較してチェックする。ＣＰＵ１１は比
較部１２７の結果をリードすることにより、どのような
エラーが発生したかを解析することができる。
データＣＨＫを比較部１２７に出力し、比較部１２７は
このチェックデータＣＨＫとＢＩＰ−１６演算部１２６
の演算結果とを比較してチェックする。ＣＰＵ１１は比
較部１２７の結果をリードすることにより、どのような
エラーが発生したかを解析することができる。
【００４７】次に、図５は図１における演算部をプログ
ラマブル論理回路で構成したときのブロック図である。
ラマブル論理回路で構成したときのブロック図である。
【００４８】図５を参照すると、プログラマブルな論理
回路は共通バス４に接続された演算部（フィールド・プ
ログラマブル・ゲート・アレイ：ＦＰＧＡ）１２Ｃと、
書換え可能な外付けＲＯＭ５とから構成されており、外
付けＲＯＭ５の内容を書き換えることにより、任意のプ
ロトコルの処理が可能になる。
回路は共通バス４に接続された演算部（フィールド・プ
ログラマブル・ゲート・アレイ：ＦＰＧＡ）１２Ｃと、
書換え可能な外付けＲＯＭ５とから構成されており、外
付けＲＯＭ５の内容を書き換えることにより、任意のプ
ロトコルの処理が可能になる。
【００４９】
【発明の効果】以上説明したように本発明は、受信デー
タを保存するメモリと、ブロックごとに入力されるパケ
ットデータに対し所定の演算を行うハードウェアで構成
した演算部と、メモリから演算部へのデータのＤＭＡ転
送制御を行うＤＭＡ制御部と、演算部による演算結果の
エラー検出信号データを受け取ってエラー処理を行う中
央処理装置とを備えることにより、また、上記演算部は
受信したパケットデータのエラー検出を行うビット・イ
ンターリーブド・パリティ演算部であり、このビット・
インターリーブド・パリティ演算部はパケットデータを
ラッチするためのイネーブル信号の生成タイミングを作
り出すタイミング生成部と、イネーブル信号のタイミン
グでパケットデータをラッチしてＢＩＰ−１６演算を行
うＢＩＰ−１６演算部と、このＢＩＰ−１６演算部の演
算結果を保持する演算結果レジスタとから構成されるこ
とにより、パケットのＢＩＰ−１６演算をハードウェア
で行っているので、従来のソフトウェアで行うよりもパ
ケット処理速度が高速化され、また、ＢＩＰ演算部がＢ
ＩＰ演算中に中央処理装置は他の処理を実行することが
できるので、処理速度がさらに高速化されるという効果
を有する。
タを保存するメモリと、ブロックごとに入力されるパケ
ットデータに対し所定の演算を行うハードウェアで構成
した演算部と、メモリから演算部へのデータのＤＭＡ転
送制御を行うＤＭＡ制御部と、演算部による演算結果の
エラー検出信号データを受け取ってエラー処理を行う中
央処理装置とを備えることにより、また、上記演算部は
受信したパケットデータのエラー検出を行うビット・イ
ンターリーブド・パリティ演算部であり、このビット・
インターリーブド・パリティ演算部はパケットデータを
ラッチするためのイネーブル信号の生成タイミングを作
り出すタイミング生成部と、イネーブル信号のタイミン
グでパケットデータをラッチしてＢＩＰ−１６演算を行
うＢＩＰ−１６演算部と、このＢＩＰ−１６演算部の演
算結果を保持する演算結果レジスタとから構成されるこ
とにより、パケットのＢＩＰ−１６演算をハードウェア
で行っているので、従来のソフトウェアで行うよりもパ
ケット処理速度が高速化され、また、ＢＩＰ演算部がＢ
ＩＰ演算中に中央処理装置は他の処理を実行することが
できるので、処理速度がさらに高速化されるという効果
を有する。
【００５０】さらに、上記ＢＩＰ演算部はパケット長情
報をもとにチェックデータをラッチするためのラッチ信
号を生成するカウンタ機能付きタイミング生成部と、イ
ンターネット・プロトコル・パケットに含まれるチェッ
クデータをラッチするデータラッチ部と、チェックデー
タをチェックする比較部と、ＢＩＰ−１６演算部とを備
えることにより、発生したエラーの種類をもハードウェ
アで検出することが可能となり、処理速度は上記速度よ
りもさらに高速になるという効果を有する。
報をもとにチェックデータをラッチするためのラッチ信
号を生成するカウンタ機能付きタイミング生成部と、イ
ンターネット・プロトコル・パケットに含まれるチェッ
クデータをラッチするデータラッチ部と、チェックデー
タをチェックする比較部と、ＢＩＰ−１６演算部とを備
えることにより、発生したエラーの種類をもハードウェ
アで検出することが可能となり、処理速度は上記速度よ
りもさらに高速になるという効果を有する。
【００５１】さらにまた、上記ＢＩＰ演算部をプログラ
マブル論理回路ブロックで構成することにより、そし
て、このプログラマブル論理回路ブロックは、共通バス
に接続された演算部（ＦＰＧＡ）と、書換え可能な外付
けＲＯＭとから構成されることにより、任意のプロトコ
ルの処理が可能になるという効果を有する。
マブル論理回路ブロックで構成することにより、そし
て、このプログラマブル論理回路ブロックは、共通バス
に接続された演算部（ＦＰＧＡ）と、書換え可能な外付
けＲＯＭとから構成されることにより、任意のプロトコ
ルの処理が可能になるという効果を有する。
【図１】本発明の一実施形態を示すパケットエラー検出
装置のブロック図である。
装置のブロック図である。
【図２】本発明のパケットエラー検出方式の具体的な一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図３】図２におけるＢＩＰ演算部の第１の例を示すブ
ロック図である。
ロック図である。
【図４】図２におけるＢＩＰ演算部の第２の例を示すブ
ロック図である。
ロック図である。
【図５】図１における演算部をプログラマブル論理回路
で構成したときのブロック図である。
で構成したときのブロック図である。
１，１Ａ パケットエラー検出装置 ２ 第１の回線部 ３ 第２の回線部 ４ 共通バス ５ 外付けＲＯＭ １１ 中央処理装置（ＣＰＵ） １２ 演算部 １２Ａ，１２Ｂ ＢＩＰ演算部 １２Ｃ 演算部（ＦＰＧＡ） １３ ＤＭＡ制御部 １４ メモリ １２１ タイミング生成部 １２２，１２６ ＢＩＰ−１６演算部 １２３ 演算結果レジスタ １２４ カウンタ機能付きタイミング生成部 １２５ データラッチ部 １２７ 比較部 ＣＨＫ チェックデータ ＣＬＫ クロック信号 ＣＬＲ クリア信号 ＩＰＰＫＴ ＩＰパケット ＬＡＥ ラッチイネーブル信号 ＬＡＴ ラッチ信号 ＬＮＧ レングス情報 ＰＫＴ パケット ＷＲＥ ライトイネーブル信号 ａ 転送指示信号 ｂ，ｄ，ｇ データ ｃ ＤＭＡ転送指示信号 ｅ パケットデータ ｆ チェック結果 ｈ パケット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 幹治 福岡県福岡市早良区百道浜二丁目４番１ 号 九州日本電気通信システム株式会社 内 (56)参考文献 特開 昭63−136234（ＪＰ，Ａ) 特開 平５−37497（ＪＰ，Ａ) 特開 平６−214815（ＪＰ，Ａ) 特開 平６−78024（ＪＰ，Ａ) 特開 平６−68320（ＪＰ，Ａ) 特開 平３−233742（ＪＰ，Ａ) 特開 平７−177116（ＪＰ，Ａ) 特開 平７−50652（ＪＰ，Ａ) 特開 平６−132970（ＪＰ，Ａ) 特開 平５−91090（ＪＰ，Ａ) 特開 平４−322530（ＪＰ，Ａ) Ｊ．Ｔｏｕｃｈ，Ｂ．Ｐａｒｈａ ｍ，”Ｉｍｐｌｅｍｅｎｔｉｇｎ ｔｈ ｅ Ｉｎｔｅｒｎｅｔ Ｃｈｅｃｋｓｕ ｍ ｉｎ Ｈａｒｄｗａｒｅ，”Ｉｎｔ ｅｒｎｅｔ ＲＦＣ1936，Ａｐｒｉｌ 1996. 本多雅彦、福元啓介、外５名、「ＡＴ Ｍネットワークサーバの開発」ＮＥＣ技 報、Ｖｏｌ．50，Ｎｏ．６，1997年７ 月，ｐ．114−119 (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 - 13/53
Claims (5)
- 【請求項１】 ブロックごとに入力されるパケットデー
タを保存するメモリと、前記パケットデータに対し前記
パケットデータのエラーチェックのための所定の演算を
行う、ハードウェアで構成した演算部と、第１の回線か
ら第２の回線に転送すべき前記パケットデータを、前記
第１の回線から受信したとき、受信した前記パケットデ
ータの前記メモリへのデータ転送を行い、前記メモリへ
のデータ転送が終了したとき、前記メモリから前記演算
部への前記パケットデータの第１のＤＭＡ転送の制御を
行い、前記第１のＤＭＡ転送により前記パケットデータ
を受信した前記演算部が前記パケットデータに対して行
った前記所定の演算の結果、エラーが検出されなかった
ときは、前記メモリから前記第２の回線への第２のＤＭ
Ａ転送の制御を行うＤＭＡ制御部と、前記データ転送及
び前記第１のＤＭＡ転送を前記ＤＭＡ制御部に指示し、
前記演算部による演算結果のエラー検出信号データを受
け取って前記エラーが検出されなかったときは前記第２
のＤＭＡ転送を前記ＤＭＡ制御部に指示し、前記エラー
が検出されたときはエラー処理を行う中央処理装置とを
備えることを特徴とするパケットエラー検出方式。 - 【請求項２】 前記演算部は受信した前記パケットデー
タのエラー検出を行うビット・インターリーブド・パリ
ティ演算部であり、このビット・インターリーブド・パ
リティ演算部は前記パケットデータをラッチするための
イネーブル信号の生成タイミングを作り出すタイミング
生成部と、前記イネーブル信号のタイミングで前記パケ
ットデータをラッチしてビット・インターリーブド・パ
リティ−１６演算を行うＢＩＰ−１６演算部と、このＢ
ＩＰ−１６演算部の演算結果を保持する演算結果レジス
タとから構成されることを特徴とする請求項１記載のパ
ケットエラー検出方式。 - 【請求項３】 前記ビット・インターリーブド・パリテ
ィ演算部はパケット長情報をもとにチェックデータをラ
ッチするためのラッチ信号を生成するカウンタ機能付き
タイミング生成部と、インターネット・プロトコル・パ
ケットに含まれる前記チェックデータをラッチするデー
タラッチ部と、前記チェックデータをチェックする比較
部と、前記ＢＩＰ−１６演算部とを備えることを特徴と
する請求項２記載のパケットエラー検出方式。 - 【請求項４】 前記ビット・インターリーブド・パリテ
ィ演算部をプログラマブル論理回路ブロックで構成する
ことを特徴とする請求項２または３記載のパケットエラ
ー検出方式。 - 【請求項５】 前記プログラマブル論理回路ブロック
は、共通バスに接続された演算部と、書換え可能な外付
けＲＯＭとから構成されることを特徴とする請求項４記
載のパケットエラー検出方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34313096A JP3165050B2 (ja) | 1996-12-24 | 1996-12-24 | パケットエラー検出方式 |
| US08/995,862 US6105160A (en) | 1996-12-24 | 1997-12-22 | Packet error detecting device in a DMA transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34313096A JP3165050B2 (ja) | 1996-12-24 | 1996-12-24 | パケットエラー検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190481A JPH10190481A (ja) | 1998-07-21 |
| JP3165050B2 true JP3165050B2 (ja) | 2001-05-14 |
Family
ID=18359155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34313096A Expired - Fee Related JP3165050B2 (ja) | 1996-12-24 | 1996-12-24 | パケットエラー検出方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6105160A (ja) |
| JP (1) | JP3165050B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4098910B2 (ja) * | 1999-02-03 | 2008-06-11 | 富士通株式会社 | パケット転送制御装置及びパケット転送方法 |
| EP1035682A1 (en) * | 1999-03-06 | 2000-09-13 | Deutsche Thomson-Brandt Gmbh | Method and bus interface employing a memory in an integrated circuit for linking a bus with an application device |
| US6970451B1 (en) * | 1999-10-12 | 2005-11-29 | At&T Corp. | Smart routers-simple optics: network architecture for IP over WDM |
| GB2383440A (en) * | 2001-12-21 | 2003-06-25 | Sun Microsystems Inc | DMA memory system with further DMA unit |
| JP4344576B2 (ja) | 2003-09-26 | 2009-10-14 | 株式会社ルネサステクノロジ | パケット通信装置 |
| US8006001B2 (en) * | 2004-09-22 | 2011-08-23 | Lsi Corporation | Method and apparatus for manipulating direct memory access transfers |
| KR100530856B1 (ko) * | 2005-05-11 | 2005-11-23 | (주) 위즈네트 | 임베디드 시스템을 위한 고속 데이터 처리 기능을 가지는통신방법 및 그 장치 |
| JP5010862B2 (ja) * | 2006-07-13 | 2012-08-29 | 株式会社日立製作所 | 情報処理装置 |
| US7921237B1 (en) * | 2008-09-29 | 2011-04-05 | Network Appliance, Inc. | Preserving data integrity of DMA descriptors |
| GB2465801B (en) * | 2008-12-01 | 2014-05-14 | Micron Technology Inc | Method and apparatus for providing data access |
| US9880954B2 (en) * | 2008-12-01 | 2018-01-30 | Micron Technology, Inc. | Method and apparatus for providing data access |
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|---|---|---|---|---|
| JPS63136234A (ja) * | 1986-11-28 | 1988-06-08 | Canon Inc | チエツクサム計算方式 |
| JPH0241050A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | 通信装置 |
| JPH02119319A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | Ｃｒｃ符号生成回路 |
| JPH02181248A (ja) * | 1989-01-06 | 1990-07-16 | Fujitsu Ltd | Ｄｍａシステム |
| JPH03204257A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | ノードステーション |
| JPH03233742A (ja) * | 1990-02-09 | 1991-10-17 | Fujitsu Ltd | データチェック方式 |
| JPH04107014A (ja) * | 1990-08-28 | 1992-04-08 | Kenwood Corp | Ｃｒｃ誤り検出方式 |
| JPH04322530A (ja) * | 1991-04-22 | 1992-11-12 | Matsushita Electric Ind Co Ltd | ビットインターリーブドパリティ演算回路 |
| JPH0537497A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 誤り監視用ｂｉｐ−ｎ符号演算付加・照合回路 |
| JPH0535616A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | データ転送システム |
| JPH0575577A (ja) * | 1991-09-17 | 1993-03-26 | Fujitsu Ltd | データエラー検出装置 |
| JPH0591090A (ja) * | 1991-09-26 | 1993-04-09 | Fujitsu Ltd | ダブルバツフア構成におけるパリテイ演算回路 |
| US5430842A (en) * | 1992-05-29 | 1995-07-04 | Hewlett-Packard Company | Insertion of network data checksums by a network adapter |
| JPH0668320A (ja) * | 1992-08-14 | 1994-03-11 | Ricoh Co Ltd | 電子装置 |
| JP3005372B2 (ja) * | 1992-10-16 | 2000-01-31 | 日本電気株式会社 | 伝送品質監視方式 |
| JPH06214815A (ja) * | 1993-01-14 | 1994-08-05 | Mitsubishi Electric Corp | 直列パリティ算出回路 |
| JP2502263B2 (ja) * | 1993-06-18 | 1996-05-29 | 日本電気株式会社 | エラ―検出方式 |
| JP2933479B2 (ja) * | 1993-12-16 | 1999-08-16 | 日本電気株式会社 | デジタル信号伝送装置 |
| US5752078A (en) * | 1995-07-10 | 1998-05-12 | International Business Machines Corporation | System for minimizing latency data reception and handling data packet error if detected while transferring data packet from adapter memory to host memory |
-
1996
- 1996-12-24 JP JP34313096A patent/JP3165050B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-22 US US08/995,862 patent/US6105160A/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ｊ．Ｔｏｕｃｈ，Ｂ．Ｐａｒｈａｍ，"Ｉｍｐｌｅｍｅｎｔｉｇｎ ｔｈｅ Ｉｎｔｅｒｎｅｔ Ｃｈｅｃｋｓｕｍ ｉｎ Ｈａｒｄｗａｒｅ，"Ｉｎｔｅｒｎｅｔ ＲＦＣ１９３６，Ａｐｒｉｌ １９９６． |
| 本多雅彦、福元啓介、外５名、「ＡＴＭネットワークサーバの開発」ＮＥＣ技報、Ｖｏｌ．５０，Ｎｏ．６，１９９７年７月，ｐ．１１４−１１９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10190481A (ja) | 1998-07-21 |
| US6105160A (en) | 2000-08-15 |
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|---|---|---|---|
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