JP2754982B2 - シミュレート回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はシミュレート回路に関し、特に装
置を構成する複数のパッケージ各々との間の外部インタ
フェースとしてマルチポイントシリアルインタフェース
を用い、各パッケージのリアルタイム制御を行うソフト
ウェアの評価を行うシミュレート回路に関する。

【０００２】

【従来技術】ソフトウェアの新規開発において、制御時
にリアルタイム性が要求され、外部インタフェースがマ
ルチポイントシリアルインタフェースである装置の新規
ソフトウェアを評価する場合、実際の装置に近い環境で
該ソフトウェアの評価を行う必要がある。

【０００３】従来、この種のソフトウェアの評価を行う
シミュレート回路においては、図４に示すように、ＣＰ
Ｕ１にシリアルインタフェース送信バッファ部（以下送
信バッファ部とする）２およびシリアルインタフェース
受信バッファ部（以下受信バッファ部とする）３を介し
て接続されたＣＰＵ１側のシリアルインタフェース終端
部（以下終端部とする）８が接続されたマルチポイント
シリアルインタフェース（以下シリアルインタフェース
とする）９のパッケージ１〜Ｎ（図示せず）側の終端部
にシミュレート回路１０-1〜１０-Nを設置することによ
って対応している。このシミュレート回路１０-1〜１０
-Nはマルチポイントシリアルインタフェース終端部（以
下終端部とする）１０ａ-1〜１０ａ-Nと、シリアル伝送
用パケットの解析部１０ｂ-1〜１０ｂ-Nと、メモリ部１
０ｃ-1〜１０ｃ-Nとからなっている。

【０００４】メモリ部１０ｃ-1〜１０ｃ-Nは制御対象と
なるレジスタやセレクタの代りにそのデータを保持して
おり、シリアル伝送用パケットを使用してその内容の参
照や変更が可能となっている。また、メモリ部１０ｃ-1
〜１０ｃ-Nへの外部入力や外部入力生成部１２からの入
力もオア回路１１-1〜１１-Nを介して可能となってお
り、メモリ部１０ｃ-1〜１０ｃ-Nの内容を直接変更する
ことができ、自律変化にも対応できる構成となってい
る。

【０００５】新規ソフトウェアの評価を行う場合、図５
に示すように、評価対象ソフトウェアがパッケージ１〜
Ｎの制御データを出力すると（図５ステップ３０）、Ｃ
ＰＵ１は送信バッファ部２に評価対象ソフトウェアから
の制御データを書込む（図５ステップ３１）。

【０００６】送信バッファ部２に書込まれた制御データ
は終端部８からシリアルインタフェース９を介してパッ
ケージ１〜Ｎに対応する各シミュレート回路１０-1〜１
０-Nに送信される（図５ステップ３２）。

【０００７】各シミュレート回路１０-1〜１０-Nでは終
端部１０ａ-1〜１０ａ-Nが受信した制御データを解析部
１０ｂ-1〜１０ｂ-Nで解析する。すなわち、解析部１０
ｂ-1〜１０ｂ-Nは図６（ａ）に示す送信データフォーマ
ットのシリアル伝送用パケットにおける各フレーム内の
アドレスフィールドのパッケージＮｏ．およびコマンド
Ｎｏ．を解析し、パッケージＮｏ．が自パッケージのＮ
ｏ．であればそのフレームを取込んでコマンドＮｏ．に
応じた処理を行う（図５ステップ３３）。

【０００８】このとき、解析部１０ｂ-1〜１０ｂ-Nはコ
マンドＮｏ．が設定要求を示すものであれば、該フレー
ムのデータフィールドの値（設定結果データ）をメモリ
部１０ｃ-1〜１０ｃ-Nに書込み、その後にメモリ部１０
ｃ-1〜１０ｃ-Nに書込んだ設定結果データを設定応答デ
ータとして図６（ｂ）に示す受信データフォーマットの
シリアル伝送用パケットにおける各フレーム内のデータ
フィールドに書込み、該フレームを終端部１０ａ-1〜１
０ａ-Nからシリアルインタフェース９を介して終端部８
に出力する（図５ステップ３４）。

【０００９】また、解析部１０ｂ-1〜１０ｂ-Nはコマン
ドＮｏ．が読出し要求を示すものであれば、メモリ部１
０ｃ-1〜１０ｃ-Nの内容を読出し、その読出した値を読
出し応答としてシリアル伝送用パケットの各フレーム内
のデータフィールドに書込み、該フレームを終端部１０
ａ-1〜１０ａ-Nからシリアルインタフェース９を介して
終端部８に出力する（図５ステップ３５）。

【００１０】各シミュレート回路１０-1〜１０-Nの終端
部１０ａ-1〜１０ａ-Nからシリアルインタフェース９を
介して出力されたシリアル伝送用パケットの各フレーム
は終端部８で受信され、受信バッファ部３に書込まれる
（図５ステップ３６）。ＣＰＵ１は受信バッファ部３に
各シミュレート回路１０-1〜１０-Nからの応答データが
書込まれると、その応答データを受信バッファ部３から
読込み（図５ステップ３７）、評価対象ソフトウェアが
ＣＰＵ１に読込まれたパッケージ１〜Ｎの応答データを
入力して動作する（図２ステップ３８）。

【００１１】このような従来のシミュレート回路では、
シリアルインタフェース９のパッケージ１〜Ｎ側の終端
部にシミュレート回路１０-1〜１０-Nを設置しているの
で、シリアルインタフェース９の終端部にパッケージ１
〜Ｎと同様な回路が必要となり、メモリ部１０ｃ-1〜１
０ｃ-Nも各終端部単位に必要となるため、パッケージ１
〜Ｎの種別によってデータ量が異なる場合にそのメモリ
部１０ｃ-1〜１０ｃ-Nの使用効率が悪くなるという問題
がある。

【００１２】また、制御対象であるパッケージ１〜Ｎが
複数個で構成される装置では全パッケージ実装状態の評
価をする必要がある場合、すべての終端部に終端部１０
ａ-1〜１０ａ-Nと解析部１０ｂ-1〜１０ｂ-Nとメモリ部
１０ｃ-1〜１０ｃ-Nとを一組としたシミュレート回路１
０-1〜１０-Nを配置しなければならないという問題があ
る。

【００１３】さらに、あるパッケージのメモリに設定コ
マンドでデータが設定されることによって、該パッケー
ジとは別の他のパッケージのメモリの内容が変更される
場合、該設定コマンドに同期してそのメモリの内容を変
更するためには、パッケージ間を接続するインタフェー
スを設けて他のパッケージのメモリの内容を変更可能と
するか、あるいは設定コマンドによって設定されたある
パッケージの状態を制作者が確認後、改めて他のパッケ
ージのメモリの内容を外部入力によって変更する必要が
ある。前者の場合にはパッケージ間にインタフェースを
設けなければならないので、ハードウェア構成が複雑に
なるという問題があり、後者の場合には制作者を介する
ためにリアルタイム性が損われるという問題がある。

【００１４】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、ハードウェア構成を複
雑とすることなく、リアルタイム性を保証した高品質ソ
フトウェア評価環境を実現することができるシミュレー
ト回路の提供を目的とする。

【００１５】

【発明の構成】本発明によるシミュレート回路は、装置
を構成する複数のパッケージ各々をシリアルインタフェ
ースを介してリアルタイム制御を行うソフトウェアの評
価を行うためのシミュレート回路であって、前記ソフト
ウェアによって動作する中央処理装置と、前記中央処理
装置から前記複数のパッケージに送信されるシリアル伝
送用パケットを保持する送信バッファ手段と、前記複数
のパッケージから前記中央処理装置に送信されるシリア
ル伝送用パケットを保持する受信バッファ手段と、前記
複数のパッケージ各々に対応し、かつ前記シリアル伝送
用パケットのデータフィールドに対応する領域を有する
記憶手段と、前記領域の内容を他の領域に保持された内
容および外部入力の内容のうち少なくとも一方の内容に
基づいて変更する変更手段と、前記送信バッファ手段に
保持されたシリアル伝送用パケットを解析し、その解析
結果および該シリアル伝送用パケットの伝送先のパッケ
ージに対応する前記記憶手段の領域の内容にしたがって
該シリアル伝送用パケットに対する応答を生成して前記
受信バッファ手段に書込む解析手段とを設けたことを特
徴とする。

【００１６】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＣＰＵ１は評価対象ソフト
ウェアからのパッケージ１〜Ｎ（図示せず）の制御デー
タを保持するシリアルインタフェース送信バッファ部
（以下送信バッファ部とする）２と、解析部４からの応
答データを保持するシリアルインタフェース受信バッフ
ァ部（以下受信バッファ部とする）３とを介して解析部
４に接続されている。

【００１８】解析部４は送信バッファ部２に保持された
評価対象ソフトウェアからの制御データ、すなわち図６
（ａ）に示すような送信データフォーマットのシリアル
伝送用パケットの各フレームのアドレスフィールドのパ
ッケージＮｏ．およびコマンドＮｏ．を解析し、メモリ
５を用いてコマンドＮｏ．に応じた処理を行う。解析部
４はこの処理の結果である応答データ、すなわち図６
（ｂ）に示すような受信データフォーマットのシリアル
伝送用パケットの各フレームを受信バッファ部３に書込
む。

【００１９】メモリ５は各パッケージ１〜Ｎに対応する
領域（パッケージ１用メモリ、パッケージ２用メモリ、
……、パッケージＮ用メモリ）を有し、オア回路７を介
して入力される外部入力や外部入力生成部６で生成され
た外部入力によってその内容の変更が可能となってい
る。

【００２０】図２は本発明の一実施例の動作シーケンス
を示すフローチャートである。これら図１および図２を
用いて本発明の一実施例の動作について説明する。

【００２１】新規ソフトウェアの評価を行う場合、評価
対象ソフトウェアがパッケージ１〜Ｎの制御データを出
力すると（図２ステップ２０）、ＣＰＵ１は送信バッフ
ァ部２に評価対象ソフトウェアからの制御データを書込
む（図２ステップ２１）。

【００２２】送信バッファ部２に制御データが書込まれ
ると、解析部４は送信バッファ部２の内容を直接参照
し、パッケージ１〜Ｎの制御データを順次解析する（図
２ステップ２２）。この場合、送信バッファ部２には図
６（ａ）に示すような送信データフォーマットのシリア
ル伝送用パケットの各フレームが書込まれているので、
解析部４は各フレーム内のアドレスフィールドのパッケ
ージＮｏ．およびコマンドＮｏ．を解析し、コマンドＮ
ｏ．に応じた処理を行う。解析部４はその処理の結果を
該フレーム内のパッケージＮｏ．に対応するメモリ５の
領域に書込む（図２ステップ２３）。

【００２３】このとき、解析部４はコマンドＮｏ．が設
定要求を示すものであれば、該フレームのデータフィー
ルドの値（設定結果データ）をメモリ５のパッケージＮ
ｏ．に対応する領域に書込み、その後にメモリ５に書込
んだ設定結果データを設定応答データとして受信バッフ
ァ部３に書込む。この場合、受信バッファ部３には図６
（ｂ）に示すような受信データフォーマットのシリアル
伝送用パケットの各フレームが設定応答データとして書
込まれる（図２ステップ２４）。

【００２４】また、解析部４はコマンドＮｏ．が読出し
要求を示すものであれば、パッケージＮｏ．に対応する
メモリ５の領域の内容を読出し、その読出した値を読出
し応答として受信バッファ部３に書込む。この場合、受
信バッファ部３には図６（ｂ）に示すような受信データ
フォーマットのシリアル伝送用パケットの各フレームが
読出し応答として書込まれる（図２ステップ２５）。

【００２５】受信バッファ部３に応答データが書込まれ
ると、ＣＰＵ１は受信バッファ部３からその応答データ
を読込み（図２ステップ２６）、評価対象ソフトウェア
がＣＰＵ１に読込まれたパッケージ１〜Ｎの応答データ
を入力して動作する（図２ステップ２７）。

【００２６】図３は図１のメモリ５における状態遷移を
示す図である。図においては、パッケージ１のメモリに
設定コマンドでデータａが設定されることによって、パ
ッケージＮのメモリの内容がデータ２ａに変更される場
合を示している。

【００２７】この場合、メモリ５のパッケージ１に対応
する領域にデータａがセットされると、外部入力生成部
６で生成されたデータ２ａがオア回路７を介してメモリ
５のパッケージＮに対応する領域に書込まれる。すなわ
ち、外部入力生成部６はメモリ５の各領域を監視し、パ
ッケージ１に対応する領域にデータａがセットされたこ
とを検出すると、予め設定された動作シーケンスにした
がってデータ２ａを生成し、このデータ２ａをパッケー
ジＮに対応する領域を指定して出力する。

【００２８】よって、パッケージ１に対応する領域にデ
ータａをセットする設定コマンドに同期してパッケージ
Ｎに対応する領域の内容をデータ２ａに変更するとき、
従来のようにパッケージ間を接続するインタフェースを
設ける必要がなく、パッケージ１の状態を制作者が確認
後、改めてパッケージＮのメモリの内容を外部入力によ
って変更する必要もなくなる。これによって、ハードウ
ェア構成を複雑とすることなく、またリアルタイム性が
損われることなく、高品質ソフトウェア評価環境を実現
することができる。

【００２９】本発明の一実施例では装置組込みソフトウ
ェアにおいて、マルチポイントインタフェースを介して
複数のパッケージ１〜Ｎの制御を行う場合、装置組込み
ソフトウェア側からの切り口にはシリアルインタフェー
スの送信バッファおよび受信バッファのみである。ま
た、送信バッファおよび受信バッファ上であれば、複数
のパッケージ１〜Ｎのデータが同一メモリ上にあるた
め、複数のパッケージのデータを同時にアクセスするこ
とが可能である。これに着目し、装置組込みソフトウェ
アからの制御データの解析を送信バッファ部２上のデー
タで行い、その解析結果の応答を直接受信バッファ部３
に書込むことによって、装置組込みソフトウェアのシミ
ュレートを実現している。

【００３０】上記のような構成とすることによって、Ｃ
ＰＵ１側から見た場合、送信バッファ部２および受信バ
ッファ部３上で従来のシミュレート回路と同じ動作とな
るため、装置部のレジスタおよびセレクタの動作と同じ
環境で疑似的な装置環境を実現することができる。ま
た、制御対象の実装数に影響しない評価が可能となり、
しかもリアルタイム性も実現することができ、装置組込
みソフトウェアの評価を実現することができる。

【００３１】このように、ＣＰＵ１から送信バッファ部
２に書込まれた評価対象ソフトウェアからの制御データ
を解析部４によって解析してその解析結果をメモリ５の
パッケージ１〜Ｎ各々に対応する領域に書込み、その解
析結果による応答データを受信バッファ部３を介してＣ
ＰＵ１に送出するようにすることによって、従来マルチ
ポイントシリアルインタフェースの各終端部に配置して
いるシミュレート回路が不要になるとともに、評価対象
ソフトウェアの実機環境での評価で制御対象の実装数に
影響されることなく、評価対象ソフトウェアの評価を行
うことができる。すなわち、全パッケージが実装状態の
評価においてもハードウェア構成が大きくなることはな
く、制御対象に応じて必要な数だけ用意することができ
る。

【００３２】また、図３に示すように、パッケージ１の
メモリに設定コマンドでデータａが設定されることによ
って、パッケージＮのメモリの内容がデータ２ａに変更
されるような場合でも、外部入力生成部６に予め動作シ
ーケンスを設定しておくことによって、該設定コマンド
に同期してパッケージＮのメモリの内容をデータ２ａに
変更することができ、従来のようにハードウェア構成が
複雑となったり、リアルタイム性が損われるということ
はない。よって、ハードウェア構成を複雑とすることな
く、リアルタイム性を保証した高品質ソフトウェア評価
環境を実現することができる。

【００３３】

【発明の効果】以上説明したように本発明によれば、中
央処理装置から複数のパッケージに送信されるシリアル
伝送用パケットを保持する送信バッファの内容を解析
し、その解析結果および該シリアル伝送用パケットの伝
送先のパッケージに対応するメモリの領域の内容にした
がって該シリアル伝送用パケットに対する応答を生成し
て受信バッファに書込むようにすることによって、ハー
ドウェア構成を複雑とすることなく、リアルタイム性を
保証した高品質ソフトウェア評価環境を実現することが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作シーケンスを示すフロ
ーチャートである。

【図３】図１のメモリにおける状態遷移を示す図であ
る。

【図４】従来例の構成を示すブロック図である。

【図５】従来例の動作シーケンスを示すフローチャート
である。

【図６】シリアルインタフェースのデータフォーマット
例を示す図である。

【符号の説明】

１ ＣＰＵ ２ シリアルインタフェース送信バッファ部 ３ シリアルインタフェース受信バッファ部 ４ 解析部 ５ メモリ ６ 外部入力生成部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 - 11/26 G06F 11/28 - 11/34

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 装置を構成する複数のパッケージ各々を
   シリアルインタフェースを介してリアルタイム制御を行
   うソフトウェアの評価を行うためのシミュレート回路で
   あって、前記ソフトウェアによって動作する中央処理装
   置と、前記中央処理装置から前記複数のパッケージに送
   信されるシリアル伝送用パケットを保持する送信バッフ
   ァ手段と、前記複数のパッケージから前記中央処理装置
   に送信されるシリアル伝送用パケットを保持する受信バ
   ッファ手段と、前記複数のパッケージ各々に対応し、か
   つ前記シリアル伝送用パケットのデータフィールドに対
   応する領域を有する記憶手段と、前記領域の内容を他の
   領域に保持された内容および外部入力の内容のうち少な
   くとも一方の内容に基づいて変更する変更手段と、前記
   送信バッファ手段に保持されたシリアル伝送用パケット
   を解析し、その解析結果および該シリアル伝送用パケッ
   トの伝送先のパッケージに対応する前記記憶手段の領域
   の内容にしたがって該シリアル伝送用パケットに対する
   応答を生成して前記受信バッファ手段に書込む解析手段
   とを設けたことを特徴とするシミュレート回路。