JP2502263B2 - エラ―検出方式 - Google Patents
エラ―検出方式Info
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- JP2502263B2 JP2502263B2 JP5147536A JP14753693A JP2502263B2 JP 2502263 B2 JP2502263 B2 JP 2502263B2 JP 5147536 A JP5147536 A JP 5147536A JP 14753693 A JP14753693 A JP 14753693A JP 2502263 B2 JP2502263 B2 JP 2502263B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタルデータ伝送多
重化システムにおける伝送路上で発生したエラーを検出
し解析するためのエラー検出方式に関する。
重化システムにおける伝送路上で発生したエラーを検出
し解析するためのエラー検出方式に関する。
【０００２】
【従来の技術】従来の同期転送モジュール−レベル１
（ＳＴＭ−１）信号中のＴＵチャネルについてのエラー
検出方式では、図５に示すように、オクテット多重され
たＳＴＭ−１信号１１１をビット単位に８多重分離を行
う多重分離化器１０１と、その８多重分離された８本の
信号２１１、これのフレーム先頭タイミングを表わすフ
レーム信号２１２、ＳＴＭ−１信号１１１とエラー検出
方式内との周波数の差を吸収する為のデスタッフパルス
信号２１３を多重分離化器１０１から受信し、それらの
信号をさらにＴＵチャネル単位（ここではＴＵ−１２を
例にとりＳＴＭ−１＝６３×ＴＭ−１２とする）に６３
多重分離を行う６３多重分離化器２０１と、各ＴＵ−１
２チャネル単位に分離された信号３１０１〜３１６３お
よびそれぞれのＴＵ−１２信号について、その信号Ｖ５
バイトの出現タイミングを表わす信号に応じて、主信号
についてのパリティ計算（ここではＣ．Ｃ．Ｉ．Ｔ．Ｔ
勧告Ｇ７０９，４．２項に記されているＢＩＰ−２計
算）を行い、その結果をＶ５バイト中のＢＩＰ−２のデ
ータと比較解析することにより、そのフレーム中にエラ
ーが存在すか否かを表わす信号４１０１〜４１６３を発
生して出力する６３個のエラー解析器３０１〜３６３
と、解析結果をまとめて集計を行うアラーム収集器４０
１とを有している。
（ＳＴＭ−１）信号中のＴＵチャネルについてのエラー
検出方式では、図５に示すように、オクテット多重され
たＳＴＭ−１信号１１１をビット単位に８多重分離を行
う多重分離化器１０１と、その８多重分離された８本の
信号２１１、これのフレーム先頭タイミングを表わすフ
レーム信号２１２、ＳＴＭ−１信号１１１とエラー検出
方式内との周波数の差を吸収する為のデスタッフパルス
信号２１３を多重分離化器１０１から受信し、それらの
信号をさらにＴＵチャネル単位（ここではＴＵ−１２を
例にとりＳＴＭ−１＝６３×ＴＭ−１２とする）に６３
多重分離を行う６３多重分離化器２０１と、各ＴＵ−１
２チャネル単位に分離された信号３１０１〜３１６３お
よびそれぞれのＴＵ−１２信号について、その信号Ｖ５
バイトの出現タイミングを表わす信号に応じて、主信号
についてのパリティ計算（ここではＣ．Ｃ．Ｉ．Ｔ．Ｔ
勧告Ｇ７０９，４．２項に記されているＢＩＰ−２計
算）を行い、その結果をＶ５バイト中のＢＩＰ−２のデ
ータと比較解析することにより、そのフレーム中にエラ
ーが存在すか否かを表わす信号４１０１〜４１６３を発
生して出力する６３個のエラー解析器３０１〜３６３
と、解析結果をまとめて集計を行うアラーム収集器４０
１とを有している。
【０００３】
【発明が解決しようとする課題】この従来のエラー検出
方式では、ＴＵチャネル単位にＳＭＴ−１信号を多重分
離化しエラーの検出解析を行っているため、全く同じ検
出回路すなわちエラー解析器３０１〜３６３が６３個必
要であり、非常に低いエラーレイト（例えば１０-8，１
０-9等）の検出を行うには長時間のサンプリングが必要
なため、何分間もの所要時間を費やさなければならず、
１個あたりの回路規模も大きくなり、それらが６３個必
要となると莫大な回路規模になり、それらの回路にへ消
費される電力も増大して効率的にエラー解析を行うこと
が非常に困難である。
方式では、ＴＵチャネル単位にＳＭＴ−１信号を多重分
離化しエラーの検出解析を行っているため、全く同じ検
出回路すなわちエラー解析器３０１〜３６３が６３個必
要であり、非常に低いエラーレイト（例えば１０-8，１
０-9等）の検出を行うには長時間のサンプリングが必要
なため、何分間もの所要時間を費やさなければならず、
１個あたりの回路規模も大きくなり、それらが６３個必
要となると莫大な回路規模になり、それらの回路にへ消
費される電力も増大して効率的にエラー解析を行うこと
が非常に困難である。
【０００４】
【課題を解決するための手段】本発明のエラー検出方式
は、デジタル伝送多重化システムの多重化信号の中の各
チャネル信号エラーを検出する時に、オクテット多重化
された前記多重化信号をビット単位に分離を行う多重分
離化器と、その分離化された前記多重化信号中にフロー
ティングしているＶＣ４信号のＰＯＨ（パスオーバーヘ
ッド）中のＪ１バイトをＳＯＨ（セクションオーバーヘ
ッド）中に３バイト存在する一番右側のＨ３バイトの隣
に位置するようにＡＵポインタ値をゼロとし、各ＴＵチ
ャネル信号のポインタ値（Ｖ１，Ｖ２）を付け替えるＴ
Ｕアライナーと、前記ＴＵアライナーにて処理されたＳ
ＴＭ−１信号中の各チャネル信号と本信号中のＰＯＨバ
イトであるＶ５バイトとを解析することにより判断され
るエラーを、各ＴＵチャネル単位に多重分離を行うこと
なく多重化されたＳＴＭ−１信号のままでエラー検出を
行いアラームとして報告するエラー検出回路とを備えて
いる。
は、デジタル伝送多重化システムの多重化信号の中の各
チャネル信号エラーを検出する時に、オクテット多重化
された前記多重化信号をビット単位に分離を行う多重分
離化器と、その分離化された前記多重化信号中にフロー
ティングしているＶＣ４信号のＰＯＨ（パスオーバーヘ
ッド）中のＪ１バイトをＳＯＨ（セクションオーバーヘ
ッド）中に３バイト存在する一番右側のＨ３バイトの隣
に位置するようにＡＵポインタ値をゼロとし、各ＴＵチ
ャネル信号のポインタ値（Ｖ１，Ｖ２）を付け替えるＴ
Ｕアライナーと、前記ＴＵアライナーにて処理されたＳ
ＴＭ−１信号中の各チャネル信号と本信号中のＰＯＨバ
イトであるＶ５バイトとを解析することにより判断され
るエラーを、各ＴＵチャネル単位に多重分離を行うこと
なく多重化されたＳＴＭ−１信号のままでエラー検出を
行いアラームとして報告するエラー検出回路とを備えて
いる。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。まずＴＵ−１２アライナー３０１から、管理ユニッ
トＡＵ４レベルのポジティブ、ネガティブが無く、バイ
トＪ１がポインタ値０なるように整列された１９Ｍｂｐ
ｓ信号３１１が出力され、同時にＶ１バイトの存在する
フレームの先頭位置であるバイトＡ１の位置（図２参
照）に相当するタイミングにアクティブとなるフレーム
信号３１２（ＲＦＰＯ信号）と、主信号中の各ＴＵチャ
ネル中のＶ５バイト（Ｖ５バイトはＴＵチャネル中にフ
ローティングしている）位置にて時分割で１マルチフレ
ームに３６回アクティブとなるＤＯＶ５信号とが出力さ
れる。
る。まずＴＵ−１２アライナー３０１から、管理ユニッ
トＡＵ４レベルのポジティブ、ネガティブが無く、バイ
トＪ１がポインタ値０なるように整列された１９Ｍｂｐ
ｓ信号３１１が出力され、同時にＶ１バイトの存在する
フレームの先頭位置であるバイトＡ１の位置（図２参
照）に相当するタイミングにアクティブとなるフレーム
信号３１２（ＲＦＰＯ信号）と、主信号中の各ＴＵチャ
ネル中のＶ５バイト（Ｖ５バイトはＴＵチャネル中にフ
ローティングしている）位置にて時分割で１マルチフレ
ームに３６回アクティブとなるＤＯＶ５信号とが出力さ
れる。
【０００７】図３は、本実施例のエラー検出回路４０１
の構成例を示す回路図である。１９Ｍデータ３１１およ
びＤＯＶ５信号３１３がリタイミング回路３１および３
２にてそれぞれリタイミングされる。又カウンタ３３に
て、ＲＦＰＯ信号をトリガーとし１９Ｍクロック（ＣＬ
Ｋ）を分周することにより、図２にて示されるマルチフ
レームのＶ１（６３チャネル分）バイトをラッチする為
のＶ１ＣＬＫ、Ｖ２（６３チャネル分）バイトをラッチ
する為のＶ２ＣＬＫ、 び６３チャネル分のＶ１，Ｖ
２，Ｖ４の位置にて本バイトをＶ５ＢＩＰ−２計算に含
まぬようアクティブ“Ｈ”となるＴＯＨ信号、ＴＵ−１
２がネガティブスタッフ時、Ｖ３バイト位置にはデータ
が挿入されるので、Ｖ５をＢＩＰ−２（パリティ）計算
に含めるよう６３チャネル分のＶ３バイト位置にてアク
ティブ“Ｌ”となるＶ３信号、ポジティブスタッフの
時、Ｖ３バイトの次のバイト位置（Ｖ３＋１の位置）に
はダミーデータが挿入されるので、これをパリティ計算
に入れぬよう６３チャネル分のＶ３＋１の位置にてアク
ティブ“Ｈ”となるＶ３＋１パルス、各デュアルポート
のＲＡＭ３３１〜３３３へのアドレス信号（ＡＤＲＳ）
を、それぞれ発生させる。リタイミング回路３１にてリ
タイミングされた１９Ｍデータは、ラッチ回路３４にて
Ｖ１バイトのみラッチされる。ラッチされたＶ１バイト
は、カウンタ３３にて発生されたアドレス信号（ＡＤＲ
Ｓ）をシフトレジスタ３５によりタイミング調整したも
のに応じて、ＲＡＭ３３１に入る。ＲＡＭ３３１におい
て、Ｖ１バイトはチャネルから順に６３迄貯えられる。
次にマルチフレームのＶ２バイト位置がチャネル１から
順に６３迄、エラー検出回路（４０１）に入ってきた
際、Ｖ１バイトと同様にリタイミング回路３１にてリタ
イミングされる。その際、ポインタ解析回路３６にチャ
ネル１のＶ２バイトが入ってきたとき、ＲＡＭ３３１よ
りまずチャネル１のＶ１バイトが読み出され、チャネル
１のＶ１、Ｖ２バイトをあわせて、ポインタ解析回路３
６で順にチャネル６３迄解析する。この解析は、今迄保
持していたＲＡＭ３３１より読み出される装置内ポイン
タと新たにＶ１、Ｖ２バイトとしてそれぞれ受信した新
らしいポインタ値とを比較することにより、ポジティブ
スタッフ、ネガティブスタッフ、警報表示信号（ＡＩ
Ｓ）の３つの信号状態についてなされる。加算器３７に
おいて、ポインタ解析回路３６より来るＰＯＳ（ポジテ
ィブスタッフの際アクティブとなる）、ＮＥＧ（ネガテ
ィブスタッフの際アクティブとなる）の信号に応じ、ポ
ジティブスタッフあるいはネガティブスタッフの際、現
在の装置内ポインタ値に対し１を加えたものあるいは１
を引いたものが出力され、新たな装置内ポインタを示す
１０ビットが、シフトレジスタ３８においてスタッフの
ない時にはそのまま来た値をまたスタッフがある時には
加算器から来た値を選択され、新たな装置内ポインター
として６３チャネル分を順番にＲＡＭ３３２にアドレス
信号（ＡＤＲＳ）と位相同期して書き込まれる。
の構成例を示す回路図である。１９Ｍデータ３１１およ
びＤＯＶ５信号３１３がリタイミング回路３１および３
２にてそれぞれリタイミングされる。又カウンタ３３に
て、ＲＦＰＯ信号をトリガーとし１９Ｍクロック（ＣＬ
Ｋ）を分周することにより、図２にて示されるマルチフ
レームのＶ１（６３チャネル分）バイトをラッチする為
のＶ１ＣＬＫ、Ｖ２（６３チャネル分）バイトをラッチ
する為のＶ２ＣＬＫ、 び６３チャネル分のＶ１，Ｖ
２，Ｖ４の位置にて本バイトをＶ５ＢＩＰ−２計算に含
まぬようアクティブ“Ｈ”となるＴＯＨ信号、ＴＵ−１
２がネガティブスタッフ時、Ｖ３バイト位置にはデータ
が挿入されるので、Ｖ５をＢＩＰ−２（パリティ）計算
に含めるよう６３チャネル分のＶ３バイト位置にてアク
ティブ“Ｌ”となるＶ３信号、ポジティブスタッフの
時、Ｖ３バイトの次のバイト位置（Ｖ３＋１の位置）に
はダミーデータが挿入されるので、これをパリティ計算
に入れぬよう６３チャネル分のＶ３＋１の位置にてアク
ティブ“Ｈ”となるＶ３＋１パルス、各デュアルポート
のＲＡＭ３３１〜３３３へのアドレス信号（ＡＤＲＳ）
を、それぞれ発生させる。リタイミング回路３１にてリ
タイミングされた１９Ｍデータは、ラッチ回路３４にて
Ｖ１バイトのみラッチされる。ラッチされたＶ１バイト
は、カウンタ３３にて発生されたアドレス信号（ＡＤＲ
Ｓ）をシフトレジスタ３５によりタイミング調整したも
のに応じて、ＲＡＭ３３１に入る。ＲＡＭ３３１におい
て、Ｖ１バイトはチャネルから順に６３迄貯えられる。
次にマルチフレームのＶ２バイト位置がチャネル１から
順に６３迄、エラー検出回路（４０１）に入ってきた
際、Ｖ１バイトと同様にリタイミング回路３１にてリタ
イミングされる。その際、ポインタ解析回路３６にチャ
ネル１のＶ２バイトが入ってきたとき、ＲＡＭ３３１よ
りまずチャネル１のＶ１バイトが読み出され、チャネル
１のＶ１、Ｖ２バイトをあわせて、ポインタ解析回路３
６で順にチャネル６３迄解析する。この解析は、今迄保
持していたＲＡＭ３３１より読み出される装置内ポイン
タと新たにＶ１、Ｖ２バイトとしてそれぞれ受信した新
らしいポインタ値とを比較することにより、ポジティブ
スタッフ、ネガティブスタッフ、警報表示信号（ＡＩ
Ｓ）の３つの信号状態についてなされる。加算器３７に
おいて、ポインタ解析回路３６より来るＰＯＳ（ポジテ
ィブスタッフの際アクティブとなる）、ＮＥＧ（ネガテ
ィブスタッフの際アクティブとなる）の信号に応じ、ポ
ジティブスタッフあるいはネガティブスタッフの際、現
在の装置内ポインタ値に対し１を加えたものあるいは１
を引いたものが出力され、新たな装置内ポインタを示す
１０ビットが、シフトレジスタ３８においてスタッフの
ない時にはそのまま来た値をまたスタッフがある時には
加算器から来た値を選択され、新たな装置内ポインター
として６３チャネル分を順番にＲＡＭ３３２にアドレス
信号（ＡＤＲＳ）と位相同期して書き込まれる。
【０００８】次に実際のＢＩＰ−２（パリティ）演算に
ついて説明する。本演算は、ＢＩＰ−２エラーモニタ３
９の中で行われる。
ついて説明する。本演算は、ＢＩＰ−２エラーモニタ３
９の中で行われる。
【０００９】図４はＢＩＰ−２エラーモニタ３９の構成
例を示す回路図である。この回路には、図３のリタイミ
ング回路３１および３２にてリタイミングされたデータ
と、１９ＭＣＬＫ、各ＴＵチャネルがマルチフレームに
おいてポジティブスタッフ、ネガティブスタッフかどう
かを判別する為にＲＡＭより来るＰＯＳ、ＮＥＧ信号、
マルチフレームにおいて各ＴＵチャネルがＡＩＳかどう
かを示すＡＩＳ信号、各ＴＵチャネルに対しある時間を
設け、その時間内のエラーを積算しているエラーカウン
タ４７に周期的にリセットをかける為にエラーカンウン
タ４７に周期的にリセットをかけるエラー検出タイマ３
３５（図３参照）より出力されるＥＣＬＫ及びＲＡＭよ
り各ＴＵチャネルのエラーレイトを決めるしきい値レベ
ル（各ＴＵチャネルによりその設定が異なる）が２ビッ
トずつ（ＥＲＲＴＨＲ信号として）時分割に読み出され
る。図４の回路においてデータ８ビットは奇数番および
偶数番の２のビット列に分けられる。奇数番データ４本
分（ＤＡＴＡ７，５，３，１）は奇番ビット計算回路４
２においてＶ５バイト中ＢＩＰ−２のビットのはじめの
ヒット（７ビットめ）と比較され、偶数番データ４本分
（ＤＡＴＡ８，６，４，２）は偶番ビット計算回路４３
において５Ｖバイト中ＢＩＰ−２の２ビットについての
計算方法はＣ．Ｉ．Ｔ．Ｔ勧告Ｃ７０９、４．２項に定
義されている。奇番および偶番ビット計算回路４２およ
び４３には、Ｖ５バイトの位置が６３チャネル分多重化
されたＤＯＶ５信号が入力されＶ５バイトの位置にてそ
れぞれゼロにクリアされる。
例を示す回路図である。この回路には、図３のリタイミ
ング回路３１および３２にてリタイミングされたデータ
と、１９ＭＣＬＫ、各ＴＵチャネルがマルチフレームに
おいてポジティブスタッフ、ネガティブスタッフかどう
かを判別する為にＲＡＭより来るＰＯＳ、ＮＥＧ信号、
マルチフレームにおいて各ＴＵチャネルがＡＩＳかどう
かを示すＡＩＳ信号、各ＴＵチャネルに対しある時間を
設け、その時間内のエラーを積算しているエラーカウン
タ４７に周期的にリセットをかける為にエラーカンウン
タ４７に周期的にリセットをかけるエラー検出タイマ３
３５（図３参照）より出力されるＥＣＬＫ及びＲＡＭよ
り各ＴＵチャネルのエラーレイトを決めるしきい値レベ
ル（各ＴＵチャネルによりその設定が異なる）が２ビッ
トずつ（ＥＲＲＴＨＲ信号として）時分割に読み出され
る。図４の回路においてデータ８ビットは奇数番および
偶数番の２のビット列に分けられる。奇数番データ４本
分（ＤＡＴＡ７，５，３，１）は奇番ビット計算回路４
２においてＶ５バイト中ＢＩＰ−２のビットのはじめの
ヒット（７ビットめ）と比較され、偶数番データ４本分
（ＤＡＴＡ８，６，４，２）は偶番ビット計算回路４３
において５Ｖバイト中ＢＩＰ−２の２ビットについての
計算方法はＣ．Ｉ．Ｔ．Ｔ勧告Ｃ７０９、４．２項に定
義されている。奇番および偶番ビット計算回路４２およ
び４３には、Ｖ５バイトの位置が６３チャネル分多重化
されたＤＯＶ５信号が入力されＶ５バイトの位置にてそ
れぞれゼロにクリアされる。
【００１０】ここでチャネル１がゼロクリアされた状態
を起点として説明する。まずマイコン（ＣＰＵ）よる来
るリセット（ＲＳＴ）信号によりエラーカウンタ４７の
中のエラー数を示すカウンタ（４ビットあるので１５個
まで数えられる）、エラー段数（１５個のエラーが今ま
で何回来たかを示す。２ビットあるので３回迄数えられ
る）等の値がゼロにリセットされる。そしてそれらの値
は１ビットシフトレジスタ４５を通り１ビットずつシフ
トされてＲＡＭ４４に書き込まれる。初期状態として
は、ＲＡＭ４４，加算器４５およびエラーカウンタ４６
にはすべてゼロが書き込まれてクリアされているものと
する。ここでＲＳＴ信号が解除されて初期状態より動作
状態になると、奇番および偶番計算回路４２および４３
にチャネル１より“Ｌ”として入力されたとすると、こ
のＶ５バイトを起点とし加算器４５にはＲＡＭ４４から
読み出されて来るデータ（ゼロ）とデータビット７，８
（ＢＩＰ−２，１ビット，２ビットめでありここでは最
初値ゼロが来るものとする）との排他的論理和をとり、
それぞれＢ−２，Ｃ−２の信号として加算器４６に加え
られるが、同時にＲＡＭ４４おり値ゼロがＤ−２として
読み出されており、加算器４６には結局値ゼロが書き込
まれＦ−１信号としてはゼロ、Ｆ−２（このビットはエ
ラー個数が１５個以上になると“１”となる）としても
ゼロがエラーカウンタ４７に出力される。エラーカウン
タ４７からは、今迄積算されてきた値がＧ−１，Ｇ−２
（Ｆ−２として入力された“１”つまり１５個以上のエ
ラーが起きた回数）として１ビットシフトレジスタ４５
に出力される。１ビットシフトレジスタ４５へは同時に
現時点（チャネル１のＶ５バイト位置）でのＢＩＰ−２
演算結果がＢ−１，Ｃ−１ビットとして書き込まれ、Ｇ
−１，Ｇ−２ビットと共に１ビットシフトされてＲＡＭ
４４に書き込まれる。１ビットシフトレジスタ４５にて
１ビットシフトした時に奇番および偶番計算回路４２お
よび４３へは、次のチャネル２のデータが入力されてお
り、チャネル１と同様にＢＩＰ−２演算がなされて同様
の動作をするが、ＴＵ−１２データ中において各チャネ
ルとも同じ位置にＶ５バイトの位置があるとは限らない
のでＶ５バイトが無い時（つまりＤＯＶ５信号がアクテ
ィブ“Ｌ”とならないとき）加算器４６、エラーカウン
タ４７へは書き込まれない。このようにしてチャネル１
〜６３まで次々と順番に処理されていく。ここで積算禁
止制御回路４１において、ＴＵ−１２中のＶ１、Ｖ２、
Ｖ４位置とＶ３の位置にデータが挿入されているとき
（ネガティブスタッフ時）、Ｖ３およびＶ３の次のバイ
ト（Ｖ３＋１）位置にダミーデータが挿入されるとき
（ポジティブスタッフ時）、ＢＩＰ−２演算を行っては
ならないので、制御信号Ａ−１をセレクタ（ＳＥＬ）４
８に出力し、１ビットシフトレジスタ４５から出力され
てくるデータＥ−３を選択せず、自分自身の計算結果Ｄ
−３をひとまず再びＲＡＭ４４に書き込んで保持するよ
うにする。
を起点として説明する。まずマイコン（ＣＰＵ）よる来
るリセット（ＲＳＴ）信号によりエラーカウンタ４７の
中のエラー数を示すカウンタ（４ビットあるので１５個
まで数えられる）、エラー段数（１５個のエラーが今ま
で何回来たかを示す。２ビットあるので３回迄数えられ
る）等の値がゼロにリセットされる。そしてそれらの値
は１ビットシフトレジスタ４５を通り１ビットずつシフ
トされてＲＡＭ４４に書き込まれる。初期状態として
は、ＲＡＭ４４，加算器４５およびエラーカウンタ４６
にはすべてゼロが書き込まれてクリアされているものと
する。ここでＲＳＴ信号が解除されて初期状態より動作
状態になると、奇番および偶番計算回路４２および４３
にチャネル１より“Ｌ”として入力されたとすると、こ
のＶ５バイトを起点とし加算器４５にはＲＡＭ４４から
読み出されて来るデータ（ゼロ）とデータビット７，８
（ＢＩＰ−２，１ビット，２ビットめでありここでは最
初値ゼロが来るものとする）との排他的論理和をとり、
それぞれＢ−２，Ｃ−２の信号として加算器４６に加え
られるが、同時にＲＡＭ４４おり値ゼロがＤ−２として
読み出されており、加算器４６には結局値ゼロが書き込
まれＦ−１信号としてはゼロ、Ｆ−２（このビットはエ
ラー個数が１５個以上になると“１”となる）としても
ゼロがエラーカウンタ４７に出力される。エラーカウン
タ４７からは、今迄積算されてきた値がＧ−１，Ｇ−２
（Ｆ−２として入力された“１”つまり１５個以上のエ
ラーが起きた回数）として１ビットシフトレジスタ４５
に出力される。１ビットシフトレジスタ４５へは同時に
現時点（チャネル１のＶ５バイト位置）でのＢＩＰ−２
演算結果がＢ−１，Ｃ−１ビットとして書き込まれ、Ｇ
−１，Ｇ−２ビットと共に１ビットシフトされてＲＡＭ
４４に書き込まれる。１ビットシフトレジスタ４５にて
１ビットシフトした時に奇番および偶番計算回路４２お
よび４３へは、次のチャネル２のデータが入力されてお
り、チャネル１と同様にＢＩＰ−２演算がなされて同様
の動作をするが、ＴＵ−１２データ中において各チャネ
ルとも同じ位置にＶ５バイトの位置があるとは限らない
のでＶ５バイトが無い時（つまりＤＯＶ５信号がアクテ
ィブ“Ｌ”とならないとき）加算器４６、エラーカウン
タ４７へは書き込まれない。このようにしてチャネル１
〜６３まで次々と順番に処理されていく。ここで積算禁
止制御回路４１において、ＴＵ−１２中のＶ１、Ｖ２、
Ｖ４位置とＶ３の位置にデータが挿入されているとき
（ネガティブスタッフ時）、Ｖ３およびＶ３の次のバイ
ト（Ｖ３＋１）位置にダミーデータが挿入されるとき
（ポジティブスタッフ時）、ＢＩＰ−２演算を行っては
ならないので、制御信号Ａ−１をセレクタ（ＳＥＬ）４
８に出力し、１ビットシフトレジスタ４５から出力され
てくるデータＥ−３を選択せず、自分自身の計算結果Ｄ
−３をひとまず再びＲＡＭ４４に書き込んで保持するよ
うにする。
【００１１】このようなチャネル１〜６３までの連続動
作（シーケンシャル動作）を行う一方で、各チャネルの
Ｖ５バイトが来たとき、すなわちＤＯＶ５信号が来るた
びごとに加算器４６に前回までのエラー数（ＲＡＭ４４
から与えられる）に新たなエラーが足し込まれ、そのエ
ラー数が一定数Ｋ（本実施例では１５個）を越えた時
に、Ｆ−２信号をアクティブとしてエラーカウンタ４７
に出力する。エラーカウンタ４７ではこのＦ−２信号の
数を最大３回までカウントして２ビットのＧ−２信号と
して出力し、マイコンより時分割に読み出されて設定さ
れたしきい値レベルＥＲＲＴＨＲ（２ビット）によっ
て、ＥＣＬＫにて決められたサンプリング時間内におい
てのエラー数が設定値（この場合はＫ×３）を越えると
各チャネル（１〜６３）おのおのについて、ＣＨ ＥＲ
Ｒ ＯＵＴ１〜６３がアクティブとなり、これがマイコ
ンインタフェース５０１（図１）に出力されて、ＣＰＵ
ＢＵＳ５１１を通ってマイコン（ＣＰＵ）に通知され
る。この計算の際、各１〜６３のチャネルのうちＴＵ−
ＡＩＳが発生していると、その発生している期間中には
そのチャネルのエラーカウント数Ｇ−１，Ｇ−２がクリ
アされる。
作（シーケンシャル動作）を行う一方で、各チャネルの
Ｖ５バイトが来たとき、すなわちＤＯＶ５信号が来るた
びごとに加算器４６に前回までのエラー数（ＲＡＭ４４
から与えられる）に新たなエラーが足し込まれ、そのエ
ラー数が一定数Ｋ（本実施例では１５個）を越えた時
に、Ｆ−２信号をアクティブとしてエラーカウンタ４７
に出力する。エラーカウンタ４７ではこのＦ−２信号の
数を最大３回までカウントして２ビットのＧ−２信号と
して出力し、マイコンより時分割に読み出されて設定さ
れたしきい値レベルＥＲＲＴＨＲ（２ビット）によっ
て、ＥＣＬＫにて決められたサンプリング時間内におい
てのエラー数が設定値（この場合はＫ×３）を越えると
各チャネル（１〜６３）おのおのについて、ＣＨ ＥＲ
Ｒ ＯＵＴ１〜６３がアクティブとなり、これがマイコ
ンインタフェース５０１（図１）に出力されて、ＣＰＵ
ＢＵＳ５１１を通ってマイコン（ＣＰＵ）に通知され
る。この計算の際、各１〜６３のチャネルのうちＴＵ−
ＡＩＳが発生していると、その発生している期間中には
そのチャネルのエラーカウント数Ｇ−１，Ｇ−２がクリ
アされる。
【００１２】以上のようにして、本実施例では、６３チ
ャネルの多重分離を行わずに多重化されたままの状態で
エラー解析を行う。
ャネルの多重分離を行わずに多重化されたままの状態で
エラー解析を行う。
【００１３】
【発明の効果】以上説明したように本発明によればＳＴ
Ｍ−１中の６３チャネルあるＴＵ−１２信号の中のＶ５
バイトにとり込まれたＢＩＰ−２２ビットと他の主信号
バイトとを比較計算するエラー解析を、６３チャネルに
多重分離してから実行するのではなく、多重化されたま
まの状態で行うことができるので、回路規模も小さく、
低消費電力で各チャネルのエラー状態を解析することが
できる。
Ｍ−１中の６３チャネルあるＴＵ−１２信号の中のＶ５
バイトにとり込まれたＢＩＰ−２２ビットと他の主信号
バイトとを比較計算するエラー解析を、６３チャネルに
多重分離してから実行するのではなく、多重化されたま
まの状態で行うことができるので、回路規模も小さく、
低消費電力で各チャネルのエラー状態を解析することが
できる。
【図１】本発明の一実施例のブロック図
【図２】本発明の一実施例における信号フレーム構成図
【図３】本発明の一実施例のブロック図
【図４】本発明の一実施例のブロック図
【図５】従来方式を例示するブロック図
１０１ ８多重分離化器 ３０１ ＴＵ−１２アライナー ４０１ エラー検出器 ３１．３２ リタイミング回路 ３３ カウンタ ３６ ポインタ解析回路 ３９ ＢＩＰ−２エラーモニタ
Claims (2)
- 【請求項１】 デジタル伝送多重化システムの多重化信
号の中の各チャネル信号エラーを検出する時に、オクテ
ット多重化された前記多重化信号をビット単位に分離を
行う多重分離化器と、その分離化された前記多重化信号
中にフローティングしているＶＣ４信号のＰＯＨ（パス
オーバーヘッド）中のＪ１バイトをＳＯＨ（セクション
オーバーヘッド）中に３バイト存在する一番右側のＨ３
バイトの隣に位置するようにＡＵポインタ値をゼロと
し、各ＴＵチャネル信号のポインタ値（Ｖ１，Ｖ２）を
付け替えるＴＵアライナーと、前記ＴＵアライナーにて
処理されたＳＴＭ−１信号中の各チャネル信号と本信号
中のＰＯＨバイトであるＶ５バイトとを解析することに
より判断されるエラーを、各ＴＵチャネル単位に多重分
離を行うことなく多重化されたＳＴＭ−１信号のままで
エラー検出を行いアラームとして報告するエラー検出回
路とを備えていることを特徴とするエラー検出方式。 - 【請求項２】 前記エラー検出回路は、前記ビット分離
した多重化信号の奇数番ビットおよび偶数番ビットのお
のおのについてＢＩＰ−２のパリティ演算を行ない、そ
の演算結果を各前記ＴＵチャネルごとに処理して出力す
るＢＩＰ−２エラーモニタを有している請求項１記載の
エラー検出方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147536A JP2502263B2 (ja) | 1993-06-18 | 1993-06-18 | エラ―検出方式 |
| US08/394,630 US5712862A (en) | 1993-06-18 | 1995-02-27 | Error detection system for digital data transmission multiplexing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147536A JP2502263B2 (ja) | 1993-06-18 | 1993-06-18 | エラ―検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750652A JPH0750652A (ja) | 1995-02-21 |
| JP2502263B2 true JP2502263B2 (ja) | 1996-05-29 |
Family
ID=15432538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147536A Expired - Lifetime JP2502263B2 (ja) | 1993-06-18 | 1993-06-18 | エラ―検出方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5712862A (ja) |
| JP (1) | JP2502263B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0151908B1 (ko) * | 1995-12-21 | 1998-11-02 | 양승택 | 동기식 디지틀 회선분배 장치 |
| JP3425046B2 (ja) | 1996-11-29 | 2003-07-07 | 富士通株式会社 | 受信ポインタ処理装置 |
| JP3165050B2 (ja) * | 1996-12-24 | 2001-05-14 | 九州日本電気通信システム株式会社 | パケットエラー検出方式 |
| AU7943098A (en) * | 1997-06-10 | 1998-12-30 | Digi-Tech Research And Development Limited | Methods and apparatus for line switching, correlating data streams and clock regeneration |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5189410A (en) * | 1989-12-28 | 1993-02-23 | Fujitsu Limited | Digital cross connect system |
| JPH05183530A (ja) * | 1991-06-06 | 1993-07-23 | Fujitsu Ltd | 同期ペイロードポインタ処理方式 |
| US5265096A (en) * | 1991-07-03 | 1993-11-23 | Transwitch Corporation | Sonet alarm indication signal transmission method and apparatus |
| US5210762A (en) * | 1991-10-02 | 1993-05-11 | Alcatel Network Systems, Inc. | Sonet pointer interpretation system and method |
| EP0547271B1 (en) * | 1991-12-18 | 1997-04-09 | Hewlett-Packard Limited | Method and apparatus for generating test signals |
| US5453989A (en) * | 1992-03-19 | 1995-09-26 | Fujitsu Limited | Subscriber digital transmission system |
| JP2897099B2 (ja) * | 1993-09-20 | 1999-05-31 | 富士通株式会社 | タンデム・コネクション・メインテナンス方式 |
| JPH07264159A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | Ｓｄｈ伝送システム |
| US5572515A (en) * | 1994-12-28 | 1996-11-05 | Tektronix, Inc. | Sonet/SDH signal recognition and selection |
| KR0145595B1 (ko) * | 1995-03-27 | 1998-09-15 | 김주용 | 51메가 프레임의 단순다중/역다중을 이용한 1.2기가 광전송장치 |
-
1993
- 1993-06-18 JP JP5147536A patent/JP2502263B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-27 US US08/394,630 patent/US5712862A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5712862A (en) | 1998-01-27 |
| JPH0750652A (ja) | 1995-02-21 |
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