JP3141146B2 - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ，ＲＯＭ，ＲＡ
Ｍをチップに内蔵し、チップ外部のメモリ等のアクセス
が可能なワンチップマイクロコンピュータ（以下、１チ
ップマイコンという）に関する。
Ｍをチップに内蔵し、チップ外部のメモリ等のアクセス
が可能なワンチップマイクロコンピュータ（以下、１チ
ップマイコンという）に関する。
【０００２】
【従来の技術】１チップマイコンはＣＰＵ，メモリ，周
辺回路等を内蔵しており、内蔵回路のみをアクセスする
モードの他に、チップ外部のメモリ等をアクセス可能な
モード、１チップマイコンをＭＰＵとして用いるモード
などを有する。このような１チップマイコンでのデバッ
グ時には、実行中のプロセスが内蔵ＲＯＭ、内蔵ＲＡ
Ｍ、外部メモリのいずれをアクセスしているかを知るこ
とがバグの原因究明に大きな役割を果たすが、従来の１
チップマイコンでは、ＣＰＵのアドレスバスから取り出
したアドレスデータから内蔵ＲＯＭ，内蔵ＲＡＭ，外部
空間のうちのどれがアクセスされているかを判別してい
る。
辺回路等を内蔵しており、内蔵回路のみをアクセスする
モードの他に、チップ外部のメモリ等をアクセス可能な
モード、１チップマイコンをＭＰＵとして用いるモード
などを有する。このような１チップマイコンでのデバッ
グ時には、実行中のプロセスが内蔵ＲＯＭ、内蔵ＲＡ
Ｍ、外部メモリのいずれをアクセスしているかを知るこ
とがバグの原因究明に大きな役割を果たすが、従来の１
チップマイコンでは、ＣＰＵのアドレスバスから取り出
したアドレスデータから内蔵ＲＯＭ，内蔵ＲＡＭ，外部
空間のうちのどれがアクセスされているかを判別してい
る。
【０００３】
【発明が解決しようとする課題】従来の１チップマイコ
ンは以上のような構成であるので、デバッグ時に内蔵Ｒ
ＯＭ，内蔵ＲＡＭ，チップ外部のいずれがアクセスされ
ているかをチップ外部から判定するには、アドレスバス
から全アドレスを取り出さなければならず、さらに取り
出したアドレスデータからアドレス空間を判別するため
に外付けのハードウェアが必要であった。また、ＣＰＵ
のアドレスバスが直接チップの外部に出ていなければ、
プログラムの実行中に内蔵ＲＯＭ，内蔵ＲＡＭ，外部空
間のうちのいずれがアクセスされているかをチップ外部
から知ることはできなかった。
ンは以上のような構成であるので、デバッグ時に内蔵Ｒ
ＯＭ，内蔵ＲＡＭ，チップ外部のいずれがアクセスされ
ているかをチップ外部から判定するには、アドレスバス
から全アドレスを取り出さなければならず、さらに取り
出したアドレスデータからアドレス空間を判別するため
に外付けのハードウェアが必要であった。また、ＣＰＵ
のアドレスバスが直接チップの外部に出ていなければ、
プログラムの実行中に内蔵ＲＯＭ，内蔵ＲＡＭ，外部空
間のうちのいずれがアクセスされているかをチップ外部
から知ることはできなかった。
【０００４】本発明はこのような問題点を解決するため
になされたものであって、アドレスデータの一部をチッ
プ外部に出力することにより、必要最小限のビット数で
プログラム実行中のアクセス空間を外部から判別できる
１チップマイコンを提供することを目的とする。
になされたものであって、アドレスデータの一部をチッ
プ外部に出力することにより、必要最小限のビット数で
プログラム実行中のアクセス空間を外部から判別できる
１チップマイコンを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る１チップマ
イコンは、ＣＰＵが生成するアドレスのうち、アクセス
空間が配置されたアドレス空間を識別可能な、例えば上
位２ビットを空間識別子として抽出してチップ外部に出
力する回路及び出力端子を設けたことを特徴とする。
イコンは、ＣＰＵが生成するアドレスのうち、アクセス
空間が配置されたアドレス空間を識別可能な、例えば上
位２ビットを空間識別子として抽出してチップ外部に出
力する回路及び出力端子を設けたことを特徴とする。
【０００６】
【作用】本発明に係る１チップマイコンは、ＣＰＵが生
成するアドレスのうち、アクセス空間が配置されたアド
レス空間を識別可能な、例えば上位２ビットを空間識別
子として抽出して出力端子からチップ外部に出力し、ユ
ーザは実行中のプログラムがアクセスしている空間が、
内蔵ＲＯＭ空間，内蔵ＲＡＭ空間，外部空間のいずれで
あるかをリアルタイムに判別できる。
成するアドレスのうち、アクセス空間が配置されたアド
レス空間を識別可能な、例えば上位２ビットを空間識別
子として抽出して出力端子からチップ外部に出力し、ユ
ーザは実行中のプログラムがアクセスしている空間が、
内蔵ＲＯＭ空間，内蔵ＲＡＭ空間，外部空間のいずれで
あるかをリアルタイムに判別できる。
【０００７】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係る１チップマイコンの構
成を示すブロック図である。図中、１０１はチップであ
って、チップ１０１にはＣＰＵ１０２，内蔵ＲＯＭ１０
３，内蔵ＲＡＭ１０４及び外部との間のデータ入出力を
制御する外部バスＩ／Ｆ部１０５が搭載され、ＣＰＵ１
０２と内蔵ＲＯＭ１０３，内蔵ＲＡＭ１０４，外部バス
Ｉ／Ｆ部１０５はデータバス（３２ビット）１１３及び
アドレスバス（３２ビット）１１４により接続されてい
る。
て説明する。図１は本発明に係る１チップマイコンの構
成を示すブロック図である。図中、１０１はチップであ
って、チップ１０１にはＣＰＵ１０２，内蔵ＲＯＭ１０
３，内蔵ＲＡＭ１０４及び外部との間のデータ入出力を
制御する外部バスＩ／Ｆ部１０５が搭載され、ＣＰＵ１
０２と内蔵ＲＯＭ１０３，内蔵ＲＡＭ１０４，外部バス
Ｉ／Ｆ部１０５はデータバス（３２ビット）１１３及び
アドレスバス（３２ビット）１１４により接続されてい
る。
【０００８】ＣＰＵ１０２は、内蔵ＲＯＭ１０３から命
令を読み出して実行する命令実行部１０６と、命令実行
部１０６から与えられるアドレス，アクセス要求１３０
に応じてチップ内部のデータバス１１３，アドレスバス
１１４との間でのデータ入出力を制御するバスＩ／Ｆ部
１０７とを有し、リード時にはメモリからのリードデー
タがデータバス１１３及びバスＩ／Ｆ部１０７を介して
命令実行部１０６に入力される一方、ライト時には命令
実行部１０６から出力されたライトデータがバスＩ／Ｆ
部１０７及びデータバス１１３を介してメモリに書き込
まれる。
令を読み出して実行する命令実行部１０６と、命令実行
部１０６から与えられるアドレス，アクセス要求１３０
に応じてチップ内部のデータバス１１３，アドレスバス
１１４との間でのデータ入出力を制御するバスＩ／Ｆ部
１０７とを有し、リード時にはメモリからのリードデー
タがデータバス１１３及びバスＩ／Ｆ部１０７を介して
命令実行部１０６に入力される一方、ライト時には命令
実行部１０６から出力されたライトデータがバスＩ／Ｆ
部１０７及びデータバス１１３を介してメモリに書き込
まれる。
【０００９】バスＩ／Ｆ部１０７は、命令実行部１０６
からバスアクセスの要求とともに送られたアドレス１３
０を保持するアドレスレジスタ（３２ビット）１１０
と、命令実行部１０６からバスアクセスの要求があった
場合、アドレスのうちの上位２ビット（＝空間識別子：
詳細は後述）及び後述するモード信号レジスタ１１１が
保持するモード信号に基づき、内蔵ＲＯＭ選択信号１１
５，内蔵ＲＡＭ選択信号１１６または外部有効信号１１
７のいずれかを有効にして内蔵ＲＯＭ１０３，内蔵ＲＡ
Ｍ１０４またはチップ外部へのアクセスを選択し、さら
に、命令実行部１０６からの制御信号１３０に基づいて
リード／ライト信号１１９をリードイネーブルまたはラ
イトイネーブルに設定するアクセス制御回路１０８と、
リード時にはデータバス１１３から入力されるメモリか
らのリードデータを、またライト時にはデータバス１１
３に出力されるメモリへのライトデータを保持するデー
タレジスタ（３２ビット）１０９と、ユーザにより設定
されたチップ外部からのモード信号（２ビット）１２６
を保持するモード信号レジスタ（２ビット）１１１とを
有し、命令実行部１０６からバスアクセスの要求があっ
た場合、アドレスレジスタ１１０が保持するアドレス
（３２ビット）をアドレスバス１１４に出力する。
からバスアクセスの要求とともに送られたアドレス１３
０を保持するアドレスレジスタ（３２ビット）１１０
と、命令実行部１０６からバスアクセスの要求があった
場合、アドレスのうちの上位２ビット（＝空間識別子：
詳細は後述）及び後述するモード信号レジスタ１１１が
保持するモード信号に基づき、内蔵ＲＯＭ選択信号１１
５，内蔵ＲＡＭ選択信号１１６または外部有効信号１１
７のいずれかを有効にして内蔵ＲＯＭ１０３，内蔵ＲＡ
Ｍ１０４またはチップ外部へのアクセスを選択し、さら
に、命令実行部１０６からの制御信号１３０に基づいて
リード／ライト信号１１９をリードイネーブルまたはラ
イトイネーブルに設定するアクセス制御回路１０８と、
リード時にはデータバス１１３から入力されるメモリか
らのリードデータを、またライト時にはデータバス１１
３に出力されるメモリへのライトデータを保持するデー
タレジスタ（３２ビット）１０９と、ユーザにより設定
されたチップ外部からのモード信号（２ビット）１２６
を保持するモード信号レジスタ（２ビット）１１１とを
有し、命令実行部１０６からバスアクセスの要求があっ
た場合、アドレスレジスタ１１０が保持するアドレス
（３２ビット）をアドレスバス１１４に出力する。
【００１０】外部バスＩ／Ｆ部１０５は、バスＩ／Ｆ部
１０７からアドレスバス１１４を介して入力された、Ｃ
ＰＵ１０２の生成アドレス３２ビットのうち、上位２ビ
ットの空間識別子１２０を出力端子から出力する。ユー
ザには後述のような空間の割り付け（図４参照）がわか
っているので、ユーザは出力端子から出力される２ビッ
トの空間識別子１２０によって、実行中のプログラムが
いずれの空間にアクセスしているかを判別できる。
１０７からアドレスバス１１４を介して入力された、Ｃ
ＰＵ１０２の生成アドレス３２ビットのうち、上位２ビ
ットの空間識別子１２０を出力端子から出力する。ユー
ザには後述のような空間の割り付け（図４参照）がわか
っているので、ユーザは出力端子から出力される２ビッ
トの空間識別子１２０によって、実行中のプログラムが
いずれの空間にアクセスしているかを判別できる。
【００１１】また、チップ外部のアクセス時、外部バス
Ｉ／Ｆ部１０５は３２ビットのアドレスのうち、下位２
４ビットのアドレス１２４をチップ外部に出力し、アク
セス制御回路１０８により有効にされた外部有効信号１
１７を受けて、チップ外部に対する外部有効信号１２１
を有効にし、同様にリード／ライト信号１１９を受けて
チップ外部へのリード／ライト信号１２２をリードイネ
ーブルまたはライトイネーブルに設定し、チップ外部か
らデータバス１１３へ、またデータバス１１３からチッ
プ外部へデータ（３２ビット）１２５を入出力する。
Ｉ／Ｆ部１０５は３２ビットのアドレスのうち、下位２
４ビットのアドレス１２４をチップ外部に出力し、アク
セス制御回路１０８により有効にされた外部有効信号１
１７を受けて、チップ外部に対する外部有効信号１２１
を有効にし、同様にリード／ライト信号１１９を受けて
チップ外部へのリード／ライト信号１２２をリードイネ
ーブルまたはライトイネーブルに設定し、チップ外部か
らデータバス１１３へ、またデータバス１１３からチッ
プ外部へデータ（３２ビット）１２５を入出力する。
【００１２】また、外部バスＩ／Ｆ部１０５は有効／無
効を示すフィールド及びウェイト数の設定フィールドか
ら構成されるウェイト制御レジスタ１１２を有し、ウェ
イト制御レジスタ１１２が有効の場合は外部空間へのア
クセスが行われたときに、外部から返されるデータ終了
信号１２３にウェイト制御レジスタ１１２に設定された
ウェイト数を挿入してからデータ終了信号１１８をＣＰ
Ｕ１０２に出力する一方、ウェイト制御レジスタ１１２
が無効の場合は外部からデータ終了信号１２３が返され
るとただちにデータ終了信号１１８をＣＰＵ１０２に出
力する。なお、ウェイト制御レジスタ１１２は内蔵ＲＡ
Ｍ１１６空間の内蔵周辺機能 (アドレスh’0000 0000
〜h’0000 0FFF)のひとつとして割り当てられている。
データ終了信号１１８はアクセスのバスサイクルの終了
を示す信号であって、リード動作時はリードデータが準
備できたことを示し、ライト動作時はそのサイクルでラ
イト動作が完了することを示す。
効を示すフィールド及びウェイト数の設定フィールドか
ら構成されるウェイト制御レジスタ１１２を有し、ウェ
イト制御レジスタ１１２が有効の場合は外部空間へのア
クセスが行われたときに、外部から返されるデータ終了
信号１２３にウェイト制御レジスタ１１２に設定された
ウェイト数を挿入してからデータ終了信号１１８をＣＰ
Ｕ１０２に出力する一方、ウェイト制御レジスタ１１２
が無効の場合は外部からデータ終了信号１２３が返され
るとただちにデータ終了信号１１８をＣＰＵ１０２に出
力する。なお、ウェイト制御レジスタ１１２は内蔵ＲＡ
Ｍ１１６空間の内蔵周辺機能 (アドレスh’0000 0000
〜h’0000 0FFF)のひとつとして割り当てられている。
データ終了信号１１８はアクセスのバスサイクルの終了
を示す信号であって、リード動作時はリードデータが準
備できたことを示し、ライト動作時はそのサイクルでラ
イト動作が完了することを示す。
【００１３】次に本発明の１チップマイコンにおけるア
クセス制御回路１０８の具体的な動作について説明す
る。本発明の１チップマイコンは、内蔵ＲＯＭ１０３，
内蔵ＲＡＭ１０４のみを使用するsingleモードと、内蔵
ＲＯＭ１０３，内蔵ＲＡＭ１０４に加えて外部にアドレ
ス領域を拡張する拡張モードと、１チップマイコンをＭ
ＰＵとして用い、内蔵ＲＯＭ１０３の空間を外部メモリ
として使用するＭＰＵモードとの３つのモードを備え
る。各モードはユーザにより２ビットのモード指定信号
であらかじめ指定されてモード信号レジスタ１１１に保
持され、“b’00”でsingleモード、“b’01”で拡張モ
ード、“b’10”でＭＰＵモードに固定される。
クセス制御回路１０８の具体的な動作について説明す
る。本発明の１チップマイコンは、内蔵ＲＯＭ１０３，
内蔵ＲＡＭ１０４のみを使用するsingleモードと、内蔵
ＲＯＭ１０３，内蔵ＲＡＭ１０４に加えて外部にアドレ
ス領域を拡張する拡張モードと、１チップマイコンをＭ
ＰＵとして用い、内蔵ＲＯＭ１０３の空間を外部メモリ
として使用するＭＰＵモードとの３つのモードを備え
る。各モードはユーザにより２ビットのモード指定信号
であらかじめ指定されてモード信号レジスタ１１１に保
持され、“b’00”でsingleモード、“b’01”で拡張モ
ード、“b’10”でＭＰＵモードに固定される。
【００１４】アクセス制御回路１０８は、singleモード
のときアドレス上位２ビットが“b’00”で内蔵ＲＡＭ
選択信号１１６をイネーブル（“０”）、“b’11”で
内蔵ＲＯＭ選択信号１１５をイネーブル（“０”）にす
る。拡張モードのときは、アドレス上位２ビットが
“b’00”で内蔵ＲＡＭ選択信号１１６をイネーブル、
“b’01”“b’10”で外部有効信号１１７をイネーブル
（“０”）、“b’11”で内蔵ＲＯＭ選択信号１１５を
イネーブルにする。ＭＰＵモードのときは、アドレス上
位２ビットが“b’00”で内蔵ＲＡＭ選択信号１１６を
イネーブル、“b’01”“b’10”“b’11”で外部有効
信号１１７をイネーブルにする。
のときアドレス上位２ビットが“b’00”で内蔵ＲＡＭ
選択信号１１６をイネーブル（“０”）、“b’11”で
内蔵ＲＯＭ選択信号１１５をイネーブル（“０”）にす
る。拡張モードのときは、アドレス上位２ビットが
“b’00”で内蔵ＲＡＭ選択信号１１６をイネーブル、
“b’01”“b’10”で外部有効信号１１７をイネーブル
（“０”）、“b’11”で内蔵ＲＯＭ選択信号１１５を
イネーブルにする。ＭＰＵモードのときは、アドレス上
位２ビットが“b’00”で内蔵ＲＡＭ選択信号１１６を
イネーブル、“b’01”“b’10”“b’11”で外部有効
信号１１７をイネーブルにする。
【００１５】次に、本発明の１チップマイコンのアクセ
ス動作を、図３のタイミングチャートを基に説明する。
なお、本実施例では、リード／ライト信号１１９，１２
２は“１”でリードイネーブル、“０”でライトイネー
ブルとし、データ終了信号１１８，１２３は“０”でイ
ネーブルとする。内蔵メモリを使用する場合（図３(a)
）、クロックの立ち上がりに同期して内蔵ＲＯＭ選択
信号１１５または内蔵ＲＡＭ選択信号１１６がイネーブ
ルとなり、同時にアドレス・空間識別子、リード／ライ
ト信号１１９が有効となる。リードアクセス時には、ア
ドレスが確定した半クロック後に内蔵メモリからの読み
出しデータがデータバス１１３に出力される。ライトア
クセス時には、アドレスと同じタイミングでデータをデ
ータバス１１３上に出力し、次のクロックまでに内蔵メ
モリへの書き込みを終了する。以上のように、内蔵メモ
リを使用する場合は、リード／ライト動作は１サイクル
で完了する。
ス動作を、図３のタイミングチャートを基に説明する。
なお、本実施例では、リード／ライト信号１１９，１２
２は“１”でリードイネーブル、“０”でライトイネー
ブルとし、データ終了信号１１８，１２３は“０”でイ
ネーブルとする。内蔵メモリを使用する場合（図３(a)
）、クロックの立ち上がりに同期して内蔵ＲＯＭ選択
信号１１５または内蔵ＲＡＭ選択信号１１６がイネーブ
ルとなり、同時にアドレス・空間識別子、リード／ライ
ト信号１１９が有効となる。リードアクセス時には、ア
ドレスが確定した半クロック後に内蔵メモリからの読み
出しデータがデータバス１１３に出力される。ライトア
クセス時には、アドレスと同じタイミングでデータをデ
ータバス１１３上に出力し、次のクロックまでに内蔵メ
モリへの書き込みを終了する。以上のように、内蔵メモ
リを使用する場合は、リード／ライト動作は１サイクル
で完了する。
【００１６】外部メモリを使用してウェイトがかかる場
合（図３(b) ）、クロックの立ち上がりに同期して外部
有効信号１１７がイネーブルとなり、同時にアドレス・
空間識別子、リード／ライト信号１１９が有効となる。
リードアクセス時には、データ終了信号１１８がイネー
ブル（“０”）となるまでリード／ライト信号１１９の
有効な値を保持し、データ終了信号１１８がイネーブル
となるときに読み出しデータがデータバス１１３上に出
力される。ライトアクセス時には、データ終了信号１１
８がイネーブルとなったサイクルでデータ書き込みが終
了する。外部バスＩ／Ｆ部１０５からＣＰＵ１０２へ出
力されるデータ終了信号１１８にかかるウェイト数は、
外部へのアクセスに要する時間に応じてウェイト制御レ
ジスタ１１２に設定された値、もしくは外部から与えら
れる値である。
合（図３(b) ）、クロックの立ち上がりに同期して外部
有効信号１１７がイネーブルとなり、同時にアドレス・
空間識別子、リード／ライト信号１１９が有効となる。
リードアクセス時には、データ終了信号１１８がイネー
ブル（“０”）となるまでリード／ライト信号１１９の
有効な値を保持し、データ終了信号１１８がイネーブル
となるときに読み出しデータがデータバス１１３上に出
力される。ライトアクセス時には、データ終了信号１１
８がイネーブルとなったサイクルでデータ書き込みが終
了する。外部バスＩ／Ｆ部１０５からＣＰＵ１０２へ出
力されるデータ終了信号１１８にかかるウェイト数は、
外部へのアクセスに要する時間に応じてウェイト制御レ
ジスタ１１２に設定された値、もしくは外部から与えら
れる値である。
【００１７】図４は本発明の１チップマイコンのアドレ
ス空間の割り付け状態を示す図である。本発明の１チッ
プマイコンは３２ビット論理アドレスで表現される４Ｇ
Ｂのアドレス空間を持ち、このアドレス空間は１ＧＢ単
位で４空間（ＲＡＭ空間，拡張空間，システム空間，Ｒ
ＯＭ空間）に分割され、アドレス上位２ビット（＝空間
識別子）により管理されており、ユーザは出力端子から
外部に出力される空間識別子によってアクセス中の空間
がいずれの空間であるかを判別でき、また、アクセス制
御回路１０８は前述のように空間識別子によってアクセ
ス空間を選択する。
ス空間の割り付け状態を示す図である。本発明の１チッ
プマイコンは３２ビット論理アドレスで表現される４Ｇ
Ｂのアドレス空間を持ち、このアドレス空間は１ＧＢ単
位で４空間（ＲＡＭ空間，拡張空間，システム空間，Ｒ
ＯＭ空間）に分割され、アドレス上位２ビット（＝空間
識別子）により管理されており、ユーザは出力端子から
外部に出力される空間識別子によってアクセス中の空間
がいずれの空間であるかを判別でき、また、アクセス制
御回路１０８は前述のように空間識別子によってアクセ
ス空間を選択する。
【００１８】各空間は以下のように性格付けされる。 〈ＲＡＭ空間〉ＲＡＭ空間には各種レジスタ等の内蔵周
辺機能および内蔵ＲＡＭが割り付けられる。内蔵周辺機
能は“h’0000 0000 ”から“h’0000 0FFF ”に実装さ
れ、内蔵ＲＡＭは“h’0000 1000 ”から“h’3FFF FFF
F ”方向に実装される。 〈ＲＯＭ空間〉内蔵ＲＯＭは“h’FFFF FFFF ”を起点
として“h’C000 0000 ”方向に延びるように実装され
る。 〈システム空間〉システム空間は“h’8000 0000 ”か
ら“h’BFFF FFFF ”に実装され、ユーザアクセス不可
のリザーブド領域とし、レジデントモニタ, インサーキ
ットモニタ，ＩＣＥモニタ等が優先的に使用する。 〈拡張空間〉拡張空間は、“h’4000 0000 ”から“h’
7FFF FFFF ”に実装され、内蔵ＲＯＭ, 内蔵ＲＡＭに加
えて、外部にアドレス領域を拡張する命令（＝拡張モー
ド）に使用する。
辺機能および内蔵ＲＡＭが割り付けられる。内蔵周辺機
能は“h’0000 0000 ”から“h’0000 0FFF ”に実装さ
れ、内蔵ＲＡＭは“h’0000 1000 ”から“h’3FFF FFF
F ”方向に実装される。 〈ＲＯＭ空間〉内蔵ＲＯＭは“h’FFFF FFFF ”を起点
として“h’C000 0000 ”方向に延びるように実装され
る。 〈システム空間〉システム空間は“h’8000 0000 ”か
ら“h’BFFF FFFF ”に実装され、ユーザアクセス不可
のリザーブド領域とし、レジデントモニタ, インサーキ
ットモニタ，ＩＣＥモニタ等が優先的に使用する。 〈拡張空間〉拡張空間は、“h’4000 0000 ”から“h’
7FFF FFFF ”に実装され、内蔵ＲＯＭ, 内蔵ＲＡＭに加
えて、外部にアドレス領域を拡張する命令（＝拡張モー
ド）に使用する。
【００１９】図５は本発明の１チップマイコンのチップ
内でＣＰＵ１０２が生成する論理アドレスとチップ外部
に出力される空間識別子１２０及びアドレス１２４との
関係を示す図である。本発明の１チップマイコンがチッ
プ外部に出力するアドレス１２４はチップ内で生成され
る論理アドレス３２ビットのうちの下位２４ビット（Ａ
８〜Ａ３１）である。各１ＧＢのアドレス空間は空間識
別子ＳＩＤ０〜ＳＩＤ１により特定され、その空間内の
アドレスはアドレスＡ８〜Ａ３１により表現される。論
理アドレスのＡ２〜Ａ７は内部においても外部において
もアドレス指定には全く使用されない。
内でＣＰＵ１０２が生成する論理アドレスとチップ外部
に出力される空間識別子１２０及びアドレス１２４との
関係を示す図である。本発明の１チップマイコンがチッ
プ外部に出力するアドレス１２４はチップ内で生成され
る論理アドレス３２ビットのうちの下位２４ビット（Ａ
８〜Ａ３１）である。各１ＧＢのアドレス空間は空間識
別子ＳＩＤ０〜ＳＩＤ１により特定され、その空間内の
アドレスはアドレスＡ８〜Ａ３１により表現される。論
理アドレスのＡ２〜Ａ７は内部においても外部において
もアドレス指定には全く使用されない。
【００２０】図６は本発明の１チップマイコンの論理ア
ドレスと実デバイスのアドレス表現との関係を示す図で
ある。論理アドレスＡ２〜Ａ７がアドレス指定には全く
使用されないので、論理アドレスＡ２〜Ａ７が全て
“０”であれば、各１ＧＢの空間の“真値の１６ＭＢ領
域”を除いた６３個の１６ＭＢ領域（ゴースト領域とい
う）に関するアクセスはすべて“真値の１６ＭＢ領域”
へのアクセスに縮退してしまう。しかし、メモリ拡張し
た場合でも、拡張したメモリ領域のアドレスは“真値の
１６ＭＢ領域”と同じ２４ビット表現（Ａ８〜Ａ３１）
を使用して符号拡張して用いればよい。
ドレスと実デバイスのアドレス表現との関係を示す図で
ある。論理アドレスＡ２〜Ａ７がアドレス指定には全く
使用されないので、論理アドレスＡ２〜Ａ７が全て
“０”であれば、各１ＧＢの空間の“真値の１６ＭＢ領
域”を除いた６３個の１６ＭＢ領域（ゴースト領域とい
う）に関するアクセスはすべて“真値の１６ＭＢ領域”
へのアクセスに縮退してしまう。しかし、メモリ拡張し
た場合でも、拡張したメモリ領域のアドレスは“真値の
１６ＭＢ領域”と同じ２４ビット表現（Ａ８〜Ａ３１）
を使用して符号拡張して用いればよい。
【００２１】図７は本発明の１チップマイコンのウェイ
ト属性を示した図である。実効アドレスとそのアドレス
へのアクセスにおけるウェイトとの関係は、各空間（Ｒ
ＡＭ／拡張／システム／ＲＯＭ）単位での属性管理を原
則とする。singleモードでは内蔵ＲＯＭ，内蔵ＲＡＭの
みを使用するのでＲＯＭ空間，ＲＡＭ空間へのアクセス
はウェイトがかからない。拡張モードでは外部の拡張空
間をアクセスするときにウェイトがかかる。ＭＰＵモー
ドではＲＯＭ空間が選択されると外部にアクセスするの
でＲＯＭ空間へのアクセスにウェイトがかかる。
ト属性を示した図である。実効アドレスとそのアドレス
へのアクセスにおけるウェイトとの関係は、各空間（Ｒ
ＡＭ／拡張／システム／ＲＯＭ）単位での属性管理を原
則とする。singleモードでは内蔵ＲＯＭ，内蔵ＲＡＭの
みを使用するのでＲＯＭ空間，ＲＡＭ空間へのアクセス
はウェイトがかからない。拡張モードでは外部の拡張空
間をアクセスするときにウェイトがかかる。ＭＰＵモー
ドではＲＯＭ空間が選択されると外部にアクセスするの
でＲＯＭ空間へのアクセスにウェイトがかかる。
【００２２】
【発明の効果】以上のように、本発明の１チップマイコ
ンは、必要最小限のビット数からなる空間識別子によっ
て実行中のプログラムがアクセスしている空間を外部か
らリアルタイムに知ることができ、また、ＣＰＵが生成
するアドレスの一部を空間識別子として利用するので空
間識別子を簡単な回路構成で取り出せるという優れた効
果を奏する。
ンは、必要最小限のビット数からなる空間識別子によっ
て実行中のプログラムがアクセスしている空間を外部か
らリアルタイムに知ることができ、また、ＣＰＵが生成
するアドレスの一部を空間識別子として利用するので空
間識別子を簡単な回路構成で取り出せるという優れた効
果を奏する。
【図１】本発明の１チップマイコンの構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の１チップマイコンのアクセス制御回路
の動作を示す図である。
の動作を示す図である。
【図３】本発明の１チップマイコンのアクセス動作のタ
イミングチャートである。
イミングチャートである。
【図４】本発明の１チップマイコンのアドレス空間の割
り付け状態を示す図である。
り付け状態を示す図である。
【図５】本発明の１チップマイコンの論理アドレスと実
デバイスのアドレス表現との関係を示す図である。
デバイスのアドレス表現との関係を示す図である。
【図６】本発明の１チップマイコンの各空間の論理アド
レスと実デバイスのアドレス表現との関係を示す概念図
である。
レスと実デバイスのアドレス表現との関係を示す概念図
である。
【図７】本発明の１チップマイコンのウェイト属性を示
す図である。
す図である。
１０１ チップ １０２ ＣＰＵ １０３ 内蔵ＲＯＭ １０４ 内蔵ＲＡＭ １０５ 外部バスＩ／Ｆ部 １０６ 命令実行部 １０７ バスＩ／Ｆ部 １０８ アクセス制御回路 １１０ アドレスレジスタ（３２ビット） １１１ モード信号レジスタ（２ビット） １１２ ウェイト制御レジスタ １１４ アドレスバス（３２ビット） １１５ 内蔵ＲＯＭ選択信号 １１６ 内蔵ＲＡＭ選択信号 １１７ 外部有効信号 １１８ データ終了信号 １２０ 空間識別子（２ビット） １２１ 外部有効信号 １２３ データ終了信号 １２４ アドレス（２４ビット） １２６ モード信号（２ビット）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩田 俊一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 システム・エル・エス・ア イ開発研究所内 (72)発明者 水垣 重夫 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 北伊丹製作所内 (72)発明者 中尾 裕一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 北伊丹製作所内 (72)発明者 土居 俊雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 北伊丹製作所内 (56)参考文献 特開 平２−208785（ＪＰ，Ａ) 特開 平２−19933（ＪＰ，Ａ) 特開 平４−296944（ＪＰ，Ａ) 特開 平４−15837（ＪＰ，Ａ) 特開 平１−314344（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28 G06F 9/30 360 G06F 11/22 340 G06F 12/08 G06F 15/78 510
Claims (8)
- 【請求項１】 ＣＰＵ，ＲＯＭ及びＲＡＭを内蔵し、命
令の実行に従ってＣＰＵが生成するアドレスにより内蔵
ＲＯＭ，内蔵ＲＡＭまたはチップ外部の選択的アクセス
が可能なワンチップマイクロコンピュータにおいて、Ｃ
ＰＵが生成するアドレスのうち、アクセス空間を識別可
能な一部ビットを、アクセス空間の空間識別子として抽
出してチップ外部に出力する回路と、空間識別子の出力
端子とを備えたことを特徴とするワンチップマイクロコ
ンピュータ。 - 【請求項２】 ＣＰＵ及びＲＯＭ，ＲＡＭを内蔵し、命
令の実行に従ってＣＰＵが生成するアドレスにより内蔵
ＲＯＭ，内蔵ＲＡＭまたはチップ外部の選択的アクセス
が可能なワンチップマイクロコンピュータにおいて、Ｃ
ＰＵが生成するアドレスの上位の所定数のビットを、ア
クセス空間の空間識別子として抽出してチップ外部に出
力する回路と、空間識別子の出力端子とを備え、空間識
別子として抽出される上位ビットの値が異なるアドレス
空間に、内蔵ＲＯＭ，内蔵ＲＡＭ及びチップ外部の空間
がそれぞれ配置されていることを特徴とするワンチップ
マイクロコンピュータ。 - 【請求項３】 前記空間識別子が２ビットである請求項
１または２記載のワンチップマイクロコンピュータ。 - 【請求項４】 アクセス空間の開始アドレスから始まる
空間（アクセス空間の最終アドレスを起点として開始ア
ドレス方向へ延びる空間）に内蔵ＲＯＭ空間が、またア
クセス空間の最終アドレスを起点として開始アドレス方
向へ延びる空間（開始アドレスから始まる空間）に内蔵
ＲＡＭ空間がそれぞれ配置されており、空間識別子を除
くビットのうち、内蔵ＲＯＭ空間または内蔵ＲＡＭ空間
の一部領域全域を表現するに十分なビット数のアドレス
データを符号拡張して内蔵ＲＯＭ空間または内蔵ＲＡＭ
空間の他の一部領域のアドレスを表現する手段を備えた
請求項１または２記載のワンチップマイクロコンピュー
タ。 - 【請求項５】 前記空間識別子に基づいて、内蔵ＲＯ
Ｍ，内蔵ＲＡＭまたはチップ外部へのアクセスのいずれ
かを選択するアクセス制御回路を備えた請求項１または
２記載のワンチップマイクロコンピュータ。 - 【請求項６】 チップ外部にアクセス可能な拡張モード
と、チップをマイクロプロセッサとして用いるＭＰＵモ
ードとを有し、前記アクセス制御回路が、拡張モードで
は前記空間識別子でチップ外部へのアクセスが選択され
た場合のみチップ外部へのアクセスを選択し、ＭＰＵモ
ードでは前記空間識別子で内蔵ＲＯＭへのアクセスが選
択された場合にもチップ外部へのアクセスを選択する請
求項５記載のワンチップマイクロコンピュータ。 - 【請求項７】 チップ外部から入力されるモード信号を
保持するレジスタを備えた請求項６記載のワンチップマ
イクロコンピュータ。 - 【請求項８】 拡張モードではチップ外部へのアクセス
時のみ、ＭＰＵモードでは内蔵ＲＯＭへのアクセス時の
み、アクセス動作の完了をＣＰＵに伝達するタイミング
にウェイトをかける回路を備えた請求項６記載のワンチ
ップマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05184909A JP3141146B2 (ja) | 1993-07-27 | 1993-07-27 | ワンチップマイクロコンピュータ |
| US08/710,902 US5956520A (en) | 1993-07-27 | 1996-09-24 | Microcomputer for accessing a memory outside the chip by using an address generated from the CPU |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05184909A JP3141146B2 (ja) | 1993-07-27 | 1993-07-27 | ワンチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744418A JPH0744418A (ja) | 1995-02-14 |
| JP3141146B2 true JP3141146B2 (ja) | 2001-03-05 |
Family
ID=16161462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05184909A Expired - Fee Related JP3141146B2 (ja) | 1993-07-27 | 1993-07-27 | ワンチップマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5956520A (ja) |
| JP (1) | JP3141146B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3710671B2 (ja) * | 2000-03-14 | 2005-10-26 | シャープ株式会社 | １チップマイクロコンピュータ及びそれを用いたｉｃカード、並びに１チップマイクロコンピュータのアクセス制御方法 |
| JP2002091905A (ja) * | 2000-09-20 | 2002-03-29 | Mitsubishi Electric Corp | 半導体装置およびアクセスウェイト数変更プログラムを記録したコンピュータ読み取り可能な記録媒体 |
| DE10159431B4 (de) * | 2001-12-04 | 2005-10-20 | Mapal Fab Praezision | Werkzeug zur Feinstbearbeitung von Oberflächen |
| US8539210B2 (en) * | 2007-11-30 | 2013-09-17 | Microchip Technology Incorporated | Context switching with automatic saving of special function registers memory-mapped to all banks |
| US7996651B2 (en) * | 2007-11-30 | 2011-08-09 | Microchip Technology Incorporated | Enhanced microprocessor or microcontroller |
| KR101060901B1 (ko) * | 2009-06-04 | 2011-08-30 | 삼성전기주식회사 | 단일 전송 케이블로 신호를 송수신하는 전자 장치 |
| JP6326671B2 (ja) * | 2013-10-03 | 2018-05-23 | 株式会社エルイーテック | プロセッサへのｗａｉｔ挿入 |
| JP2020140380A (ja) * | 2019-02-27 | 2020-09-03 | ローム株式会社 | 半導体装置及びデバッグシステム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4349870A (en) * | 1979-09-05 | 1982-09-14 | Motorola, Inc. | Microcomputer with programmable multi-function port |
| US4447881A (en) * | 1980-05-29 | 1984-05-08 | Texas Instruments Incorporated | Data processing system integrated circuit having modular memory add-on capacity |
| US4677586A (en) * | 1985-06-04 | 1987-06-30 | Texas Instruments Incorporated | Microcomputer device having test mode substituting external RAM for internal RAM |
| JPH0792792B2 (ja) * | 1985-08-23 | 1995-10-09 | 株式会社日立製作所 | デ−タ処理装置 |
| US5247521A (en) * | 1986-04-23 | 1993-09-21 | Hitachi, Ltd. | Data processor |
| AU590475B2 (en) * | 1987-03-10 | 1989-11-02 | Matsushita Electric Industrial Co., Ltd. | Data drive type air conditioner control apparatus |
| JPH0799636B2 (ja) * | 1990-09-28 | 1995-10-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1993
- 1993-07-27 JP JP05184909A patent/JP3141146B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-24 US US08/710,902 patent/US5956520A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5956520A (en) | 1999-09-21 |
| JPH0744418A (ja) | 1995-02-14 |
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