JP6326671B2 - プロセッサへのｗａｉｔ挿入 - Google Patents

Description

本発明は、プロセッサへのWAIT挿入に関する。

近年、プロセッサの動作周波数は高くなってきており、メモリへのアクセス時にアクセス時間が十分に確保できないことがあった。従来のプロセッサを備えた装置（例えば、マイクロコンピュータ）において、アクセス時間を十分に確保するために、メモリへのアクセスをWAIT状態にする、すなわち、プロセッサをWAIT状態にするために外部からの入力端子を設けることによって、プロセッサのWAIT状態が外部から制御されていた。

しかしながら、従来技術では、プロセッサのWAIT状態が外部から制御されていたため、ユーザがコンピュータプログラムの実行を自由に遅らせることができた。ここで、コンピュータプログラムによっては、所定のタイミングでコンピュータプログラムを実行させなければならないものがある。しかし、悪意のあるユーザがプロセッサのWAIT状態を外部から制御することによって、そのタイミングを変更することができた。つまり、プロセッサのWAIT状態を外部から制御することは、コンピュータプログラムのセキュリティを脅かす可能性を有している。

また、パチンコやパチスロなどの遊技機で用いられるマイクロコンピュータは、売り出される前に、所定の検査が行われている。その検査において、遊技機で実行されるコンピュータプログラムの処理時間が一定であることが検査される。そして、コンピュータプログラムの処理時間は、プロセッサのクロック数を用いて計算される。したがって、プロセッサのWAIT状態を外部から制御することを可能にした場合、クロック数に基づいてコンピュータプログラムの処理時間を正しく計算することができない。このような検査の理由などから、遊技機で用いられるマイクロコンピュータにおいて、プロセッサをWAIT状態にするために外部からの入力端子を備えることは禁止されていた。

プロセッサのWAIT状態が外部から制御できない技術において、メモリへのアクセス時にアクセス時間が十分に確保できないという問題が生じていた。

本発明の実施例は、マイクロコンピュータなどの装置の外からプロセッサを直接的にWAIT状態にする手段を設けることなく、プロセッサをWAIT状態にすることを可能にすることによって、外部機器へのアクセスの安定性を向上させることである。

本発明の実施例において、プロセッサが外部機器にアクセスするかを検出し、検出結果に基づいてプロセッサをWAIT状態する。

本発明の実施例による外部機器に接続されている装置は、プロセッサと、プロセッサが外部機器にアクセスすることを検出する外部アクセス検出回路と、プロセッサが外部機器にアクセスすることを検出したことに応じて、プロセッサをWAIT状態にするWAIT挿入回路とを備えることができる。

本発明の実施例による外部機器に接続されている装置は、外部アクセス検出回路及びWAIT挿入回路が装置内に配置させることができる。

本発明の実施例による外部機器に接続されている装置は、WAIT挿入回路が、有効にするか否かが予め設定されるようにすることができる。

本発明の実施例による外部機器に接続されている装置は、プロセッサのWAIT状態の間隔が、プロセッサのクロック数で予め設定されるようにすることができる。

本発明の実施例による外部機器に接続されている装置のプロセッサをWAIT状態にする方法は、外部アクセス検出回路が、プロセッサが外部機器にアクセスすることを検出するステップと、WAIT挿入回路が、プロセッサが外部機器にアクセスすることを検出したことに応じて、プロセッサをWAIT状態にするステップとを含むことができる。

本発明の実施例による方法において、外部アクセス検出回路及びWAIT挿入回路は、装置内に配置されているようにすることができる。

図１は、外部機器が接続された装置を含む本発明の実施例に係るシステムを示した図である。 図２は、送受信される信号のタイミング図を示す。

図１は、外部機器１４０が接続された装置１０５を含む本発明の実施例に係るシステム１００を示した図である。装置１０５は、一例では、マイクロコンピュータなどである。装置１０５は、少なくとも、プロセッサ１１０、WAIT挿入回路１１５、外部アクセス検出回路１２０、ROM１２５、RAM１３０、アドレスデコーダ１３５を含む。

装置１０５は、外部機器１４０に接続されている。一例では、外部機器１４０は、外部に配置されたROMである。当業者であれば明らかなように、外部機器１４０は、RAMなどどの他の入出力可能な装置とすることができる。また、本実施例において、説明を簡略にするために、外部機器１４０は一つのみ記載されているが、当業者であれば明らかなように、外部機器１４０は複数であってもよい。

プロセッサ１１０は、制御信号バス１４５、アドレスバス１５０、データバス１５５を介してROM１２５、RAM１３０、外部ROM１４０に接続されている。プロセッサ１１０は、READ命令信号やWRITE命令信号などの制御信号を制御信号バス１４５を介してROM１２５、RAM１３０及び外部ROM１４０に送信する。プロセッサ１１０は、アドレス信号をアドレスバス１５０を介してROM１２５、RAM１３０及び外部ROM１４０に送信する。プロセッサ１１０は、制御信号に対応するデータをROM１２５、RAM１３０又は外部ROM１４０からデータバス１５５を介して送受信する。

また、プロセッサ１１０は、アドレスデコーダ１３５にアドレスバス１５０を介して接続されている。アドレスバス１５０は、プロセッサ１１０よりアドレス信号を受け、そのアドレスに対応する装置（本実施例では、ROM１２５、RAM１３０、外部ROM１４０のいずれか）にチップセレクト信号を送信する。

ROM１２５、RAM１３０及び外部ROM１４０は、制御信号、アドレス信号及びチップセレクト信号全てを受信すると、制御信号に対応するデータを送受信する。

さらに、プロセッサ１１０は、WAIT挿入回路１１５及び外部アクセス検出回路１２０に接続されており、外部アクセス検出回路１２０は、プロセッサ１１０が外部ROM１４０にアクセスしたことを検出する。WAIT挿入回路１１５は、外部アクセス検出回路１２０に接続されており、外部アクセス検出回路１２０が外部アクセスを検出したことに応じて、プロセッサ１１０にWAIT信号を送信する。プロセッサ１１０は、WAIT信号を受信すると、制御をWAIT状態にする。

プロセッサ１１０が外部ROM１４０にアクセスしたことを検出する一例としては、プロセッサ１１０がROM１２５及びRAM１３０（装置１０５内の装置）以外のアドレス、すなわち、外部ROM１４０のアドレスを指定して、アドレス信号を送信することを外部アクセス検出回路１２０が検出することによって行われる。ここで、主記憶装置（RAM１３０）において、ROM１２５、RAM１３０及び外部ROM１４０それぞれで用いられるアドレスは、予め割り当てられている。他の実施例において、外部アクセス検出回路１２０は、プロセッサ１１０がデータのフェッチ又は命令のフェッチを行うかを検出してもよい。これにより、外部アクセス検出回路１２０は、データのフェッチ又は命令のフェッチのいずれかの場合のみ、外部アクセスを検出することができる。

本実施例において、WAIT挿入回路１１５及び外部アクセス検出回路１２０は、装置１０５内に配置される。したがって、プロセッサ１１０をWAIT状態にするためには、装置１０５内に配置されるROM１２５内の命令を書き換えるなどの手段を用いなければならない。これにより、悪意のあるユーザが、明示的にプロセッサ１１０をWAIT状態にすることは困難となる。したがって、本実施例は、WAIT挿入回路を有するにも関わらず、プロセッサ１１０をWAIT状態にするには、一定の制限があることから、悪意のあるユーザからセキュリティを確保することができる。

図２は、送受信される信号のタイミング図を示す。まず、時間２１０において、プロセッサ１１０は、ROM１２５のアドレス信号２５０及び制御信号２５５を送信する。アドレスデコーダ１３５は、ROM１２５のアドレス信号２５０に基づいて、ROM１２５のチップセレクト信号２６０をROM１２５に送信する。これにより、ROM１２５は、制御信号、アドレス信号及びチップセレクト信号全てを受信し、データ２６５を送信する。

時間２２０において、プロセッサ１１０は、外部ROM１４０のアドレス信号２７０及び制御信号２７５を送信する。外部アクセス検出回路１２０は、プロセッサ１１０がアドレス信号２７０を送信したこと、すなわち、プロセッサ１１０が外部ROM１４０にアクセスすることを検出する。

時間２２５において、WAIT挿入回路１１５は、プロセッサ１１０がアドレス信号２７０を送信したことの検出に応じて、WIAT信号２８０をプロセッサ１１０に送信する。これにより、プロセッサ１１０は、１クロック分（時間２３０）WAIT状態になり、外部ROM１４０のアドレス信号２７０及び制御信号２７５を時間２３０の間も送信する。

アドレスデコーダ１３５は、外部ROM１４０のアドレス信号２７０に基づいて、外部ROM１４０のチップセレクト信号２８０を外部ROM１４０に送信する。これにより、外部ROM１４０は、制御信号、アドレス信号及びチップセレクト信号全てを受信し、データ２８５を送信する。これにより、外部機器へのデータの送受信において、回路に遅延などが発生した場合であっても、データの送受信を確実に実行することができる。

本実施例において、WAIT挿入回路１１５は、プロセッサ１１０が１クロック分WAIT状態となるようWAIT信号を送信したが、他の実施例において、このWAIT状態となる間隔は、他のクロック数分となるようにしてもよい。

他の実施例において、WAITの挿入を行うか否かを予め設定することができる。すなわち、WAIT挿入回路１１５を有効にするか否かを予め設定することができる。例えば、RAM１３０に設定エリアを持たせ、ユーザが設定エリアの値を変更することによって当該設定が実現される。これにより、ユーザは、外部機器の特性によって、WAIT挿入回路１１５の利用を決定することができる。また、外部機器が複数ある場合、所定の一又は二以上の外部機器に対して、WAIT挿入回路１１５を有効にするか否かが予め設定されてもよい。

他の実施例において、WAIT状態の間隔を予め設定することができる。例えば、RAM１３０に設定エリアを持たせ、ユーザが設定エリアの値をプロセッサ１１０のクロック数で指定することによって当該設定が実現される。これにより、ユーザは、有効なWAIT時間を決定することができる。また、外部機器が複数ある場合、外部機器それぞれに対して、WAIT状態の間隔が予め設定されてもよい。

メカトロニクス、ロボット、パチンコ及びパチスロなどを含む遊技機、アーケードゲームなどを含むゲーム機器、エンジンのコントロール、車両ブレーキのコントロール、エレベーターのコントロールなどの分野において、装置１０５を用いることができる。

上記の実施例において、ハードウエアで実現するよう説明されたいくつかの要素の一部又は全ては、ソフトウェアで実現することができ、そして、ソフトウェアで実現するよう説明されたいくつかの要素の一部又は全ては、ハードウエアで実現することができることは理解されるであろう。

上記の実施例は、装置１０５を遊技機に用いるとさらに有効である。遊技機の分野では、装置がプロセッサを外部からWAIT状態にするための端子を有することは禁止されていることから、外部機器へのアクセスが安定させることが困難であったため、上記実施例を用いることによって、外部機器へのアクセスが安定させることできる。

以上に説明した処理又は動作において、あるステップにおいて、そのステップではまだ利用することができないはずのデータを利用しているなどの処理又は動作上の矛盾が生じない限りにおいて、処理又は動作を自由に変更することができる。

以上に説明してきた各実施例は、本発明を説明するための例示であり、本発明はこれらの実施例に限定されるものではない。本発明は、その要旨を逸脱しない限り、種々の形態で実施することができる。

１０５ 装置
１１０ プロセッサ
１１５ WAIT挿入回路
１２０ 外部アクセス検出回路
１２５ ROM
１３０ RAM
１３５ アドレスデコーダ
１４０ 外部ROM

Claims (5)

1. 外部機器に接続されている装置であって、
   プロセッサと、
   前記プロセッサが前記外部機器にアクセスすることを検出する外部アクセス検出回路と、
   前記プロセッサが前記外部機器にアクセスすることを検出したことに応じて、当該プロセッサをWAIT状態にするWAIT挿入回路と、
   を備え、
   前記外部機器は、前記装置の前記WAIT状態を制御できず、さらに、前記WAIT挿入回路は、有効にするか否かが予め設定される、装置。
2. 前記外部アクセス検出回路及び前記WAIT挿入回路は、前記装置内に配置されている、請求項１に記載の装置。
3. 前記プロセッサのWAIT状態の間隔は、当該プロセッサのクロック数で予め設定される、請求項１又は２に記載の装置。
4. 外部機器に接続されている装置のプロセッサをWAIT状態にする方法であって、
   外部アクセス検出回路が、前記プロセッサが前記外部機器にアクセスすることを検出するステップと、
   WAIT挿入回路が、前記プロセッサが前記外部機器にアクセスすることを検出したことに応じて、当該プロセッサをWAIT状態にするステップと、
   を含み、
   前記外部機器は、前記装置の前記WAIT状態を制御できず、さらに、前記WAIT挿入回路は、有効にするか否かが予め設定される、方法。
5. 前記外部アクセス検出回路及び前記WAIT挿入回路は、前記装置内に配置されている、請求項４に記載の方法。

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