JP2016134126A - 回路装置、物理量検出装置、電子機器及び移動体 - Google Patents

Abstract

【課題】適宜補完ビットが付加された検出データを出力することで、ホスト側での処理を簡素化する回路装置、物理量検出装置、電子機器及び移動体等を提供する。
【解決手段】回路装置１００は、第１〜第ｎ（ｎは２以上の整数）の物理量トランスデューサー１０−１、１０−２〜１０−ｎからの第１〜第ｎの検出信号を受けて第１〜第ｎの検出データを出力する検出回路１２０と、第１〜第ｎの検出データをシリアルデータとして出力するシリアルインターフェース１１０を含み、シリアルインターフェース１１０は、第１〜第ｎの検出データのうちの第ｉの検出データ（ｉは１≦ｉ≦ｎの整数）がＭビットであり、第ｊ（ｊは１≦ｊ≦ｎ、ｊ≠ｉの整数）の検出データがＮ（ＮはＮ＜Ｍを満たす整数）ビットである場合に、第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加されたシリアルデータを出力する。
【選択図】図１

Description

本発明は、回路装置、物理量検出装置、電子機器及び移動体等に関する。

従来、ジャイロセンサーや温度センサー、加速度センサーといった種々のセンサー出力を取得、利用する機器が知られている。それらのセンサーは、それぞれ分解能、すなわち１単位のデータを表現する際に用いられるビット数が異なる可能性がある。特許文献１には、異なる分解能のセンサーからのアナログ信号出力をデジタル信号に変換する際、処理するビット数が増えることを抑えるため、ビット幅を信号ごとに最適化する手法が開示されている。

また、マスター・スレーブ間の通信方式として、ＳＰＩ（Serial Peripheral Interface）という通信規格が知られている。特許文献２には、マスターデバイスと複数のスレーブデバイスとを、ＳＰＩ方式の３本の配線にチップセレクト配線を追加した計４本（クロック、データイン、データアウト、チップセレクト）の配線で接続する手法が開示されている。

特開２００７−２３３９４３号公報 特開２００５−１４１４１２号公報

特許文献１では、ビット幅を信号ごとに最適化しているが、この場合データ毎にビット幅が異なる可能性があり、マイコン等のホスト側において、データを共通フォーマットで扱うことができない。結果として、ホスト側で各信号の演算を実施しようとした場合、ビット幅合わせなど処理を増やしてしまう。

また、特許文献２の手法のように、ホストと回路装置（デバイスチップ）をシリアルインターフェースで接続する場合、１つの信号線を用いて複数のセンサーからのデータが出力される。その際、各データのビット幅が異なれば、ホスト側でのシリアルデータの扱いが難しくなる。さらにいえば、特許文献２の手法のように、ホストに対して複数の回路装置が接続される場合には、ビット幅がデータ毎に異なる可能性が高まることになる。

しかし、特許文献１及び特許文献２等の従来手法においては、シリアル通信におけるデータ毎のビット幅の違いを問題としておらず、ホスト側での処理負荷の増大、或いはホスト側の回路構成の複雑化を考慮していない。

本発明の幾つかの態様によれば、適宜補完ビットが付加された検出データを出力することで、ホスト側での処理を簡素化する回路装置、物理量検出装置、電子機器及び移動体等を提供することができる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または態様として実現することが可能である。

本発明の一態様は、第１〜第ｎ（ｎは２以上の整数）の物理量トランスデューサーからの第１〜第ｎの検出信号を受けて第１〜第ｎの検出データを出力する検出回路と、前記第１〜第ｎの検出データをシリアルデータとして出力するシリアルインターフェースと、を含み、前記シリアルインターフェースは、前記第１〜第ｎの検出データのうちの第ｉの検出データ（ｉは１≦ｉ≦ｎを満たす整数）がＭ（Ｍは正の整数）ビットであり、第ｊの検出データ（ｊは１≦ｊ≦ｎ、ｊ≠ｉを満たす整数）がＮ（ＮはＮ＜Ｍを満たす整数）ビットである場合に、前記第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加された前記シリアルデータを出力する回路装置に関係する。

本発明の一態様では、複数の物理量トランスデューサーからの検出信号を受けて複数の検出データをシリアルデータとして出力するに当たって、必要に応じて補完ビットが付加されたデータを出力対象とする。これにより、回路装置が複数の物理量トランスデューサーからの情報を受けて出力する場合に、検出データのビット幅を調整する（狭義にはそろえる）ことができるため、シリアルデータの受け手側（ホスト側）における処理を簡素化すること等が可能になる。

本発明の一態様では、フォーマット切り替えレジスターを含み、前記シリアルインターフェースは、前記フォーマット切り替えレジスターが第１の状態に設定された場合には、前記第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットが付加された前記シリアルデータを出力し、前記フォーマット切り替えレジスターが前記第１の状態とは異なる第２の状態に設定された場合には、前記第ｊの検出データの下位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットが付加された前記シリアルデータを出力してもよい。

これにより、フォーマット切り替えレジスターの状態に応じて、補完ビットが上位ビット側に付加されるか、下位ビット側に付加されるかを切り替えることが可能になる。

本発明の一態様では、前記シリアルインターフェースは、前記シリアルデータの出力形式として２の補数形式が設定された場合には、前記２の補数形式に対応する前記補完ビットが付加された前記シリアルデータを出力してもよい。

これにより、シリアルデータの出力形式に合わせた補完ビットが付加された検出データを出力すること等が可能になる。

本発明の一態様では、前記シリアルデータが出力されるシリアルデータ線に接続されるホストデバイスからデータ読み出しコマンドを受けた場合に、前記シリアルインターフェースは、前記第ｉの検出データ及び前記第ｊの検出データを含む前記第１〜第ｎの検出データを順次に前記シリアルデータとして出力してもよい。

これにより、ホストデバイスからの読み出しコマンドに対して、複数の物理量トランスデューサーに対応する複数の検出データを順次（時系列に）出力することが可能になる。

本発明の一態様では、前記シリアルデータが出力されるシリアルデータ線に、１又は複数の他の回路装置が接続される場合に、前記回路装置の前記シリアルデータと、前記他の回路装置の前記シリアルデータとの、前記シリアルデータ線に対する出力順番を表す出力順番情報を記憶する記憶部を有し、前記シリアルインターフェースは、前記出力順番情報に対応するタイミングで、前記回路装置の前記シリアルデータを出力してもよい。

これにより、シリアルデータ線に複数の回路装置が接続される（狭義にはホストデバイスに複数の回路装置が接続される）場合に、各回路装置の出力順番を適切に設定することが可能になり、シリアルデータの衝突等を抑止できる。

本発明の一態様では、前記検出回路からの前記第１〜第ｎの検出データを受けて、少なくとも前記第ｊの検出データに対して、上位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットを付加する処理部を含んでもよい。

これにより、補完ビットの付加を処理部において行うこと等が可能になる。

本発明の一態様では、前記検出回路は、前記第ｉの検出信号をＡ／Ｄ変換してＮビットの前記第ｉの検出データを出力する第１のＡ／Ｄ変換回路と、前記第ｊの検出信号をＡ／Ｄ変換してＭビットの前記第ｊの検出データを出力する第２のＡ／Ｄ変換回路と、を有してもよい。

これにより、検出回路に複数のＡ／Ｄ変換回路を設けること等が可能になる。

本発明の他の態様は、第１〜第ｎの物理量トランスデューサーからの第１〜第ｎの検出信号（ｎは２以上の整数）を受けて第１〜第ｎの検出データを出力する検出回路と、前記第１〜第ｎの検出データをシリアルデータとして出力するシリアルインターフェースと、フォーマット切り替えレジスターと、を含み、前記シリアルインターフェースは、前記第１〜第ｎの検出データのうちの第ｉの検出データ（ｉは１≦ｉ≦ｎを満たす整数）がＭ（Ｍは正の整数）ビットであり、第ｊの検出データ（ｊは１≦ｊ≦ｎ、ｊ≠ｉを満たす整数）がＮ（ＮはＮ＜Ｍを満たす整数）ビットである場合に、前記フォーマット切り替えレジスターが第１の状態に設定された場合には、前記第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加された前記シリアルデータを出力し、前記フォーマット切り替えレジスターが前記第１の状態とは異なる第２の状態に設定された場合には、前記第ｊの検出データの下位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットが付加された前記シリアルデータを出力する回路装置に関係する。

本発明の他の態様では、複数の物理量トランスデューサーからの検出信号を受けて複数の検出データをシリアルデータとして出力するに当たって、必要に応じて補完ビットが付加されたデータを出力対象とするとともに、補完ビットが上位ビット側に付加されるか下位ビット側に付加されるかを切り替える。これにより、回路装置が複数の物理量トランスデューサーからの情報を受けて出力する場合に、検出データのビット幅を調整する（狭義にはそろえる）ことができるため、シリアルデータの受け手側（ホスト側）における処理を簡素化すること、及びその際の補完ビットの付加位置を柔軟に変更すること等が可能になる。

本発明の他の態様は、上記のいずれかの回路装置と、前記第１〜第ｎの物理量トランスデューサーと、を含む物理量検出装置に関係する。

本発明の他の態様では、前記第１〜第ｎの物理量トランスデューサーは、角速度センサー、温度センサー及び加速度センサーの少なくとも２つを含んでもよい。

これにより、物理量トランスデューサーとして、角速度センサー、温度センサー及び加速度センサーの各素子のうち、少なくとも２つの素子を用いることが可能になる。

本発明の他の態様は、上記のいずれかの回路装置を含む電子機器に関係する。

本発明の他の態様は、上記のいずれかの回路装置を含む移動体に関係する。

本実施形態に係る回路装置の構成例。 本実施形態に係る回路装置を含む物理量検出装置の構成例。 アナログ処理回路の構成例。 本実施形態に係る回路装置を含む物理量検出装置の他の構成例。 本実施形態に係る回路装置を含む物理量検出装置の他の構成例。 本実施形態に係る物理量検出装置を含む移動体の例。 図７（Ａ）〜図７（Ｃ）は補完ビットが付加された検出データの例。 図８（Ａ）〜図８（Ｃ）は補完ビットが付加された検出データの他の例。 入出力フレームの構成例。 入出力フレームの他の構成例。 ３２ビットを送受信単位とする場合の入出力フレームの構成例。 ３２ビットを送受信単位とする場合の入出力フレームの他の構成例。 ホストデバイスに対して複数の回路装置が接続される場合の構成例。 ホストデバイスに対して複数の回路装置が接続される場合の他の構成例。 図１５（Ａ）、図１５（Ｂ）は複数の回路装置が接続される場合の入出力フレームの構成例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。

１．本実施形態の手法
まず本実施形態の手法について説明する。複数の物理量トランスデューサー（センサー素子）からの信号を取得する場合、信号の分解能、すなわちセンサー素子からの検出情報をデジタル信号である検出データとして利用する際にどれだけのビット幅の信号とするかは、センサー素子毎に異なる可能性がある。例えば、物理量トランスデューサーとして、ジャイロセンサー素子、加速度センサー素子及び温度センサー素子の各素子を用いる場合、ジャイロセンサー素子の１つの信号は１６ビットであるのに対して、加速度センサー素子は１４ビット、温度センサー素子は１２ビットといった違いが生じる可能性がある。

複数の物理量トランスデューサーからの検出信号を処理する回路装置があるが、そのような回路装置はシリアルインターフェースで複数の検出データを出力する場合が多い。その場合、回路装置のシリアルインターフェースのうち、データ出力を行う端子（或いはデータの入出力の両方を行う端子）から、複数の物理量トランスデューサーの検出信号を出力する必要が生じる。一例としては、図９等を用いて後述するように、時系列で分割し、各センサー素子の検出信号を順次出力すればよい。

その場合、上述したように物理量トランスデューサーによって検出データのビット数が異なる場合には、検出データを受けたホストデバイスにおける、シリアルデータの扱いが難しくなる。具体的には、ホストデバイスでは検出データのビット幅合わせ等の処理を行う必要が生じる。

特に、図１３や図１４を用いて後述するように、ホストデバイスに対して複数の回路装置が接続され、且つ、その際の信号線が共有されるようなケースでは、回路装置からの検出データの出力に用いられる信号線では、複数の回路装置からの検出データの出力が行われる。この場合、ホストデバイスでの処理対象となる物理量トランスデューサーの数が非常に多くなり、上述したビット幅合わせ等の処理による負担が増大する。しかしユーザーがホストデバイスを用意し、種々の物理量検出装置（センサー、センサーデバイス）を必要に応じて組み合わせることで、任意のセンサー情報を処理するという要望も考えられる。つまり図１３等の構成の需要は高く、検出データのビット幅が異なることによる弊害は無視できない問題となる。

そこで本出願人は、以下のような回路装置を提案する。具体的には、本実施形態に係る回路装置１００は図１に示したように、第１〜第ｎ（ｎは２以上の整数）の物理量トランスデューサー１０−１〜１０−ｎからの第１〜第ｎの検出信号を受けて第１〜第ｎの検出データを出力する検出回路１２０と、第１〜第ｎの検出データをシリアルデータとして出力するシリアルインターフェース１１０を含む。そしてシリアルインターフェース１１０は、第１〜第ｎの検出データのうちの第ｉの検出データ（ｉは１≦ｉ≦ｎを満たす整数）がＭ（Ｍは正の整数）ビットであり、第ｊの検出データ（ｊは１≦ｊ≦ｎ、ｊ≠ｉを満たす整数）がＮ（ＮはＮ＜Ｍを満たす整数）ビットである場合に、第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加されたシリアルデータを出力する。

ここで、第１〜第ｎの検出信号は、物理量トランスデューサーの出力（検出回路１２０の入力）であり、第１〜第ｎの検出データは、検出回路１２０の出力である。具体的には、検出信号はアナログデータであり、検出データは検出信号に対するＡ／Ｄ変換処理後のデジタルデータであってもよい。

また、シリアルインターフェースには種々の形式が考えられ、本実施形態では３線ＳＰＩ（Serial Peripheral Interface）、４線ＳＰＩ、Ｉ２Ｃ（Inter-Integrated Circuit）等、広く知られているシリアルインターフェースのいずれを用いてもよい。

これにより、本実施形態の手法を用いないとすると各検出データが異なるビット数となる場合であっても、本実施形態の手法によれば各検出データを同じビット数のデータとして取り扱うことが可能となる。そのため、ホストデバイスの処理の簡素化を図ることができる。回路装置１００に含まれる物理量トランスデューサー１０は、１軸ジャイロセンサー素子であってもよいし、３軸ジャイロセンサー素子であってもよいし、ジャイロセンサー素子に対して温度センサー素子の追加の有無、加速度センサー素子の追加の有無などの変形実施が考えられる。本実施形態の手法では、そのような様々な製品に対応できるシリアルデータのフォーマットを提供することも可能である。

以下、回路装置１００（センサーＩＣ）や回路装置１００を含む物理量検出装置２００の構成例を説明した後、ビット幅をそろえる際のデータ形式、入出力フレーム構成について説明する。最後に、図１３等を用いてホストデバイスに対して複数の回路装置１００が接続される変形例についても説明する。

２．システム構成例
図２に本実施形態に係る回路装置１００の具体的な構成例、及び回路装置１００を含む物理量検出装置２００の構成例を示す。図２に示したように、回路装置１００は、シリアルインターフェース１１０と、検出回路１２０と、処理部（ＤＳＰ）１３０と、フォーマット切り替えレジスター１４０を含む。そして物理量検出装置２００は、複数の物理量トランスデューサー１０と、回路装置１００を含む。ただし、回路装置１００や物理量検出装置２００は図２の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また、種々の変形実施が可能な点は、図４等でも同様である。

ここで、複数の物理量トランスデューサー１０（第１〜第ｎの物理量トランスデューサー）とは、角速度センサー（ジャイロセンサー）、温度センサー及び加速度センサーの少なくとも２つを含むものであってもよい。

図２の例では、物理量トランスデューサー１０として、ジャイロセンサー（３軸ジャイロセンサー）と温度センサーの各素子を示している。つまり、物理量トランスデューサー１０とは、具体的には、ジャイロセンサーのＸ軸回りの角速度検出を行う素子Ｘｇｙｒｏ２０−１と、ジャイロセンサーのＹ軸回りの角速度検出を行う素子Ｙｇｙｒｏ２０−２と、ジャイロセンサーのＺ軸回りの角速度検出を行う素子Ｚｇｙｒｏ２０−３と、温度センサー素子２１であってもよい。ただし、図２の構成に加速度センサー素子を追加する、或いはジャイロセンサー素子と温度センサー素子２１のいずれかを加速度センサー素子に変更する、或いは他の物理量トランスデューサーを追加するといった種々の変形実施が可能である。

シリアルインターフェース１１０は、上述したように３線ＳＰＩ、４線ＳＰＩ、Ｉ２Ｃ等、種々のシリアルインターフェースにより実現できるが、図２では４線ＳＰＩの例を示している。そのため、シリアルインターフェース１１０は、チップセレクト端子ＣＳ、シリアルクロック端子ＳＣＬＫ、シリアルデータイン端子ＳＤＩ、シリアルデータアウト端子ＳＤＯの４つの端子に接続されている。

検出回路１２０は、複数の物理量トランスデューサー１０からの検出信号を受けて、複数の検出データを出力する。具体的には、アナログデータとして物理量トランスデューサー１０から出力される検出信号を、デジタルデータである検出データに変換することになるため、検出回路１２０はＡ／Ｄ変換回路１２１と、アナログ処理回路１２２を含む。

一例としては、検出回路１２０は、第ｉの検出信号をＡ／Ｄ変換してＮビットの第ｉの検出データを出力する第１のＡ／Ｄ変換回路と、第ｊの検出信号をＡ／Ｄ変換してＭビットの第ｊの検出データを出力する第２のＡ／Ｄ変換回路とを有するものであってもよい。言い換えれば、検出回路は２以上のＡ／Ｄ変換回路１２１を有してもよく、狭義には物理量トランスデューサー１０の数に対応するだけのＡ／Ｄ変換回路１２１を有してもよい。

物理量トランスデューサー１０の数とＡ／Ｄ変換回路１２１の数が一致する場合の例が図２である。この場合、検出回路１２０はＡ／Ｄ変換回路１２１として、Ａ／Ｄ変換回路Ｘ１２１−１と、Ａ／Ｄ変換回路Ｙ１２１−２と、Ａ／Ｄ変換回路Ｚ１２１−３と、Ａ／Ｄ変換回路Ｔ１２１−４を含んでもよい。Ｘｇｙａｒｏ２０−１からの信号はアナログ処理回路Ｘ１２２−１を介してＡ／Ｄ変換回路Ｘ１２１−１に入力され、Ａ／Ｄ変換回路Ｘ１２１−１は、Ｘｇｙｒｏ２０−１からの検出信号をＡ／Ｄ変換して、ジャイロセンサーのＸ軸に関する検出データを出力する。同様に、Ａ／Ｄ変換回路Ｙ１２１−２は、アナログ処理回路Ｙ１２２−２を介して入力されたＹｇｙｒｏ２０−２からの検出信号をＡ／Ｄ変換して、ジャイロセンサーのＹ軸に関する検出データを出力し、Ａ／Ｄ変換回路Ｚ１２１−３は、アナログ処理回路Ｚ１２２−３を介して入力されたＺｇｙｒｏ２０−３からの検出信号をＡ／Ｄ変換して、ジャイロセンサーのＺ軸に関する検出データを出力する。また、Ａ／Ｄ変換回路Ｔ１２１−４は、アナログ処理回路Ｔ１２２−４を介して入力された温度センサー素子２１からの検出信号をＡ／Ｄ変換して、温度に関する検出データを出力する。

なお、各Ａ／Ｄ変換回路１２１としては、例えばデルタシグマ型や逐次比較型などの種々の方式のＡ／Ｄ変換回路を採用できる。デルタシグマ型を採用する場合には、例えば１／ｆノイズ低減のためのＣＤＳ（Correlated double sampling）やチョッパーの機能などを有し、例えば２次のデルタシグマ変調器などにより構成されるＡ／Ｄ変換回路を用いることができる。また逐次比較型を採用する場合には、例えばＤＡＣの素子バラツキよるＳ／Ｎ比の劣化を抑制するＤＥＭ（Dynamic Element Matching）の機能などを有し、容量ＤＡＣ及び逐次比較制御ロジックにより構成されるＡ／Ｄ変換回路を用いることができる。Ａ／Ｄ変換回路１２１は、逐次比較型（ＳＡＲ，successive approximation register）であってもよいし、デルタシグマ型（ΔΣ）であってもよく、Ａ／Ｄ変換の方式については種々の変形実施が可能である。

また、各アナログ処理回路の構成例を図３に示す。図３に示したように、アナログ処理回路１２２は、増幅回路１２２１と、同期検波回路１２２２と、フィルター部１２２３を含む。増幅回路１２２１は、物理量トランスデューサー１０からの信号を増幅する。同期検波回路１２２２は、不図示の駆動回路からの同期信号に基づいて、増幅回路１２２１の出力信号に対して同期検波を行い、所望信号を抽出する。そしてフィルター部１２２３が不要信号を除去するためのローパスフィルター処理を行い、処理後の信号を物理量トランスデューサー１０の検出信号としてＡ／Ｄ変換回路１２１に出力する。ただし、アナログ処理回路１２２の構成は図３に限定されるものではない。例えば、ローパスフィルターの機能を増幅回路１２２１に持たせたり、Ａ／Ｄ変換回路１２１にローパスフィルターを含めることで、フィルター部１２２３を省略してもよい。また、図２に示したように検出回路１２０に複数のアナログ処理回路１２２が含まれる場合に、その全てのアナログ処理回路１２２が同一の構成である必要はなく、各アナログ処理回路１２２が異なる構成となってもよい。

また、Ａ／Ｄ変換回路１２１は、複数設けられるものには限定されず、１つであってもよい。一例としては、検出回路１２０は、図４に示すように、Ａ／Ｄ変換回路１２１と、マルチプレクサー１２３を含むものであってもよい。マルチプレクサー１２３は、Ｘｇｙｒｏ２０−１、Ｙｇｙｒｏ２０−２、Ｚｇｙｒｏ２０−３、温度センサー素子２１のそれぞれの検出信号から１つを選択し、選択された検出信号をＡ／Ｄ変換回路１２１に出力する。Ａ／Ｄ変換回路１２１は、マルチプレクサー１２３から出力された検出信号をＡ／Ｄ変換して検出データを出力する。この場合、Ａ／Ｄ変換回路は物理量トランスデューサー１０の数だけ設ける必要はなく、例えば図４に示したように１つであってもよい。

また、図２では物理量トランスデューサー１０の数だけのＡ／Ｄ変換回路１２１を設ける例、図４では１つのＡ／Ｄ変換回路１２１を設ける例を説明したが、その中間的な実施形態も考えられる。例えば、図５に示したように、検出回路１２０は、Ａ／Ｄ変換回路Ｔ１２１−４と、Ａ／Ｄ変換回路Ｇ１２１−５と、マルチプレクサー１２３を含むものであってもよい。マルチプレクサー１２３は、Ｘｇｙｒｏ２０−１、Ｙｇｙｒｏ２０−２、Ｚｇｙｒｏ２０−３のそれぞれの検出信号から１つを選択し、選択された検出信号をＡ／Ｄ変換回路Ｇ１２１−５に出力し、Ａ／Ｄ変換回路Ｇ１２１−５は出力された検出信号をＡ／Ｄ変換してジャイロセンサー素子に関する検出データを出力する。また、Ａ／Ｄ変換回路Ｔ１２１−４は、温度センサー素子２１からの検出信号をＡ／Ｄ変換して、温度に関する検出データを出力する。この場合、４つの物理量トランスデューサー１０に対して、Ａ／Ｄ変換回路１２１は２つとなる。

以上で述べたように、物理量検出装置２００に含まれる物理量トランスデューサー１０の種類や、当該物理量トランスデューサー１０とＡ／Ｄ変換回路１２１の対応については種々の変形実施が可能である。

処理部１３０は、検出回路１２０から出力された検出データを用いた処理を行う。具体的には、処理部１３０は、検出回路からの第１〜第ｎの検出データを受けて、少なくとも第ｊの検出データ（Ｎビットのデータ）に対して、上位ビット側に（Ｍ−Ｎ）ビットの補完ビットを付加する処理を行ってもよい。また、上記補間処理の前処理として、検出データに対する何らかの処理を行ってもよい。例えば、温度センサー素子２１の出力のＡ／Ｄ変換結果をそのまま検出データとするのではなく、移動平均を取る処理や、温度特性を補正する処理、ノイズ除去のためのローパスフィルター処理等を行って検出データを求めてもよい。処理部１３０は、例えばＤＳＰ（digital signal processor）により実現することが可能である。処理部１３０における処理の詳細については後述する。

フォーマット切り替えレジスター１４０は、処理部１３０における検出データのフォーマットを決定する情報を記憶する。具体的には、フォーマット切り替えレジスター１４０が第１の状態に設定されたか第２の状態に設定されたかに応じて、補完ビットが上位ビット側（ＭＳＢ側，Most Significant Bit側）に付加されるか、下位ビット側（ＬＳＢ側，Least Significant Bit側）に付加されるかが決定される。ここで、第１の状態とはフォーマット切り替えレジスター１４０に第１の値が書き込まれた状態であり、第２の状態とはフォーマット切り替えレジスター１４０に第１の値とは異なる第２の値が書き込まれた状態であってもよい。各フォーマットにおける検出データの形式については後述する。

なお、図２等ではフォーマット切り替えレジスター１４０を用いるものとしたが、広義には、回路装置１００は当該回路装置１００の動作を決定するための設定情報を記憶する設定レジスターを含むものであってもよい。その場合、設定レジスターの所与の領域により、上記フォーマット切り替えレジスター１４０が実現されることになる。

また、本実施形態の手法は回路装置１００に適用されるものには限定されず、図２に示した物理量検出装置２００にも適用できる。すなわち、本実施形態の手法は、回路装置１００と、物理量トランスデューサー１０とを含む物理量検出装置２００に適用可能である。

さらに、本実施形態の手法は、回路装置１００を含む電子機器や移動体（狭義には物理量検出装置２００を含む電子機器や移動体）にも適用できる。ここでの移動体とは、例えば、車、飛行機、バイク、自転車、或いは船舶等である。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図６は移動体の具体例としての自動車３００を概略的に示している。自動車３００には、物理量トランスデューサー１０と回路装置１００を有する物理量検出装置２００が組み込まれている。例えば、物理量トランスデューサー１０は振動片（ジャイロセンサー素子）であり、物理量検出装置２００とはジャイロセンサーである。

ジャイロセンサーは車体３０７の姿勢を検出することができる。ジャイロセンサーの検出信号は車体姿勢制御装置３０８に供給されることができる。車体姿勢制御装置３０８は例えば車体３０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪３０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサーは組み込まれることができる。

３．補完ビットの付加
上述したように、本実施形態では、各物理量トランスデューサーからの検出信号を検出データに変換してホストデバイスに対して出力する際に、複数の検出データのビット幅をそろえる。一例としては、本実施形態の処理を行わない場合に、ビット幅の大きい（例えばＭビットの）検出データと、ビット幅の小さい（例えばＮ＜ＭであるＮビットの）検出データが出力されてしまうとすれば、ビット幅の小さい検出データに対して、（Ｍ−Ｎ）ビットの補完ビットを付加すればよい。

補完ビットの付加手法は種々考えられる。一例としては、Ａ／Ｄ変換回路１２１からそれぞれＭビットとＮビットの検出データが出力された場合に、処理部１３０において（Ｍ−Ｎ）ビットの補完ビットを、Ｎビットの検出データに付加すればよい。

本実施形態では、上述したように上位ビット側に補完ビットを付加する。この場合、元々の検出データ（Ｎビットの検出データ）のビット位置（桁）が変化しないため、検出データの値を変えずに容易にビット幅を変更することが可能である。例えば、検出データの表現形式がストレートバイナリーであれば、補完ビットとしてはすべて０を付加すればよく、処理が容易である。

また、シリアルデータの出力形式として２の補数形式が設定された場合には、２の補数形式に対応する補完ビットを付加すればよい。具体的には、シリアルインターフェース１１０は、２の補数形式に対応する補完ビットが付加されたシリアルデータを出力する。

２の補数を用いる場合、元々の検出データの最上位ビットが１であれば補完ビットの値は１にすればよいし、元々の検出データの最上位ビットが０であれば補完ビットの値は０にすればよく、この場合でも値を変えることなく容易に補完ビットを付加できる。

補完ビットが付加された検出データの例を図７（Ａ）〜図７（Ｃ）に示す。ここでは、加速度データＡＣＣ、角速度データＧＹＲＯ、温度データＴＥＭＰの３つが取得され、補完ビットを付加しないものとした場合、ＡＣＣが１４ビット、ＧＹＲＯが１６ビット、ＴＥＭＰが１２ビットである例を考えている。

この場合、ＧＹＲＯのビット幅が大きいため、例えばＡＣＣとＴＥＭＰのビット幅をＧＹＲＯのビット幅に合わせる処理を行えばよい。具体的には、ＡＣＣに対しては２ビットの補完ビットを付加し、ＴＥＭＰに対しては４ビットの補完ビットを付加する。補完後の加速度データを示したものが図７（Ａ）であり、上位側の２ビット（ＡＣＣ１５，ＡＣＣ１４）が補完ビットであり、それ以外の１４ビット（ＡＣＣ１３〜ＡＣＣ０）が元々の検出データである。同様に、補完後の温度データを示したものが図７（Ｃ）であり、上位側の４ビット（ＴＥＭＰ１５〜ＴＥＭＰ１２）が補完ビットであり、それ以外の１２ビット（ＴＥＭＰ１１〜ＴＥＭＰ０）が元々の検出データである。この例では、図７（Ｂ）に示したようにＧＹＲＯに対しては補完ビットを付加する必要はない。

ただし、補完ビットが付加されるのは上位ビット側に限定されず、下位ビット側に付加されてもよい。下位ビット側に補完ビットを付加した場合、元々の検出データのビット位置が変化するため、値が定数倍されてしまう。例えば、下位ビット側に（Ｍ−Ｎ）ビットの補完ビットとして、全て０のビットを付加すれば、付加前に比べて値は２^{（Ｍ−Ｎ）}倍となる。

しかし、本実施形態では、ホストデバイスが回路装置１００（物理量検出装置２００）からのデータを処理する際に、所定位置から所定ビット幅の情報が、１つの物理量トランスデューサー１０からの情報を表す、ということを保証することが重要である。言い換えれば、ホストデバイス側では、何も考えずに所定ビット（例えばＭビット）ずつデータをとっていけば、検出データを適切に取得できる（そのビット幅のデータの中に複数の物理量トランスデューサー１０からの情報が混在しない）という状態を実現することが本実施形態のポイントである。その点が実現できていれば、データ値が所定数倍されたとしても、当該所定数で割る（右シフトのビット演算を行う）等の適切な処理をすることは容易である。

補完ビットを下位ビット側に付加した例を図８（Ａ）〜図８（Ｃ）に示す。補完ビットのビット幅は図７（Ａ）〜図７（Ｃ）と同様である。ただし、図８（Ａ）では上位ビット側から１４ビットが元の検出データ（ＡＣＣ１３〜ＡＣＣ０）であり、下位側の２ビットに補完ビットの０が付加されている。同様に、図８（Ｃ）では上位ビット側から１２ビットが元の検出データ（ＴＥＭＰ１１〜ＴＥＭＰ０）であり、下位側の４ビットに補完ビットの０が付加されている。

このように、補完ビットは下位ビット側に付加されてもよいため、本実施形態では必要に応じて下位ビット側を用いるモードに切り替えてもよい。切り替えには、例えば図２を用いて上述したフォーマット切り替えレジスター１４０を用いればよい。

具体的には、回路装置１００はフォーマット切り替えレジスター１４０を含み、シリアルインターフェース１１０は、フォーマット切り替えレジスター１４０が第１の状態に設定された場合には、第ｊの検出データ（Ｎビットのデータ）の上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加されたシリアルデータを出力し、フォーマット切り替えレジスター１４０が第１の状態とは異なる第２の状態に設定された場合には、第ｊの検出データの下位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加されたシリアルデータを出力する。

このようにすれば、補完データを付加するビット位置を上位ビット側と下位ビット側とで適宜切り替えることが可能になる。フォーマット切り替えレジスター１４０に対するデータの書き込みは、例えばシリアルインターフェース１１０を介してホストデバイス側から実行されるため、シリアルデータのフォーマットは当該シリアルデータを取得するホストデバイス側で設定可能である。つまり、シリアルデータの利用者が、自身の望むフォーマットを柔軟に設定することが可能となる。

以上のフォーマット切り替えに着目すれば、本実施形態を別観点から捉えることが可能である。具体的には、本実施形態に係る回路装置１００は、第１〜第ｎの物理量トランスデューサーからの第１〜第ｎの検出信号（ｎは２以上の整数）を受けて第１〜第ｎの検出データを出力する検出回路１２０と、第１〜第ｎの検出データをシリアルデータとして出力するシリアルインターフェース１１０と、フォーマット切り替えレジスター１４０を含む。そして、シリアルインターフェースは、第１〜第ｎの検出データのうちの第ｉの検出データ（ｉは１≦ｉ≦ｎを満たす整数））がＭ（Ｍは正の整数）ビットであり、第ｊの検出データ（ｊは１≦ｊ≦ｎ、ｊ≠ｉを満たす整数）がＮ（ＮはＮ＜Ｍを満たす整数）ビットである場合に、フォーマット切り替えレジスター１４０が第１の状態に設定された場合には、第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加されたシリアルデータを出力し、フォーマット切り替えレジスター１４０が第１の状態とは異なる第２の状態に設定された場合には、第ｊの検出データの下位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加されたシリアルデータを出力する。

つまりこの例では、上位ビット側での補完ビットの付加を前提とすることなく、上位ビット側と下位ビット側のどちらに補完ビットを付加するかを自由に設定可能である。

また、補完ビットの付加は処理部１３０で行われるものに限定されない。例えば、検出回路１２０（狭義にはＡ／Ｄ変換回路１２１）において、所定のビット幅（例えばＭビット）の検出データが出力されるようなＡ／Ｄ変換を行ってもよい。処理部１３０を用いる例では、一旦Ｎビットの検出データが出力された後、（Ｍ−Ｎ）ビットの補完ビットを付加してビット幅をＭビットとしていたが、Ａ／Ｄ変換回路１２１を用いる場合、Ａ／Ｄ変換回路１２１の出力時点で、ビット幅がＭビットとなるように調整される。

なお、以上ではビット幅が小さい検出データを、ビット幅の大きい検出データ（狭義には検出データのうち、ビット幅が最大となるデータ）に合わせるという説明をしたがこれには限定されない。例えば、所定のビット幅に合わせる処理を行ってもよい。

具体的には、第ｉの検出データがＭビットであり、第ｊの検出データがＮ（Ｎ＜Ｍ）ビットである場合に、その両方をＫ（＞Ｍ）ビットに合わせてもよい。具体的には、第ｉの検出データに対して、Ｋ−Ｍビットの補完ビットを付加し、第ｊの検出データに対してＫ−Ｎビットの補完ビットを付加してもよい。

例えば、図１３を用いて後述するように、ホストデバイスに対して複数の回路装置１００が接続される場合、全ての検出データを一律に取り扱うという観点からすれば、１つの回路装置１００内で最大のビット幅の検出データにビット幅を合わせたとしても、複数の回路装置１００間ではビット幅が合うとは限らない。例えば、第１の回路装置からはＭビットに合わせられたシリアルデータが出力され、第２の回路装置ではＫビットに合わせられたシリアルデータが出力されるとした場合、ホストデバイス側で各検出データを同一のビット幅であるという取り扱いをすることは不可能である。この場合には、全ての検出データのうちの最大値に合わせることが好ましい。

また、図１１等を用いて後述するように、送受信が特定のビット幅を単位として行われることがある。その場合、検出データのビット幅を送受信の単位に合わせる事で効率的な通信が可能である。例えば、図１１のように３２ビットを単位とする場合、３２の約数であるビット幅（３２ビット、１６ビット、８ビット等）にそろえることで、送受信の１単位内に１又は複数の検出データを効率的に含めることができる。逆に送受信単位の約数でなければ、１単位の送受信において必ず当該単位を満たすためのフォーマット補完データを付加する必要が生じ、実効的なデータ転送レートが低下するおそれがある。つまり、補完後の検出データのビット幅は、検出データのうちの最大のビット幅とは異なる観点から決定されてもよい。

つまり、本実施形態において、「第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加されたシリアルデータを出力する」等の表現は、補完ビットが必ず（Ｍ−Ｎ）ビットであるという実施形態を表すものに限定されず、（Ｍ−Ｎ）ビットよりも多いビット数の補完ビットが付加されることも表すものである。

４．入出力フレーム構成
以上の処理により、各検出データが所定のビット幅のデータとなる。シリアルインターフェース１１０は、補完後の検出データをシリアルデータとしてホストデバイスに対して出力する。シリアルインターフェース１１０の入出力フレーム形式の一例を図９に示す。なお、図９はＭＯＳＩ（Master Out Slave In）端子、ＭＩＳＯ（Master In Slave Out）端子による表記であるが、ＭＯＳＩの信号は回路装置１００のシリアルデータイン端子ＳＤＩの信号に対応し、ＭＩＳＯの信号は回路装置１００のシリアルデータアウト端子ＳＤＯの信号に対応する。

図９に示したように、チップセレクト端子ＣＳでの信号がＬＯＷになると、当該回路装置１００（デバイスチップ）からの出力が開始される。そして、シリアルクロック端子ＳＣＬＫによるクロック信号の入出力が開始される。

当該クロック信号に合わせて、ＭＯＳＩによりまずホストデバイスから回路装置１００に対してコマンドデータＣが送信される。図９ではＣを８ビットのデータとしたがこれには限定されない。例えば、コマンドデータＣは、シリアルデータの読み出し形式や、読み出し対象である物理量トランスデューサー１０を特定するデータである。

ここで、シリアルデータが出力されるシリアルデータ線に接続されるホストデバイスからデータ読み出しコマンドを受けた場合に、シリアルインターフェース１１０は、第ｉの検出データ及び第ｊの検出データを含む第１〜第ｎの検出データを順次にシリアルデータとして出力してもよい。この形式における入出力データが図９であり、コマンドデータＣの受信後、シリアルインターフェース１１０は、加速度データＡＣＣ、角速度データＧＹＲＯ、温度データＴＥＭＰを順次出力する。この際、出力される検出データは必要に応じて補完ビットが付加されたものである。つまり、図９の例では、ＡＣＣ，ＧＹＲＯ，ＴＥＭＰはすべて１６ビットのデータであり、それぞれが図７（Ａ）〜図７（Ｃ）、或いは図８（Ａ）〜図８（Ｃ）の形式のデータである。

このようにすれば、ホストデバイスは１回のコマンドデータＣの送信により、複数の物理量トランスデューサー１０からの検出データを取得することが可能になる。その際、従来手法のようにビット幅が検出データによって異なる場合、ＭＩＳＯの信号のどこまでが１つの検出データであり、どこからが次の検出データであるか、ということを特定しておく必要があり、例えばホストデバイス側でビット幅合わせ等の処理が必要になる。それに対して、本実施形態では、コマンドデータＣの送信後、１６ビットずつ取っていけば、各１６ビットのデータを１つの検出データとして扱えるため、ホストデバイス側での処理負担が小さい。もちろん、当該１６ビットの信号が、加速度を表すのか、角速度を表すのかといった特定には別途情報が必要となるが、少なくともデータの切れ目を誤認する可能性を抑止できる。

図９では検出データが加速度、角速度、温度の各データである例を示したが、これには限定されない。例えば、物理量検出装置２００に含まれる物理量トランスデューサー１０が、図２等に示したようにＸｇｙｒｏ２０−１と、Ｙｇｙｒｏ２０−２と、Ｚｇｙｒｏ２０−３と、温度センサー素子２１であれば、フレーム構成は図１０に示したものであってもよい。図９では角速度データＧＹＲＯを１６ビットであるものとして説明したが、図１０のように、３軸ジャイロセンサーの各軸についての検出データが、それぞれ１６ビットであってもよい。

なお、ホストデバイス側での処理が３２ビット単位で行われるといった要因により、入出力フレームを３２ビット単位で構成するといった変形実施が可能である。この場合に入出力フレームの例を図１１に示す。図１１に示したように、チップセレクト信号が、３２ビット毎にＬＯＷ→ＨＩＧＨ→ＬＯＷへと切り替わっている。

ホストデバイスからのコマンドデータの受信も３２ビット単位で行われる。図１１の例では最初の３２ビットにおいて、８ビットのコマンドデータを３つ（Ｃ１，Ｃ２，Ｃ３）と、８ビットの同期用のデータ１つを受信する。

当該コマンドに対応して、ＭＩＳＯで回路装置１００からホストデバイスにシリアルデータが出力される。図１１の例では、コマンドデータ等の受信後、最初の３２ビットで１６ビットのステータスフラグと、必要に応じて補完ビットが付加された１６ビットの検出データが出力される。ここでは検出データはＸ軸の角速度を表すＸＧＹＲＯである。そして、次の３２ビットで、それぞれ１６ビットのＹＧＹＲＯとＺＧＹＲＯが出力され、最後の３２ビットで、１６ビットのＴＥＭＰと、１６ビットのフォーマット補完データが出力される。この場合のフォーマット補完データとは、３２ビットという送受信単位を満たすためのデータである。つまり、最後の３２ビットでも、検出データ（ＴＥＭＰ）が３２ビットに補完されているのではなく、１つの検出データは１６ビットのままである。

図１１では、検出データを１６ビットにそろえておき、３２ビット単位で送受信を行う際には２つの検出データ、或いは１つの検出データと１６ビットの他のデータとを組にして出力する。なお、図１１に示したように、送受信を継続する場合を考慮して、最後の３２ビットでは次のデータ入出力用のコマンドデータ等をＭＯＳＩにおいて通信してもよい。

また、以上は４線のＳＰＩを想定した説明であるが、本実施形態に係るシリアルインターフェース１１０は上述したように３線ＳＰＩであってもよい。この場合の入出力フレーム構成を図１２に示す。図１２に示したように、データの入出力を１つのデータ入出力端子ＳＤＩＯにより実行する。そのため、ホストデバイスからのコマンドデータ等の入力と、検出データの出力の両方をＳＤＩＯにより実行することになる。この場合、図１１のように、温度データ等の送信と同時に次のコマンドデータの受信を行うといった通信はできないため、検出データを継続して出力する場合には、温度データ等の出力終了後にコマンドデータ等の受信を行う必要がある。

５．変形例（マルチスレーブ）
以上では１つの回路装置１００に着目し、当該回路装置１００からホストデバイスに対して検出データをシリアルデータとして送信する手法について説明した。しかしホストデバイスに接続される回路装置１００は１つに限定されず、複数の回路装置１００が接続される実施形態も考えられる。

一例を図１３に示す。図１３ではホストデバイス（マイクロコンピューター）５００に対して、３つの回路装置（１００−１，１００−２，１００−３）が接続される例を示している。ホストデバイスのチップセレクト端子ＣＳと、回路装置１００−１のチップセレクト端子ＣＳ、回路装置１００−２のチップセレクト端子ＣＳ、回路装置１００−３のチップセレクト端子ＣＳとが共通の信号線により接続される。また、ホストデバイス５００と回路装置１００−１〜１００−３のシリアルクロック端子ＳＣＬＫが接続され、ホストデバイス５００のＭＯＳＩと回路装置１００−１〜１００−３のＳＤＩが接続され、ホストデバイス５００のＭＩＳＯと回路装置１００−１〜１００−３のＳＤＯが接続される。

回路装置１００−１には、物理量トランスデューサー１０として、Ｘｇｙｒｏ２０−１と第１の温度センサー素子２１−１が接続される。回路装置１００−２には、物理量トランスデューサー１０として、Ｙｇｙｒｏ２０−２と第２の温度センサー素子２１−２が接続される。回路装置１００−３には、物理量トランスデューサー１０として、Ｚｇｙｒｏ２０−３と第３の温度センサー素子２１−３が接続される。

つまり、回路装置１００−１を含む物理量検出装置２００−１、回路装置１００−２を含む物理量検出装置２００−２、回路装置１００−３を含む物理量検出装置２００−３は、それぞれ１軸のジャイロセンサー及び温度センサーである。

このように、ホストデバイス５００に対して複数の回路装置１００（物理量検出装置２００）を接続するものとすれば、種々の物理量検出装置２００を任意に組み合わせることで、所望のセンサーからの情報（検出データ）を柔軟に取得することが可能になる。例えば、３軸ジャイロセンサーを利用する場合にも、図２等に示した１つの物理量検出装置２００を利用してもよいし、図１３に示したように３つの物理量検出装置２００−１〜２００−３を組み合わせて利用してもよい。

また、他のセンサーを追加したいという要望にも容易に対応が可能である。例えば、角速度及び温度の情報だけでなく、加速度の情報も利用したいという状況であれば、図１４に示したように、図２と同様の物理量検出装置２００−４と、加速度センサーに対応する物理量検出装置２００−５の２つを利用すればよい。ここで物理量検出装置２００−５は、回路装置１００−５と、加速度センサーのＸ軸出力に対応する素子Ｘａｃｃ２２−１と、加速度センサーのＹ軸出力に対応する素子Ｙａｃｃ２２−２と、加速度センサーのＺ軸出力に対応する素子Ｚａｃｃ２２−３とを含むものである。

ただし、このような構成の場合、複数の回路装置１００からのシリアルデータが、共通の信号線を用いてホストデバイス５００のＭＩＳＯ端子に対して出力される。そのため、複数の回路装置１００が同時にシリアルデータを送信してしまえば、データが衝突してしまい適切な通信ができない。

よって本実施形態では、シリアルデータが出力されるシリアルデータ線に、１又は複数の他の回路装置１００が接続される場合に、各回路装置１００は自身のシリアルデータと、他の回路装置１００のシリアルデータとの、シリアルデータ線に対する出力順番を表す出力順番情報を記憶する記憶部を有し、シリアルインターフェース１１０は、出力順番情報に対応するタイミングで自身のシリアルデータを出力する。

このようにすれば、各回路装置１００の出力タイミングを時系列で分けることができるため、データの衝突を抑止できる。図２等には記憶部は不図示であるが、例えば上述した設定レジスターを記憶部としてもよい。図１３に示したように３つの回路装置１００−１〜１００−３がホストデバイス５００に接続される場合の、具体的な入出力フレームの例を図１５（Ａ）に示す。

図１５（Ａ）に示した例では、コマンドデータＣの送信後、ホストデバイス５００には、まず第１の回路装置１００−１からのシリアルデータが入力され、次いで第２の回路装置１００−２からのシリアルデータが入力され、最後に第３の回路装置１００−３からのシリアルデータが入力される。つまりこの場合、第１の回路装置１００−１は、自身の出力順番が１番目であることを表す出力順番情報を記憶し、それに従って１番目にシリアルデータを出力している。同様に、第２の回路装置１００−２は自身の出力順番が２番目、第３の回路装置１００−３は自身の出力順番が３番目という出力順番情報を保持している。具体的には、第１の回路装置１００−１が１番目、第２の回路装置１００−２が２番目、第３の回路装置１００−３が３番目という全ての回路装置の出力順番を規定した１つの出力順番情報を作成し、当該出力順番情報を各回路装置の記憶部に記憶すればよい。

出力順番であることがわかっている場合に、実際にどのようなタイミングでシリアルデータを出力するかは種々の手法が考えられる。例えば、コマンドデータｃの中で各回路装置１００のシリアルデータのビット幅（或いは検出データの個数）を指定するものであってもよい。

図１３のように、各回路装置１００が２つの物理量トランスデューサー１０を有し、各検出データのビット幅が１６ビットにそろえられている場合、１番目の出力とは、コマンドデータＣの受信後、１〜３２クロック分のタイミングであることがわかるため、シリアルクロック信号に同期させてシリアルデータを出力すればよい。具体的には１〜１６クロックでＸｇｙｒｏ２０−１に対応するＸＧＹＲＯを出力し、１７〜３２ビットで第１の温度センサー素子２１−１に対応するＸＴＥＭＰを出力する。

同様に、２番目の出力はコマンドデータＣの受信後、３３〜６４クロック分のタイミングであるし、３番目の出力はコマンドデータＣの受信後、６５〜９６クロック分のタイミングである。

なお、図１５（Ａ）では各回路装置１００が、当該回路装置１００に接続される全ての物理量トランスデューサー１０に対応する検出データを出力するものとした。しかし本実施形態はこれに限定されず、回路装置１００に接続される物理量トランスデューサー１０のうち、一部に対応する検出データを出力するものとしてもよい。

例えば図１３に示した構成の場合、第１〜第３の温度センサー素子２１−１〜２１−３が近い位置に実装されるのであれば、第１の温度センサー素子２１−１での検出温度と、第２の温度センサー素子２１−２での検出温度と、第３の温度センサー素子２１−３での検出温度との間での差異が小さく、いずれか一つを用いれば十分なケースも考えられる。その場合、例えば第３の温度センサー素子２１−３を用い、第１の回路装置１００−１からのＸＴＥＭＰの出力、及び第２の回路装置１００−２からのＹＴＥＭＰの出力を省略してもよい。

その場合の入出力フレームの構成例が図１５（Ｂ）である。第１の回路装置１００−１が１番目、第２の回路装置１００−２が２番目、第３の回路装置１００−３が３番目という出力順番は図１５（Ａ）と変わらないが、ＸＴＥＭＰ，ＹＴＥＭＰが省略されるため、第１，第２の回路装置の出力はそれぞれ１６クロック分となる。一方、第３の回路装置１００−３は図１５（Ａ）と同様に、３２クロック分を用いてＺＧＹＲＯとＺＴＥＭＰの両方を出力している。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、物理量検出装置、電子機器及び移動体等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＣＳ チップセレクト端子、ＧＹＲＯ 角速度データ、
ＳＣＬＫ シリアルクロック端子、ＳＤＩ シリアルデータイン端子、
ＳＤＩＯ データ入出力端子、ＳＤＯ シリアルデータアウト端子、
１０ 物理量トランスデューサー、２１ 温度センサー素子、１００ 回路装置、
１１０ シリアルインターフェース、１２０ 検出回路、１２１ Ａ／Ｄ変換回路、
１２３ マルチプレクサー、１３０ 処理部、
１４０ フォーマット切り替えレジスター、２００ 物理量検出装置、３００ 自動車、
３０７ 車体、３０８ 車体姿勢制御装置、３０９ 車輪、５００ ホストデバイス、
１２２１ 増幅回路、１２２２ 同期検波回路、１２２３ フィルター部

Claims (12)

1. 第１〜第ｎ（ｎは２以上の整数）の物理量トランスデューサーからの第１〜第ｎの検出信号を受けて第１〜第ｎの検出データを出力する検出回路と、
   前記第１〜第ｎの検出データをシリアルデータとして出力するシリアルインターフェースと、
   を含み、
   前記シリアルインターフェースは、
   前記第１〜第ｎの検出データのうちの第ｉの検出データ（ｉは１≦ｉ≦ｎを満たす整数）がＭ（Ｍは正の整数）ビットであり、第ｊの検出データ（ｊは１≦ｊ≦ｎ、ｊ≠ｉを満たす整数）がＮ（ＮはＮ＜Ｍを満たす整数）ビットである場合に、
   前記第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   フォーマット切り替えレジスターを含み、
   前記シリアルインターフェースは、
   前記フォーマット切り替えレジスターが第１の状態に設定された場合には、前記第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットが付加された前記シリアルデータを出力し、
   前記フォーマット切り替えレジスターが前記第１の状態とは異なる第２の状態に設定された場合には、前記第ｊの検出データの下位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記シリアルインターフェースは、
   前記シリアルデータの出力形式として２の補数形式が設定された場合には、前記２の補数形式に対応する前記補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記シリアルデータが出力されるシリアルデータ線に接続されるホストデバイスからデータ読み出しコマンドを受けた場合に、
   前記シリアルインターフェースは、
   前記第ｉの検出データ及び前記第ｊの検出データを含む前記第１〜第ｎの検出データを順次に前記シリアルデータとして出力することを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記シリアルデータが出力されるシリアルデータ線に、１又は複数の他の回路装置が接続される場合に、
   前記回路装置の前記シリアルデータと、前記他の回路装置の前記シリアルデータとの、前記シリアルデータ線に対する出力順番を表す出力順番情報を記憶する記憶部を有し、
   前記シリアルインターフェースは、
   前記出力順番情報に対応するタイミングで、前記回路装置の前記シリアルデータを出力することを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記検出回路からの前記第１〜第ｎの検出データを受けて、少なくとも前記第ｊの検出データに対して、上位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットを付加する処理部を含むことを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記検出回路は、
   前記第ｉの検出信号をＡ／Ｄ変換してＮビットの前記第ｉの検出データを出力する第１のＡ／Ｄ変換回路と、
   前記第ｊの検出信号をＡ／Ｄ変換してＭビットの前記第ｊの検出データを出力する第２のＡ／Ｄ変換回路と、
   を有することを特徴とする回路装置。
8. 第１〜第ｎの物理量トランスデューサーからの第１〜第ｎの検出信号（ｎは２以上の整数）を受けて第１〜第ｎの検出データを出力する検出回路と、
   前記第１〜第ｎの検出データをシリアルデータとして出力するシリアルインターフェースと、
   フォーマット切り替えレジスターと、
   を含み、
   前記シリアルインターフェースは、
   前記第１〜第ｎの検出データのうちの第ｉの検出データ（ｉは１≦ｉ≦ｎを満たす整数）がＭ（Ｍは正の整数）ビットであり、第ｊの検出データ（ｊは１≦ｊ≦ｎ、ｊ≠ｉを満たす整数）がＮ（ＮはＮ＜Ｍを満たす整数）ビットである場合に、
   前記フォーマット切り替えレジスターが第１の状態に設定された場合には、前記第ｊの検出データの上位ビット側に（Ｍ−Ｎ）ビットの補完ビットが付加された前記シリアルデータを出力し、
   前記フォーマット切り替えレジスターが前記第１の状態とは異なる第２の状態に設定された場合には、前記第ｊの検出データの下位ビット側に（Ｍ−Ｎ）ビットの前記補完ビットが付加された前記シリアルデータを出力することを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置と、
   前記第１〜第ｎの物理量トランスデューサーと、
   を含むことを特徴とする物理量検出装置。
10. 請求項９に記載の物理量検出装置において、
    前記第１〜第ｎの物理量トランスデューサーは、
    角速度センサー、温度センサー及び加速度センサーの少なくとも２つを含むことを特徴とする物理量検出装置。
11. 請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
12. 請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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