CN101964661B - 用于管线式模拟数字转换器的比较器及相关信号取样方法 - Google Patents

Abstract

用于管线式模拟数字转换器的比较器，包含有取样电路，耦接于多个差动输入电压及多个差动参考电压，用来根据第一时钟信号，对该多个差动输入电压进行取样，以及根据第二时钟信号，对该多个差动参考电压进行取样；前级放大器，耦接于该取样电路，用来放大该前级放大器的正输入端与负输入端之间的电压差值，以产生多个差动输出电压；以及闩锁电路，耦接于该前级放大器，用来锁住该前级放大器所输出的该多个差动输出电压。

Description

用于管线式模拟数字转换器的比较器及相关信号取样方法

技术领域

本发明是指一种管线式(Pipelined)模拟数字转换器及相关信号取样方法，尤指一种无前端取样保持放大器的管线式模拟数字转换器及相关信号取样方法。

背景技术

模拟数字转换器(Analog-to-digital converter，ADC)是模拟信号与数字信号间的转换接口，广泛地用于工业测量、通讯系统、音频及视频数据处理等应用领域。常见的模拟数字转换器有快闪式(Flash)、逐次渐进式(Successive approximation)、三角积分式(Sigma-delta)及管线式(Pipelined)模拟数字转换器等，适用于不同的取样速率及数据转换分辨率的需求。其中，管线式模拟数字转换器兼具高取样速率及高分辨率的优点，特别适用于通讯系统中。

请参考图1，图1为已知10位的管线式模拟数字转换器10的功能方块图。管线式模拟数字转换器10包含有取样保持放大器(Sample-and-holdamplifier)100、串接于取样保持放大器100之后的随后级(Subsequentstages)102_1～102_8、快闪式模拟数字转换器104及错误校正电路106。每一随后级的元件皆相同，为便于说明，图1中仅详述随后级102_1，其中包含有子模拟数字转换器(Sub-ADC)110、数字模拟转换器(Digital-to-analogconverter，DAC)112、取样保持单元114、减法器116及放大器118。数字模拟转换器112、取样保持单元114、减法器116及放大器118所组成的电路区块称为乘法式数字模拟转换器(Multiplying DAC)。管线式模拟数字转换器10的运作为本领域技术人员所熟知，在此不详述。

请注意，前端的取样保持放大器100是为了将输入的模拟信号预先转换为接近直流的信号，使子模拟数字转换器110产生的量化结果不容易受到模拟信号的噪声影响而产生太大的偏差。然而，取样保持放大器100的运作可能导致模拟信号失真。此外，在管线式模拟数字转换器10的总耗电量中，取样保持放大器100的耗电量占了很大的比例，因此，总耗电量无法有效地降低。若不使用取样保持放大器100，当输入的模拟信号高达数十MHz时，子模拟数字转换器110的取样时间点与后端的乘法式数字模拟转换器的取样时间点很可能不相同，产生孔径误差(Aperture error)，降低了管线式模拟数字转换器10转换信号的精确度。

因此，已知技术提出一些方法，省略前端的取样保持放大器，同时维持原本取样保持放大器转换输入模拟信号的功能，如Iuri Mehr及Larry Singer于2000年3月发表于IEEE Journal of Solid-State Circuits，vol.35，no.3，的论文“A 55-mW，10-bit，40-Msample/s Nyquist-Rate CMOS ADC”所揭露的模拟数字转换器，其是将前端取样保持放大器的功能设计于最前端的随后级中。请参考图2，图2为上述论文所提出的管线式模拟数字转换器中，最靠近输入端的随后级20的示意图，其包含有子模拟数字转换器200及乘法式数字模拟转换器210。子模拟数字转换器200包含有架构相同的两个比较器201、202及一逻辑电路204，比较器202另详述于图3中。请先注意，此管线式模拟数字转换器为全差动式架构，为便于说明，乘法式数字模拟转换器210仅以单端电路表示。

如图3所示，比较器202包含有前级放大器(Preamplifier)206、闩锁(Latch)电路208、开关S1A、S1B、S2A、S2B、S3A、S3B、S4A、S4B、SZ1、SZ2及电容C1～C4。上述开关及电容所形成的电容取样电路使用了参考电压V_TH1P、V_TH1N及共模电压V_CM。前级放大器206由晶体管M1～M6组成。乘法式数字模拟转换器210包含有数字模拟转换器212、放大器214、开关SM1～SM5、电容CM1及CM2。对每一级分辨率为1.5位的管线式模拟数字转换器来说，乘法式数字模拟转换器210需要正参考电压V_REFP、负参考电压V_REFN及共模电压V_CM做为参考电压。电容取样电路使用的参考电压V_TH1P等于1/4V_REFP，参考电压V_TH1N等于1/4V_REFN，通过电路可产生用来比较的两个临界电压，+1/4(V_REFP-V_REFN)及-1/4(V_REFP-V_REFN)。管线式模拟数字转换器使用多个不同相位的时钟信号，表示于图3中。时钟信号Ф₁及Ф₂是不重迭的时钟信号，做为两相邻随后级的取样时钟；时钟信号Ф_1d及Ф_2d的下降缘分别较时钟信号Ф₁及Ф₂的下降缘延迟；而时钟信号Ф_2c则是时钟信号Ф_2d的延迟时钟。

于取样相位时，时钟信号Ф₁位于高电位，开关S1A、S2A、S3A、S4A导通，参考电压V_TH1P及V_TH1N分别被取样至电容C1及C4，差动输入电压V_INP及V_INN分别被取样至电容C2及C3；同时，开关SZ1及SZ2导通，以消除前级放大器206的差动输入端的直流偏压。在乘法式数字模拟转换器210中，输入电压V_IN于时钟信号Ф_1d位于高电位时被取样至电容CM1及CM2。于保持相位时，时钟信号Ф_2d位于高电位，开关S1B、S2B、S3B、S4B导通，此时输入电压的差值(V_INP-V_INN)与临界电压+1/4(V_REFP-V_REFN)及-1/4(V_REFP-V_REFN)进行比较，比较结果反应于前级放大器206的差动输入端的电压差值。前级放大器206将差动输入端的电压差值放大，闩锁电路208于时钟信号Ф_2c的上升缘锁住前级放大器206的输出电压。逻辑电路204根据两个比较器的闩锁电路锁住的电压，输出2位的数字信号00、01或10，以相对地表示比较结果。另一方面，于保持相位时，乘法式数字模拟转换器210中的数字模拟转换器212根据逻辑电路204所输出的数字信号，输出相对应的参考电压V_REFP、V_REFN或V_CM至电容CM2，乘法式数字模拟转换器210的电路将输入电压V_IN放大并且与参考电压相减，最后产生一余数(Residue)电压V_OUT至下一随后级。

由上可知，前级放大器206是在时钟信号Ф_2d的上升缘至时钟信号Ф_2c的上升缘之间，如图3所示的时间T_d，进行信号放大的操作。另一方面，为了避免孔径误差，子模拟数字转换器200的取样电路的时间常数与乘法式数字模拟转换器210的取样电路的时间常数必须相同，换言之，取样电路所使用的电阻值及电容值必须满足下式：

$R_M{C}_M=\frac{C_1}{G_m+R_C}\≈\frac{C_1}{G_m},---\left(1\right)$

R_M为开关SM1或SM2的等效电阻，C_M为电容CM1或CM2的等效电容，G_m为前级放大器206中晶体管的互导(Transconductance)，R_C为电容取样电路中的开关等效电阻。在高速应用下，R_C、R_M的阻值通常很小，这表示G_m必须很大才能使两边的时间常数互相匹配，因此，比较器的功率消耗也跟着增加。此外，由于晶体管的互导不容易控制，欲通过调整晶体管的互导达到时间常数匹配亦较困难。

发明内容

因此，本发明的主要目的即在于提供一种用于管线式模拟数字转换器中的比较器及相关信号取样方法。

本发明揭露一种用于管线式模拟数字转换器的比较器，包含有取样电路、前级放大器及闩锁电路。该取样电路耦接于多个差动输入电压及多个差动参考电压，用来根据第一时钟信号，对该多个差动输入电压进行取样，以及根据第二时钟信号，对该多个差动参考电压进行取样。该前级放大器耦接于该取样电路，包含有正输入端、负输入端、正输出端及负输出端，用来放大该正输入端与该负输入端之间的电压差值，以产生多个差动输出电压。该闩锁电路耦接于该前级放大器，用来锁住该前级放大器所输出的该多个差动输出电压。

本发明还揭露一种用于管线式模拟数字转换器的信号取样方法，该管线式模拟数字转换器的最前端的一随后级的比较器中包含取样电路，该取样电路包含有多个输入电压取样开关、多个参考电压取样开关及多个电容，该信号取样方法包含有根据第一时钟信号，控制该多个输入电压取样开关，以将多个差动输入电压取样于该多个电容；以及根据第二时钟信号，控制该多个参考电压取样开关，以将多个差动参考电压取样于该多个电容，其中该第二时钟信号与该第一时钟信号不重迭。

附图说明

图1为已知管线式模拟数字转换器的功能方块图。

图2为已知管线式模拟数字转换器的最前端的一随后级的示意图。

图3为图2中一比较器的示意图。

图4为本发明实施例一比较器的示意图。

图5为本发明实施例一管线式模拟数字转换器中最前端的一随后级的示意图。

图6为本发明实施例一比较器的示意图。

图7为图5的管线式模拟数字转换器的第二阶随后级的示意图。

图8为图5的管线式模拟数字转换器的第三阶随后级的示意图。

图9为本发明实施例一流程的示意图。

[主要元件标号说明]

10    管线式模拟数字转换器

100   取样保持放大器

102_1～102_8、20、50、70、80  随后级

104  快闪式模拟数字转换器

106  错误校正电路

110、200、500  子模拟数字转换器

112、212  数字模拟转换器

114  取样保持单元

116  减法器

118、214  放大器

201、202、400、501、502、600  比较器

204、504  逻辑电路

206、402、602  前级放大器

208、404、604  闩锁电路

210、510  乘法式数字模拟转换器

606  电容取样电路

Ф₁、Ф₂、Ф_1d、Ф_2d、Ф_2c  时钟信号

C1～C4、Cs1～Cs4、Cp1、Cp2、CM1、CM2  电容

M1～M6、MN1～M4、MP1～MP4  晶体管

S1A、S1B、S2A、S2B、S3A、S3B、S4A、S4B、SZ1、SZ2、S_RST、SM1～SM5开关

V_TH1P、V_TH1N、V_REFP、V_REFN、V_CM、V_IN、V_INP、V_INN、V_OUT、VO、VOB  电压

90  流程

900、902、904、906、908  步骤

具体实施方式

请参考图4，图4为本发明实施例一比较器400的示意图，比较器400是一1.5位的子模拟数字转换器所使用的比较器，具有取样保持放大器的功能。若管线式模拟数字转换器的最前端的随后级使用比较器400，管线式模拟数字转换器的前端无须另外设置取样保持放大器。

比较器400包含有前级放大器402、闩锁电路404、开关S1A、S1B、S2A、S2B、S3A、S3B、S4A、S4B、SZ1、SZ2、S_RST、电容C1～C4及电容Cs1～Cs4。相较于图3的比较器202，比较器400中增加了电容Cs1～Cs4及开关S_RST。电容Cs1～Cs4为取样电容，其电容值可以很小而不占用太大面积。开关S1A、S1B、S2A、S2B、S3A、S3B、S4A、S4B、电容C1～C4及Cs1～Cs4形成电容取样电路。比较器400的差动输入电压为正输入电压V_INP及负输入电压V_INN，而电容取样电路所耦接的参考电压为管线式模拟数字转换器的参考电压产生器所产生。电容取样电路中的各个开关根据不同的时钟信号，控制参考电压及输入电压与电容之间的连结，进而将电压取样于电容上。

电容取样电路中的元件耦接关系如下：开关S1A耦接于正参考电压V_REFP；开关S1B耦接于正输入电压V_INP；电容C1的一端耦接于开关S1A及S1B，另一端耦接于前级放大器402的正输入端；电容Cs1的一端耦接于开关S1A、S1B及电容C1，另一端耦接于地端。开关S2A耦接于一负参考电压V_REFN；开关S2B耦接于正输入电压V_INP；电容C2的一端耦接于开关S2A及S2B，另一端耦接于前级放大器402的正输入端；电容Cs2的一端耦接于开关S2A、S2B及电容C2，另一端耦接于地端。开关S3A耦接于正参考电压V_REFP；开关S3B耦接于负输入电压V_INN；电容C3的一端耦接于开关S3A及S3B，另一端耦接于前级放大器402的负输入端；电容Cs3的一端耦接于开关S3A、S3B及电容C3，另一端耦接于地端。开关S4A耦接于负参考电压V_REFN；开关S4B耦接于负输入电压V_INN；电容C4的一端耦接于开关S4A及S4B，另一端耦接于前级放大器402的负输入端；电容Cs4的一端耦接于开关S4A、S4B及电容C4，另一端耦接于地端。上述电容取样电路中各个开关所使用的时钟信号表示于开关旁，于后再详述。

比较器400的电容取样电路使用正参考电压V_REFP及负参考电压V_REFN作为参考电压，而用于比较运作的临界电压+1/4(V_REFP-V_REFN)及-1/4(V_REFP-V_REFN)则是通过调整电容C1～C4的电容值比例而产生。根据本发明实施例，若电容C1与电容C4的容值相同，电容C2与电容C3的容值相同，且C1∶C2＝5∶3，即可实现上述临界电压的设计。相较于图3的比较器202，比较器400不须使用额外的参考电压V_TH1P及V_TH1N，换言之，参考电压产生器不须产生额外的参考电压，因此管线式模拟数字转换器的耗电量能够降低。

图4另详述了前级放大器402。前级放大器402包含有n型晶体管MN1～MN4及p型晶体管MP1～MP4，用来放大正输入端与负输入端之间的电压差值，以产生差动输出电压。图4所示的电容Cp1及Cp2为前级放大器402的差动输入端的寄生电容。晶体管MN1与MN2组成一电流镜，晶体管MN1的漏极耦接于一电流源I_IN及其栅极，源极耦接于地端。晶体管MN2的栅极耦接于晶体管MN1的栅极，源极耦接于地端，漏极则耦接于晶体管MN3及MN4的源极。晶体管MN3的栅极为前级放大器402的正输入端，晶体管MN4的栅极为前级放大器402的负输入端。晶体管MP1～MP4的源极耦接于一电压源V_CC。晶体管MP1的栅极耦接于其漏极、晶体管MP3的漏极及晶体管MN3的漏极，形成前级放大器402的负输出端。晶体管MP2的栅极耦接于其漏极、晶体管MP4的漏极及晶体管MN4的漏极，形成前级放大器402的正输出端。并且，晶体管MP3的栅极耦接于晶体管MP4的漏极，晶体管MP4的栅极耦接于晶体管MP3的漏极，形成一主动负载，使前级放大器402的增益及频宽更易于调整。

开关SZ1耦接于前级放大器402的正输入端与负输出端之间，开关SZ2耦接于前级放大器402的负输入端与正输出端之间，开关SZ1及SZ2用来消除前级放大器402的差动输入端的直流偏压。开关S_RST耦接于前级放大器402的正输出端与负输出端之间，用来重置前级放大器402的差动输出电压。闩锁电路404耦接于前级放大器402的正输出端及负输出端，用来锁住前级放大器402所输出的电压，以输出电压VO及VOB。

请参考图5，图5为本发明实施例一管线式模拟数字转换器中最前端的一随后级50的示意图。随后级50包含有一1.5位的子模拟数字转换器500及一乘法式数字模拟转换器510，子模拟数字转换器500包含有比较器501、502及一逻辑电路504。比较器501的架构与图4的比较器400相同，而比较器502则类似于比较器400，仅参考电压反相连接于比较器，因此后文中仅叙述比较器501与乘法式数字模拟转换器510之间的关系。逻辑电路504耦接于比较器501及502，用来根据比较器501及502的闩锁电路锁住的电压，产生2位的数字信号如01、10或00。

乘法式数字模拟转换器510包含有数字模拟转换器512、放大器514、开关SM1～SM5、电容CM1及CM2。乘法式数字模拟转换器510为全差动式架构，为了方便说明，图5仅表示单端。开关SM1及SM2分别耦接于电容CM1及CM2，形成电容取样电路。数字模拟转换器512耦接于逻辑电路504及电容CM2，用来根据逻辑电路504所产生的数字信号，输出对应的电压V_REFP、V_REFN或V_C至电容CM2。放大器514包含有正输入端耦接于电容CM1及CM2，负输入端耦接于共模电压V_CM，以及输出端耦接于下一随后级的子模拟数字转换器中的比较器，放大器514的输出电压即下一随后级中比较器的输入电压。开关SM3耦接于放大器514的输出端与电容CM1之间；开关SM4耦接于放大器514的正输入端与负输入端之间；开关SM5耦接于放大器514的输出端与共模电压V_CM之间。

管线式模拟数字转换器所使用的时钟信号为Ф₁、Ф₂、Ф_1d、Ф_2d及Ф_2c，是由管线式模拟数字转换器中的一时钟产生器所产生。各时钟信号如图4及图5所示，时钟信号Ф₁及Ф₂为相位不重迭的时钟信号，为两相邻的随后级的取样时钟，时钟信号Ф_1d及Ф_2d的下降缘分别较时钟信号Ф₁及Ф₂的下降缘延迟，时钟信号Ф_2c则是时钟信号Ф_2d的延迟时钟。控制各开关的时钟信号根据所属随后级的阶段而不同。请注意，在本发明的比较器的电容取样电路中，各个开关耦接参考电压及输入电压的方式与已知比较器不同，取样相位与保持相位的设计也不同，因此产生不同的效果。

请参考图4及图5，于时钟信号Ф_2c位于高电位时，比较器400的电容取样电路中的开关S1A、S2A、S3A、S4A导通且其它开关关闭，此时正参考电压V_REFP被取样至电容C1、Cs1、C3及Cs3，负参考电压V_REFN被取样至电容C2、Cs2、C4及Cs4。同时，开关SZ1及SZ2导通，前级放大器402的差动输入端的电压自动归零，以消除两端的直流偏压。对图5的逻辑电路504而言，逻辑电路504根据比较器501、502的闩锁电路于时钟信号Ф_2c的上升缘时锁住的电压，输出数字信号00、01或10。数字模拟转换器512根据数字信号输出对应的电压V_REFP、V_REFN或V_CM至电容CM2。同时，开关SM3导通，电容CM1与放大器514形成负反馈路径，输入电压V_IN经由乘法式数字模拟转换器510的电路放大之后，与参考电压相减，最后产生一余数电压V_OUT至下一随后级。

于时钟信号Ф₁位于高电位时，比较器400的电容取样电路中的开关S1B、S2B、S3B、S4B导通且其它开关关闭，此时正输入电压V_INP被取样至电容Cs1、Cs2以及由电容C1、C2及Cp1所形成的串联电容，负输入电压V_INN被取样至电容Cs3、Cs4以及由电容C3、C4及Cp2所形成的串联电容。同时，开关S_RST导通，前级放大器402的差动输出电压被重置，因此，比较器400的恢复时间(Recovery time)可以降低，进而提高了信号转换的速度。同时，在乘法式数字模拟转换器510中，开关SM4及SM5导通，放大器514的差动输入端及输出端皆被拉至共模电压V_CM。另一方面，于时钟信号Ф_1d位于高电位时，开关SM1及SM2导通，乘法式数字模拟转换器510的输入电压V_IN被取样至电容CM1及CM2。

于时钟信号Ф₁的下降缘，比较器400中被取样的输入电压的差值(V_INP-V_INN)开始与临界电压+1/4(V_REFP-V_REFN)及-1/4(V_REFP-V_REFN)进行比较。前级放大器402将其正输入端与负输入端间的电压差值放大，并且输出至闩锁电路404，此放大的电压差值表示了比较结果。闩锁电路404于时钟信号Ф_2c的上升缘时，锁住前级放大器402的差动输出电压。由上可知，前级放大器402于时钟信号Ф₁的下降缘至时钟信号Ф_2c的上升缘之间，如图4所示的时间T_d1，进行信号放大的操作。在已知比较器202中，前级放大器206进行信号放大的时间等于时钟信号Ф_2d的上升缘至时钟信号Ф_2c的上升缘之间，如图3所示的时间T_d。相较之下，比较器400中的前级放大器402的放大时间T_d1比T_d更长，有较充分的时间可以放大电压差值至足以判断的电平，避免后端的逻辑电路输出错误的数字信号。

为了避免孔径误差，比较器501、502的取样电路的时间常数与乘法式数字模拟转换器510的取样电路的时间常数必须相同。以比较器400做说明，假设电容Cs1～Cs4的容值相同，以Cs表示；电容Cp1与Cp2的容值相同，以Cp表示；电容C1与C4的容值相同，且电容C2与C3的容值相同。基于上述假设条件，当电容C1与C2的容值总和远大于寄生电容Cp时，取样电路所使用的电阻值及电容值必须满足下式：

$R_M{C}_M=R_C(2C_S+\frac{(C_1+C_2)C_p}{C_1+C_2+C_p})\≈R_C(2C_S+C_p),---\left(2\right)$

当电容值Cs远大于Cp时，式2可进一步表示如下：

R_MC_M≈2R_CC_S，  (3)

R_M为乘法式数字模拟转换器510中开关SM1或SM2的等效电阻值；C_M表示电容CM1或CM2的电容值，R_C为比较器400中取样电路的开关的等效电阻值。由上可知，通过各开关的时钟信号的控制以及额外增加的电容Cs1～Cs4，能够让比较器的时间常数与前级放大器的晶体管的互导无关。本发明只需要选择合适的电容及开关元件，使比较器501及502与乘法式数字模拟转换器510的时间常数匹配，即可避免孔径误差的产生，而不需调整比较器内部的前级放大器。

简言之，若管线式模拟数字转换器的最前端随后级中使用比较器400，不仅无须使用前端的取样保持放大器，同时，前级放大器402进行信号放大的时间较已知比较器中的前级放大器更长，可避免后端的逻辑电路输出错误的数字信号。由于比较器400的取样电路的时间常数仅与电容及开关等效电阻有关，与乘法式数字模拟转换器之间的取样时间误差也较容易控制。此外，管线式模拟数字转换器的参考电压产生器不须产生额外的参考电压供比较器400使用，因此管线式模拟数字转换器的耗电量能够降低。

请参考图6，图6为本发明实施例一比较器600的示意图，比较器600为管线式模拟数字转换器中，除了最前端之外任一随后级中的比较器。比较器600包含有前级放大器602、闩锁电路604及电容取样电路606。电容取样电路604包含有开关S1A、S1B、S2A、S2B、S3A、S3B、S4A、S4B、SZ1、SZ2及电容C1～C4。相较于图4的比较器400，比较器600不包含电容Cs1～Cs4及开关S_RST，这是因为第二阶以后的随后级的输入电压已接近直流电压，不需要电容Cs1～Cs4做为取样时的辅助。比较器600中各元件的耦接关系可参考比较器400得知，在此不赘述。

若比较器600用于不同的随后级，其中控制各个开关的时钟信号亦不同。请参考图7及图8，图7及图8分别为最前端的随后级50之后的第二阶随后级70及第三阶随后级80的示意图。随后级70及80使用图6的比较器600及图5中的逻辑电路504以形成子模拟数字转换器，并且使用乘法式数字模拟转换器510。为方便说明，图7及图8中仅绘出一比较器。如图7所示，于第二阶的随后级70中，时钟信号Ф₂控制比较器600的差动输入电压V_INP及V_INN的取样；时钟信号Ф_2d控制乘法式数字模拟转换器510的的输入电压V_IN的取样；时钟信号Ф_1d控制比较器600的参考电压V_REFP及V_REFN的取样；闩锁电路604于时钟信号Ф_1d的上升缘锁住前级放大器602的输出电压。如图8所示，于第三阶的随后级80中，时钟信号Ф₁控制比较器600的差动输入电压V_INP及V_INN的取样；时钟信号Ф_1d控制乘法式数字模拟转换器510的的输入电压V_IN的取样；时钟信号Ф_2d控制比较器600的参考电压V_REFP及V_REFN的取样；闩锁电路604于时钟信号Ф_2d的上升缘锁住前级放大器602的输出电压。本领域技术人员当可根据时钟信号Ф₁、Ф_1d、Ф₂、Ф_2d适当地控制随后级中各个开关的启闭以进行信号转换，在此不详述。

于上述实施例中，若欲达成比较器400的功效，除了具备比较器400的硬件元件之外，还必须产生时钟信号Ф₁、Ф_1d、Ф₂、Ф_2d及Ф_2c。请参考图9，本发明进一步将比较器400的电容取样电路的运作归纳为一流程90。流程90包含有以下步骤：

步骤900：开始。

步骤902：产生时钟信号Ф₁、Ф_1d、Ф₂、Ф_2d及Ф_2c。

步骤904：根据时钟信号Ф₁，控制电容取样电路中的开关S1B、S2B、S3B、S4B，以将正输入电压V_INP及负输入电压V_INN取样于电容C1～C4及Cs1～Cs4。

步骤906：根据时钟信号Ф_2c，控制电容取样电路中的开关S1A、S2A、S3A、S4A，以将正参考电压V_REFP及负参考电压V_REFN取样于电容C1～C4及Cs1～Cs4。

步骤908：结束。

关于流程90中各步骤的运作，请参考前述比较器及随后级的实施例，在此不重复叙述。根据流程90，比较器400中的电容取样电路能够将差动输入电压及差动参考电压于不同时间取样于电容上，使得比较器的时间常数仅与开关的等效电阻及电容有关，与前级放大器的晶体管的互导无关，进而避免孔径误差的产生。

综上所述，当管线式模拟数字转换器的最前端随后级中使用本发明的比较器及电容取样电路的取样方法，管线式模拟数字转换器不再需要前端取样保持放大器，因此元件及消耗功率得以节省。进一步地，本发明的比较器提供了较长的信号放大时间以及容易调整的时间常数，大幅降低了管线式模拟数字转换器的随后级中，比较器与乘法式数字模拟转换器的取样时间误差。相较于已知比较器，本发明的比较器更适合应用于各种需要高速信号转换的领域。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种用于管线式模拟数字转换器的比较器，包含有：

取样电路，耦接于多个差动输入电压及多个差动参考电压，用来根据第一时钟信号，对该多个差动输入电压进行取样，以及根据第二时钟信号，对该多个差动参考电压进行取样；

前级放大器，耦接于该取样电路，包含有正输入端、负输入端、正输出端及负输出端，用来放大该正输入端与该负输入端之间的电压差值，以产生多个差动输出电压；以及

闩锁电路，耦接于该前级放大器，用来锁住该前级放大器所输出的该多个差动输出电压；

其中该取样电路包含有：

多个输入电压取样开关，每一输入电压取样开关耦接于该多个差动输入电压中一对应的差动输入电压，由该第一时钟信号控制；

多个参考电压取样开关，每一参考电压取样开关耦接于该多个差动参考电压中一对应的差动参考电压，由该第二时钟信号控制；

多个第一电容，每一第一电容的一端耦接于该多个输入电压取样开关中一对应的输入电压取样开关以及该多个参考电压取样开关中一对应的参考电压取样开关，另一端耦接于该前级放大器中一对应的输入端；以及

多个第二电容，每一第二电容的一端耦接于该多个输入电压取样开关中一对应的输入电压取样开关、该多个参考电压取样开关中一对应的参考电压取样开关，以及该多个第一电容中一对应的第一电容，另一端耦接于一地端。

2.根据权利要求1所述的比较器，其中该比较器用于该管线式模拟数字转换器的多个随后级中最前端的随后级。

3.根据权利要求1所述的比较器，其中该比较器的时间常数与该多个输入电压取样开关的每一输入电压取样开关的等效电阻以及该多个第二电容中每一第二电容有关。

4.根据权利要求1所述的比较器，其还包含有：

第一开关，耦接于该前级放大器的该正输入端与该负输出端之间；以及

第二开关，耦接于该前级放大器的该负输入端与该正输出端之间，该第一开关及该第二开关由该第二时钟信号控制。

5.根据权利要求1所述的比较器，其还包含有：

开关，耦接于该前级放大器的该正输出端与该负输出端之间，由该第一时钟信号控制。

6.根据权利要求1所述的比较器，其中该前级放大器自该第一时钟信号的下降缘开始放大该正输入端与该负输入端之间的该电压差值。

7.根据权利要求1所述的比较器，其中该前级放大器包含有：

第一n型晶体管，包含有漏极耦接于电流源，源极耦接于地端，以及栅极耦接于该漏极；

第二n型晶体管，包含有漏极，源极耦接于该地端，以及栅极耦接于该第一n型晶体管的栅极；

第三n型晶体管，包含有漏极，源极耦接于该第二n型晶体管的漏极，以及栅极，该栅极是该前级放大器的该正输入端；

第四n型晶体管，包含有漏极，源极耦接于该第二n型晶体管的漏极，以及栅极，该栅极是该前级放大器的该负输入端；

第一p型晶体管，包含有源极耦接于电压源，漏极，以及栅极耦接于该漏极；

第二p型晶体管，包含有源极耦接于该电压源，漏极，以及栅极耦接于该漏极；

第三p型晶体管，包含有源极耦接于该电压源，漏极耦接于该第一p型晶体管的漏极，以及栅极，其中该漏极是该前级放大器的该负输出端；以及

第四p型晶体管，包含有源极耦接于该电压源，漏极耦接于该第二p型晶体管的漏极以及该第三p型晶体管的栅极，以及栅极耦接于该第三p型晶体管的漏极，其中该漏极是该前级放大器的该正输出端。

8.根据权利要求1所述的比较器，其中该闩锁电路根据该第二时钟信号，锁住该前级放大器所输出的该多个差动输出电压。

9.一种用于管线式模拟数字转换器的信号取样方法，该管线式模拟数字转换器的最前端的随后级的比较器中包含取样电路，该取样电路包含有多个输入电压取样开关、多个参考电压取样开关及多个电容，该信号取样方法包含有：

根据第一时钟信号，控制该多个输入电压取样开关，以将多个差动输入电压取样于该多个电容；以及

根据第二时钟信号，控制该多个参考电压取样开关，以将多个差动参考电压取样于该多个电容，该第二时钟信号与该第一时钟信号不重迭；

其中该取样电路的该多个电容包含有：

多个第一电容，每一第一电容的一端耦接于该多个输入电压取样开关中一对应的输入电压取样开关以及该多个参考电压取样开关中一对应的参考电压取样开关，另一端耦接于该比较器的一前级放大器的一对应的输入端；以及

多个第二电容，每一第二电容的一端耦接于该多个输入电压取样开关中一对应的输入电压取样开关、该多个参考电压取样开关中一对应的参考电压取样开关，以及该多个第一电容中一对应的第一电容，另一端耦接于一地端。

10.根据权利要求9所述的信号取样方法，其还包含有：

产生该第一时钟信号，该第一时钟信号用于该管线式模拟数字转换器的随后级，以进行该随后级的输入电压取样；

产生第三时钟信号，该第三时钟信号的上升缘与该第一时钟信号的上升缘同一时间，且该第三时钟信号的下降缘较该第一时钟信号的下降缘延迟；

产生第四时钟信号，该第四时钟信号与该第一时钟信号不重迭，用于相邻于该随后级的另一随后级，以进行该另一随后级的输入电压取样；

产生第五时钟信号，该第五时钟信号的上升缘与该第四时钟信号的上升缘同一时间，且该第五时钟信号的下降缘较该第四时钟信号的下降缘延迟；以及

根据该第五时钟信号，产生该第二时钟信号，该第二时钟信号是该第五时钟信号的延迟时钟。

11.根据权利要求10所述的信号取样方法，其中该第一时钟信号、该第三时钟信号、该第四时钟信号及该第五时钟信号还用于该管线式模拟数字转换器的多个随后级中，除了最前端的随后级以外的其它随后级。

12.根据权利要求9所述的信号取样方法，其中该比较器的时间常数与该多个输入电压取样开关中每一输入电压取样开关的等效电阻以及该多个第二电容中每一第二电容有关。

13.根据权利要求9所述的信号取样方法，其还包含有：

根据该第二时钟信号，控制该比较器的一前级放大器的正输入端与负输出端的连结及该前级放大器的负输入端与正输出端的连结，以消除该前级放大器的该正输入端与该负输入端间的直流偏压。

14.根据权利要求9所述的信号取样方法，其还包含有：

根据该第一时钟信号，控制该比较器的一前级放大器的正输出端与负输出端的连结，以重置该前级放大器的该正输出端与该负输出端的电压。

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