CN102957420A - 半导体器件 - Google Patents

Abstract

本发明涉及半导体器件。一种半导体器件，包括：可变电阻器，在加重模式下将其电阻值设定为第一电阻值且在去加重模式下将其电阻值设定为小于第一电阻值的第二电阻值；第一驱动器，在加重模式下将其输出阻抗设定为第三电阻值并且在去加重模式下将其输出阻抗设定为大于第三电阻值的第四电阻值；第二驱动器，在加重模式下将其输出阻抗设定为第五电阻值并且在去加重模式下将其输出阻抗设定为大于第五电阻值的第六电阻值；以及控制器，根据输入信号控制第一和第二驱动器的导通状态，并且在加重模式和去加重模式之间切换第一和第二驱动器的输出阻抗以及可变电阻器的电阻值。

Description

半导体器件

相关申请交叉引用

将2011年8月26日提交的日本专利申请No.2011-184427的全部公开内容，包括说明书、附图和摘要，通过引用以其整体并入本文。

技术领域

本发明涉及半导体器件，并且更具体涉及借助H桥电路输出差分信号的半导体器件。

背景技术

对于高速接口来说，已经采用CML（电流型逻辑）信号，其通过限制输出电流来防止输出晶体管饱和而进行高速信号传输。但是会出现这样一个问题，即因为根据电流来设定信号电平，因此处理CML信号的驱动电路会增加功耗。在这种情况下，近年来频繁采用VML（电压型逻辑）信号替代CML信号。因为VML信号根据电压电平进行传输，因此优点在于驱动电路的功耗比处理CML信号的驱动电路的功耗低得多。

在处理VML信号的驱动电路中，使用H桥电路以便平衡差分信号。而且，因为VML信号会在传输线中衰减，因此对VML信号进行加重处理，以便补偿VML信号的衰减量。

借助H桥电路由此产生VML信号的驱动电路的示例公开于日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中。日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620都公开了H桥电路，其中内部电阻器耦合在第一和第二输出端之间。而且，在日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中，借助用于增加要被输出的差分信号的幅度的加重模式以及用于降低差分信号的幅度的去加重模式输出差分信号。在日本专利未审申请公开No.2004-350273中，设定输出电流的驱动器的输出阻抗在加重模式和去加重模式之间可变，从而使差分信号的幅度可变。而且，在日本专利未审申请公开No.2009-49600以及No.2010-56620中，耦合在第一和第二输出端之间的内电阻在加重模式下启用而在非加重模式下停用，从而使差分信号的幅度可变。

发明内容

但是，在日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中，构成H桥电路的驱动器的总阻抗以及内电阻和负载电阻的组合电阻在加重模式和去加重模式之间是不同的。即，在日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中，从电源端经过驱动电路流至接地端的电流在加重模式和去加重模式之间可变化。

为此，当使用日本专利未审申请公开No.2004-350273、No.2009-49600以及No.2010-56620中公开的驱动电路时，在加重模式和去加重模式之间切换模式，从而增加或降低驱动电路中的电流消耗。电流消耗的变化导致电源电压的变化。在处理VML信号的驱动电路中，根据由三个电阻值，包括电源端和第一输出端之间的电阻值、第一输出端和第二输出端之间的电阻值以及第二输出端和接地端之间的电阻值，分压电源电压而产生的电压来设定输出信号的电压电平。为此，在处理VML信号的驱动电路中会产生这样的问题，即信号电平根据电源电压的变化而变化，从而劣化输出信号的抖动特性。

根据本发明的一个方面，提供了一种半导体器件，其包括：第一和第二输出端，它们与负载电阻器耦合并输出差分信号；可变电阻器，布置在第一输出端和第二输出端之间，并且其电阻值在加重模式下为第一电阻值且在去加重模式下为小于第一电阻值的第二电阻值；第一驱动器，布置在第一电源端和第一输出端之间，并且其输出阻抗在加重模式下为第三电阻值且在去加重模式下为大于第三电阻值的第四电阻值；第二驱动器，布置在在第二电源端和第二输出端之间，并且其输出阻抗在加重模式下为第五电阻值且在去加重模式下为大于第五电阻值的第六电阻值；以及控制器，其根据输入信号控制第一和第二驱动器的导通状态，并在加重模式和去加重模式之间切换第一和第二驱动器的输出阻抗以及可变电阻器的电阻值，其中，设定第一和第二电阻值，使得作为第一电阻值和负载电阻的组合电阻的第一差分电阻值与作为第二电阻值和负载电阻的组合电阻的第二差分电阻值之间的比率对应于加重模式下的差分信号的幅度和去加重模式下的差分信号的幅度之间的比率，并且其中，表示第三电阻值和第五电阻值的组合电阻的第一输出电阻值与表示第四电阻值和第六电阻值的组合电阻的第二输出电阻值之间的差被设定为对应于第一差分电阻值和第二差分电阻值之间的差的值。

根据本发明的另一方面，提供了一种半导体器件，其包括：第一和第二输出端，它们与负载电阻器耦合；可变电阻器，布置在第一输出端和第二输出端之间；第一驱动器，布置在第一电源端和第一输出端之间；第二驱动器，布置在第二电源端和第二输出端之间，并被控制为与第一驱动器一起处于导通状态；第三驱动器，布置在第一电源端和第二输出端之间，并被控制为与第一驱动器互补地处于导通状态；第四驱动器，布置在第二电源端和第一输出端之间，并被控制为与第三驱动器一起处于导通状态；以及控制器，在增加从第一和第二输出端输出的差分信号的幅度的加重模式以及降低差分信号的幅度的去加重模式的任一模式下控制可变电阻器和第一至第四驱动器，其中，第一至第四驱动器允许基本上恒定的电流在任一模式下流动，同时根据从加重模式到去加重模式的切换增加输出阻抗，并且其中，可变电阻器改变其电阻值，以使得根据从加重模式至去加重模式的切换降低在负载电阻器中流动的电流。

根据本发明的半导体器件，在加重模式和去加重模式下，构成第一至第四驱动器中在导通状态下的驱动器的多个电阻器以及可变电阻器的组合电阻的电阻值和负载阻保持恒定。因此，在根据本发明的半导体器件中，从第一电源端流至第二电源端的电流在加重模式和去加重模式下保持恒定，由此能抑制电源电压的变化。

在根据本发明的半导体器件中，抑制了与加重和去加重模式之间的切换相关联的电源电压的变化，由此能改善输出信号的抖动特性。

附图说明

图1是示出根据第一实施例的半导体器件的框图；

图2是示出根据第一实施例的处于加重模式下的半导体器件的等效电路图；

图3是示出根据第一实施例的处于去加重模式下的半导体器件的等效电路图；

图4是示出根据第一实施例的半导体器件的操作的时序图；

图5是示出根据第一实施例的半导体器件的改进示例的框图；

图6是示出根据第二实施例的半导体器件的框图；

图7是示出根据第三实施例的半导体器件的框图；

图8是示出根据第三实施例的半导体器件中的控制电压发生器的框图；

图9是示出根据第三实施例的半导体器件的操作的时序图；

图10是示出根据第四实施例的半导体器件的框图；

图11是示出根据第四实施例的半导体器件中的控制电压发生器的框图；以及

图12是示出根据第四实施例的半导体器件的操作的时序图。

具体实施方式

第一实施例

以下将参考附图说明本发明的实施例。图1示出根据第一实施例的半导体器件1的框图。图1示出半导体器件中本发明着重意图所在的驱动电路和控制驱动电路的控制器。即，半导体器件1包括除驱动电路之外未示出的许多电路。如图1中所示，半导体器件1包括第一驱动器10、第二驱动器11、第三驱动器20、第四驱动器21、可变电阻器30以及控制器40。半导体器件1还包括第一输出端OUTa和第二输出端OUTb。半导体器件1输出差分信号，该差分信号的幅度对应于通过第一输出端OUTa和第二输出端OUTb的输入信号。差分信号传输到接收器电路RX。接收器电路RX具有用于接收差分信号的终端电阻器（例如负载电阻器RL）。

第一驱动器10布置在第一电源端（例如施加电源电压VCC的电源端，且以下还称为“电源端VCC”）和第一输出端OUTa之间，并在加重模式下将其输出阻抗设定为第三电阻值，且在去加重模式下将其输出阻抗设定为大于第三电阻值的第四电阻值。

详细来说，第一驱动器10包括第一输出设定单元12和第二输出设定单元14。第一输出设定单元12包括串联耦合在电源端VCC和第一输出端OUTa之间的第一开关晶体管MPa1和第一电阻器RPa1。第二输出设定单元14包括串联耦合在电源端VCC和第一输出端OUTa之间的第二开关晶体管MPb1和第二电阻器RPb1。第一开关晶体管MPa1和第二开关晶体管MPb1都由PMOS晶体管形成。由控制器40输出的输出控制信号SHPa输入至第一开关晶体管MPa1的栅极。由控制器40输出的输出控制信号SHPb输入至第二开关晶体管MPb1的栅极。

第一电阻器RPa1包括第三电阻值。第三电阻值是在差分信号进行加重处理的加重模式下第一驱动器10的输出阻抗。第二电阻器RPb1具有一电阻值，其中第二电阻器RPb1和第一电阻器RPa1的组合电阻变为第四电阻值。第四电阻值是差分信号未经加重处理的去加重模式下第一驱动器10的输出阻抗。

而且，根据输出控制信号SHPa，在加重模式和去加重模式的任一模式下，控制第一开关晶体管MPa1处于导通状态。根据输出控制信号SHPb在加重模式下控制第二开关晶体管MPb1处于导通状态，以及在去加重模式下控制其处于不导通状态。

第二驱动器11布置在第二电源端（例如施加接地电压VSS的接地端，且以下还称为“接地端VSS”）和第二输出端OUTb之间，并在加重模式下将其输出阻抗设定为第五电阻值，且在去加重模式下将其输出阻抗设定为大于第五电阻值的第六电阻值。

详细来说，第二驱动器11包括第二输出设定单元13和第四输出设定单元15。第二输出设定单元13包括串联耦合在接地端VSS和第二输出端OUTb之间的第三开关晶体管MNa1和第三电阻器RNa1。第四输出设定单元15包括串联耦合在接地端VSS和第二输出端OUTb之间的第四开关晶体管MNb1和第四电阻器RNb1。第三开关晶体管MNa1和第四开关晶体管MNb1都由NMOS晶体管形成。由控制器40输出的输出控制信号SHPa输入至第三开关晶体管MNa1的栅极。由控制器40输出的输出控制信号SHPb输入至第四开关晶体管MNb1的栅极。

第三电阻器RNa1包括第五电阻值。第五电阻值是在差分信号进行加重处理的加重模式下第二驱动器11的输出阻抗。第四电阻器RNb1具有一电阻值，其中第四电阻器RNb1和第三电阻器RNa1的组合电阻变为第六电阻值。第六电阻值是差分信号未经加重处理的去加重模式下第二驱动器11的输出阻抗。

而且，根据输出控制信号SHPa，在加重模式和去加重模式的任一模式下，控制第三开关晶体管MNa1处于导通状态。根据输出控制信号SHPb在加重模式下控制第四开关晶体管MNb1处于导通状态，以及在去加重模式下控制其处于不导通状态。

第三驱动器20布置在电源端VCC和第一输出端OUTa之间，并在加重模式下将其输出阻抗设定为第七电阻值，且在去加重模式下将其输出阻抗设定为大于第七电阻值的第八电阻值。

详细来说，第三驱动器20包括第五输出设定单元22和第六输出设定单元24。第五输出设定单元22包括串联耦合在电源端VCC和第一输出端OUTa之间的第五开关晶体管MPa2和第五电阻器RPa2。第六输出设定单元24包括串联耦合在电源端VCC和第一输出端OUTa之间的第六开关晶体管MPb2和第六电阻器RPb2。第五开关晶体管MPa2和第六开关晶体管MPb2都由PMOS晶体管形成。由控制器40输出的输出控制信号SLPa输入至第五开关晶体管MPa2的栅极。由控制器40输出的输出控制信号SLPb输入至第六开关晶体管MPb2的栅极。

第五电阻器RPa2包括第七电阻值。第七电阻值是在差分信号进行加重处理的加重模式下第三驱动器20的输出阻抗。第六电阻器RPb2具有一电阻值，其中第五电阻器RPa2和第六电阻器RPb2的组合电阻变为第八电阻值。第八电阻值是差分信号未经加重处理的去加重模式下第三驱动器20的输出阻抗。

而且，根据输出控制信号SLPa，在加重模式和去加重模式的任一模式下，控制第五开关晶体管MPa2处于导通状态。根据输出控制信号SLPb在加重模式下控制第六开关晶体管MPb2处于导通状态，以及在去加重模式下控制其处于不导通状态。

即，第三驱动器20与第一驱动器10的电路构造相同。但是，输入至第三驱动器20的输出控制信号SLPa和SLPb不同于输入至第一驱动器10的输出控制信号SHPa和SHPb。例如，如果输入信号是低电平，则输出控制信号SLPa和SLPb激活第三驱动器20，且如果输入信号是高电平，则输出控制信号SLPa和SLPb禁用第三驱动器20。另一方面，例如，如果输入信号是高电平，则输出控制信号SHPa和SHPb激活第一驱动器10，且如果输入信号是低电平，则输出控制信号SHPa和SHPb禁用第一驱动器10。即，第三驱动器20与第一驱动器10互补地受控。

第四驱动器21布置在接地端VSS和第二输出端OUTb之间，并在加重模式下将其输出阻抗设定为第九电阻值，且在去加重模式下将其输出阻抗设定为大于第九电阻值的第十电阻值。

详细来说，第四驱动器21包括第七输出设定单元23和第八输出设定单元25。第七输出设定单元23包括串联耦合在接地端VSS和第二输出端OUTb之间的第七开关晶体管MNa2和第七电阻器RNa2。第八输出设定单元25包括串联耦合在接地端VSS和第二输出端OUTb之间的第八开关晶体管MNb2和第八电阻器RNb2。第七开关晶体管MNa2和第八开关晶体管MNb2都由NMOS晶体管形成。由控制器40输出的输出控制信号SLNa输入至第七开关晶体管MNa2的栅极。由控制器40输出的输出控制信号SLNb输入至第八开关晶体管MNb2的栅极。

第七电阻器RNa2包括第九电阻值。第九电阻值是在差分信号进行加重处理的加重模式下第四驱动器21的输出阻抗。第八电阻器RNb2具有一电阻值，其中第七电阻器RNa2和第八电阻器RNb2的组合电阻变为第十电阻值。第十电阻值是差分信号未经加重处理的去加重模式下第四驱动器21的输出阻抗。

而且，根据输出控制信号SLNa，在加重模式和去加重模式的任一模式下，控制第七开关晶体管MNa2处于导通状态。根据输出控制信号SLNb在加重模式下控制第八开关晶体管MNb2处于导通状态，以及在去加重模式下控制其处于不导通状态。

即，第四驱动器21与第二驱动器11的电路构造相同。但是，输入至第四驱动器21的输出控制信号SLNa和SLNb不同于输入至第二驱动器11的输出控制信号SHNa和SHNb。例如，如果输入信号是低电平，则输出控制信号SLNa和SLNb激活第四驱动器21，且如果输入信号是高电平，则输出控制信号SLNa和SLNb禁用第四驱动器21。另一方面，例如，如果输入信号是高电平，则输出控制信号SHNa和SHNb激活第二驱动器11，且如果输入信号是低电平，则输出控制信号SHNa和SHNb禁用第二驱动器11。即，第四驱动器21与第二驱动器11互补地受控。

可变电阻器30布置在第一输出端OUTa和第二输出端OUTb之间，并在加重模式下将其电阻值设定为第一电阻值，且在去加重模式下将其电阻值设定为小于第一电阻值的第二电阻值。可变电阻器30根据控制器40输出的切换控制信号SP1、SP2、SN1和SN2在第一电阻值和第二电阻值之间切换电阻值。

详细来说，可变电阻器30包括第一开关电路31、第二开关电路32、第一桥电阻器以及第二桥电阻器。第一开关电路31和第一桥电阻器串联耦合在第一输出端OUTa和第二输出端OUTb之间。在图1所示示例中，第一桥电阻器由桥电阻器Ra1和桥电阻器Ra2两个电阻器构成。而且，第一开关电路31具有PMOS晶体管SMP1和NMOS晶体管SMN1。切换控制信号SP1输入至PMOS晶体管SMP1的栅极。切换控制信号SN1输入至NMOS晶体管SMN1的栅极。切换控制信号SP1和切换控制信号SN1是逻辑电平彼此反相的信号。PMOS晶体管SMP1和NMOS晶体管SMN1构成传输门电路。桥电阻器Ra1布置在第一开关电路31的一个端和第一输出端OUTa之间，且桥电阻器器Ra2布置在第一开关电路31的另一端和第二输出端OUTb之间。

第二开关电路32和第二桥电阻器串联耦合在第一输出端OUTa和第二输出端OUTb之间。在图1所示示例中，第二桥电阻器由桥电阻器Rb1和桥电阻器Rb2两个电阻器构成。而且，第二开关电路32具有PMOS晶体管SMP2和NMOS晶体管SMN2。切换控制信号SP2输入至PMOS晶体管SMP2的栅极。切换控制信号SN2输入至NMOS晶体管SMN2的栅极。切换控制信号SP2和切换控制信号SN2是逻辑电平彼此反相的信号。PMOS晶体管SMP2和NMOS晶体管SMN2构成传输门电路。桥电阻器Rb1布置在第二开关电路32的一个端和第一输出端OUTa之间，且桥电阻器Rb2设置在第二开关电路32的另一端和第二输出端OUTb之间。

切换控制信号SP1和SN1至少在半导体器件1输出差分信号的时段内保持第一开关电路31处于导通状态。另一方面，切换控制信号SP2和SN2在半导体器件1以去加重模式操作的时段内使第二开关电路32处于导通状态，且在半导体器件1以加重模式操作的时段内使第二开关电路32处于不导通状态。

控制器40根据输入信号控制第一驱动器10，第二驱动器11，第三驱动器20以及第四驱动器21的导通状态。控制器40还在加重模式和去加重模式之间切换第一驱动器10，第二驱动器11，第三驱动器20以及第四驱动器21的输出阻抗以及可变电阻器30的电阻值。详细来说，当输入信号的逻辑电平发生切换时，控制器40在后续一个循环的时段内，在加重模式下控制第一驱动器10，第二驱动器11，第三驱动器20，第四驱动器21以及可变电阻器30。而且，当输入信号具有相同逻辑电平的时段延续一个循环或更长时，控制器40在第二和后续循环的时段内，在加重模式下控制第一驱动器10，第二驱动器11，第三驱动器20，第四驱动器21以及可变电阻30。可依据产品规格适当设定用于在加重模式下进行控制的输入信号的循环数。而且，在第一实施例中，将加重模式下的差分信号的幅度电平数设为一。或者，可将加重模式下的差分信号的幅度电平分成多级来控制。

以下将说明半导体器件1的操作。首先将说明加重模式和去加重模式下半导体器件1中的电路状态。以下为了说明的简化，将以驱动器中互补地进入导通状态的第一驱动器10和第二驱动器11的电路为示例说明相应模式下电路的状态。

图2示出加重模式下的半导体器件1的等效电路图。如图2中所示，在加重模式下，控制第一开关晶体管MPa1和第二开关晶体管MPb1处于导通状态。因此，在第一驱动器10中，启用第一电阻器RPa1和第二电阻器RPb1。即，作为在加重模式下第一驱动器10的输出阻抗的第三电阻值RPa是第一电阻器RPa1和第二电阻器RPb1的组合电阻值。

而且，在加重模式下，控制第三开关晶体管MNa1和第四开关晶体管MNb1处于导通状态。因此，在第二驱动器11中，启用第三电阻器RNa1和第四电阻器RNb1。即，作为在加重模式下第二驱动器11的输出阻抗的第五电阻值RNa是第三电阻器RNa1和第四电阻器RNb1的组合电阻值。

而且，在加重模式下，控制可变电阻器30的第一开关电路31处于导通状态，且控制第二开关电路32处于不导通状态。因此，在可变电阻器30中，启用构成第一桥电阻器的桥电阻器Ra1和Ra2。可变电阻器30的电阻值变成等于第一桥电阻器的电阻值。即，作为在加重模式下可变电阻器30的电阻值的第一电阻值RMa是桥电阻器Ra1和Ra2的组合电阻（第一桥电阻）的电阻值。而且，第一输出端OUTa和第二输出端OUTb之间的电阻值是第一电阻值RMa和负载电阻器RL的电阻值的组合电阻（即，两个并联耦合的电阻器的电阻值）。

现在将说明加重模式下差分信号的幅度Va2。如图2中所示，在加重模式下，电流Ia1在第一驱动器10中流动，电流Ia3在第二驱动器11中流动，电流Ia22在可变电阻器30中流动，且电流Ia21在负载电阻器RL中流动。相应电流的关系可由表达式（1）表示。

Ia1＝Ia3＝Ia21+Ia22…(1)

而且，电流Ia21和电流Ia22具有表达式（2）所示的关系。

$\frac{\mathrm{RMa}}{\mathrm{RL}}=\frac{\mathrm{Ia}21}{\mathrm{Ia}22}...\left(2\right)$

电源端VCC和第一输出端OUTa之间的电压Va1、第一输出端OUTa和第二输出端OUTb之间的电压Va2以及第二输出端OUTb和接地端VSS之间的电压Va3可分别由得自表达式（1）和（2）的表达式（3）至（5）表示。电压Va2对应于加重模式下差分信号的幅度。

Val＝RPa*Ia1…(3)

Va2＝RL*Ia21＝RMa*Ia22…(4)

Va3＝RNa*Ia3…(5)

图3示出去加重模式下半导体器件1的等效电路图。如图3中所示，在去加重模式下，控制第一开关晶体管MPa1处于导通状态，且控制第二开关晶体管MPb1处于不导通状态。因此，在第一驱动器10中，启用第一电阻器RPa1并停用第二电阻器RPb1。即，作为在去加重模式下第一驱动器10的输出阻抗的第四电阻值RPb是第一电阻器RPa1的电阻值。

而且，在去加重模式下，控制第三开关晶体管MNa1处于导通状态且第四开关晶体管MNb1处于不导通状态。因此，在第二驱动器11中，启用第三电阻器RNa1并停用第四电阻器RNb1。即，作为在去加重模式下第二驱动器11的输出阻抗的第六电阻值RNb是第三电阻器RNa1的电阻值。

而且，在去加重模式下，控制可变电阻器30中的第一开关电路31和第二开关电路32处于导通状态。因此，在可变电阻器30中，启用构成第一桥电阻器的桥电阻器Ra1和Ra2以及构成第二桥电阻器的桥电阻器Rb1和Rb2。可变电阻器30的电阻值变成等于第一桥电阻器和第二桥电阻器的组合电阻值。即，作为在去加重模式下可变电阻器30的电阻值的第二电阻值RMb是桥电阻器Ra1和Ra2的组合电阻（第一桥电阻器）以及桥电阻器Rb1和Rb2的组合电阻（第二桥电阻器）的组合电阻。而且，第一输出端OUTa和第二输出端OUTb之间的电阻值是第二电阻值RMb和负载电阻器RL的电阻值的组合电阻（即，两个并联耦合的电阻器的电阻值）。

现在将说明去加重模式下差分信号的幅度Va2。如图3中所示，在去加重模式下，电流Ib1在第一驱动器10中流动，电流Ib3在第二驱动器11中流动，电流Ib22在可变电阻30中流动，且电流Ib21在负载电阻器RL中流动。相应电流的关系可由表达式（6）表示。

Ib1＝Ib3＝Ib21+Ib22…(6)

而且，电流Ib21和电流Ib22具有表达式（7）中所示的关系。

$\frac{\mathrm{RMb}}{\mathrm{RL}}=\frac{\mathrm{Ib}21}{\mathrm{IB}22}...\left(7\right)$

电源端VCC和第一输出端OUTa之间的电压Vb1、第一输出端OUTa和第二输出端OUTb之间的电压Vb2以及第二输出端OUTb和接地端VSS之间的电压Vb3可分别由得自表达式（6）和（7）的表达式（8）至（10）表示。电压Vb2对应于去加重模式下差分信号的幅度。

Vb1＝RPb*Ib1…(8)

Vb2＝RL*Ib21＝RMb*Ib22…(9)

Vb3＝RNb*Ib3…(10)

现在将更详细说明根据第一实施例的半导体器件1中的加重模式下的差分信号的幅度Va2和去加重模式下的差分信号的幅度Vb2之间的关系。

在根据第一实施例的半导体器件1中，加重模式下第一驱动器10的第三电阻值RPa以及去加重模式下第一驱动器10的第四电阻值RPb之间的关系由表达式（11）表示。加重模式下第二驱动器11的第五电阻值RNa以及去加重模式下第二驱动器11的第六电阻值RNb之间的关系由表达式（12）表示。加重模式下可变电阻器30的第一电阻值RMa以及去加重模式下可变电阻器30的第二电阻值RMb之间的关系由表达式（13）表示。

RPa＜RPb…(11)

RMa＞RMb…(12)

RNa＜RNb…(13)

在根据第一实施例的半导体器件1中，加重模式下的差分信号的幅度Va2以及去加重模式下的差分信号的幅度Vb2由可变电阻器30的电阻值和负载电阻器RL的电阻值设定。详细来说，在半导体器件1中，根据表达式（14）所示的关系确定加重模式下的差分信号的幅度Va2以及去加重模式下的差分信号的幅度Vb2。

$\frac{\mathrm{Vb}2}{\mathrm{Va}2}=\frac{(\mathrm{RMb}//\mathrm{RL})}{(\mathrm{RMa}//\mathrm{RL})}...\left(14\right)$

即，在根据第一实施例的半导体器件1中，设定第一电阻值RMa以及第二电阻值RMb使得作为第一电阻值RMa和负载电阻RL的组合电阻（例如，并联电阻）的第一差分电阻值RDSa和作为第二电阻值RMb和负载电阻RL的组合电阻（例如，并联电阻）的第二差分电阻值RDSb之间的比率对应于加重模式下的差分信号的幅度Va2和去加重模式下的差分信号的幅度Vb2之间的比率。

另一方面，设定加重模式下的第三电阻值RPa和第五电阻值RNa以及去加重模式下的第四电阻值RPb和第六电阻值RNb以满足表达式（15）。

$\left.\begin{array}{c}\mathrm{RDa}=\mathrm{RPa}+\mathrm{RNa}\\ \mathrm{RDb}=\mathrm{RPb}+\mathrm{RNb}\\ \frac{(\mathrm{RDb}-\mathrm{RDa})}{(\mathrm{RMa}//\mathrm{RL})}=1-\frac{(\mathrm{RMb}//\mathrm{RL})}{(\mathrm{RMa}//\mathrm{RL})}\\ (\mathrm{RDb}-\mathrm{RDa})=(\mathrm{RMa}//\mathrm{RL})-(\mathrm{RMb}//\mathrm{RL})\end{array}\right\}...\left(15\right)$

即，在根据第一实施例的半导体器件1中，表示第三电阻值RPa和第五电阻值RNa的组合电阻的第一输出电阻值RDa和表示第四电阻值RPb和第六电阻值RNb的组合电阻的第二输出电阻值RDb之间的差被设定为对应于第一差分电阻值RDSa和第二差分电阻值RDSb之间的差。

当模式从加重模式转变为去加重模式时，第一输出端OUTa和第二输出端OUTb之间的电阻值从第一差分电阻值RDSa转变为第二差分电阻值RDSb。但是，当基于表达式（15）设定第一电阻值至第六电阻值时，第一差分电阻值RDSa和第二差分电阻值RDSb之间的电阻值差由第一输出电阻值RDa和第二输出电阻值RDb之间的差来补偿。即，在半导体器件1中，在加重模式和去加重模式下，第一输出端OUTa和第二输出端OUTb之间的电阻值保持恒定，且可抑制在加重模式下在半导体器件1中流动的电流Ia1（=Ia3）和在去加重模式下流动的电流Ib1（=Ib3）之间的变化。

在理想情况下，加重模式下的电流Ia1和去加重模式下的电流Ib1之间的差是零。但是，上述两个电流之间会存在约百分之几的差异。换言之，如果电流Ia1和电流Ib1之间的误差处于由电流Ia1和电流Ib1之间的误差引起的电源电压变化的容许范围内，则该误差是可以接受的。

以下将说明根据第一实施例的半导体器件1的操作。图4是示出半导体器件1的操作的时序图。在以下说明中，其间传输输入信号的一个值的时段单元被称为“循环”。如图4中所示，如果输入信号的信号电平是高电平，则半导体器件1将第一输出端OUTa处的电压设定为高于第二输出端OUTb处的电压，且如果输入信号的信号电平是低电平，则将第一输出端OUTa处的电压设定为低于第二输出端OUTb处的电压。

而且，半导体器件1在输入信号的信号电平切换的第一循环中，控制第一驱动器10至第四驱动器21处于加重模式。另一方面，如果输入信号的相同信号电平持续两个或更多个循环，则半导体器件1在第二和后续循环中，控制第一驱动器10至第四驱动器21处于去加重模式。在图4所示的示例中，由符号Te表示半导体器件1的控制器40控制第一驱动器10至第四驱动器21处于加重模式的时段，且由符号Tn表示半导体器件1的控制器40控制第一驱动器10至第四驱动器21处于去加重模式的时段。

如图4中所示，在输入信号是高电平的时段内，半导体器件1将输出控制信号SHPa设定为低电平，将输出控制信号SHNa设定为高电平，将输出控制信号SLPa和SLPb设定为低电平，且将输出控制信号SHNa和SHNb设定为高电平。因此，在输入信号是高电平的时段内，第一驱动器10和第二驱动器11进入导通状态（激活状态），且第三驱动器20和第四驱动器21进入不导通状态（禁用状态）。此外，半导体器件1在输入信号为高电平的时段内将切换控制信号SP 1设定为低电平且将切换控制信号SN1设定为高电平。因此，可变电阻器30的第一开关电路31进入导通状态，且启用桥电阻器Ra1和Ra2。

半导体器件1在输入信号为高电平的时段Te内将输出控制信号SHPb设定为低电平且将输出控制信号SHNb设定为高电平，并在时段Tn内将输出控制信号SHPb设定为高电平且将输出控制信号SHNb设定为低电平。而且，半导体器件1在输入信号为高电平的时段Te内将切换控制信号SP2设定为低电平且将切换控制信号SN2设定为高电平，并在时段Tn内将切换控制信号SP2设定为高电平且将切换控制信号SN2设定为低电平。

因此，半导体器件1在输入信号为高电平的时段Te内降低第一驱动器10和第二驱动器11的输出阻抗并增加可变电阻器30的电阻值。半导体器件1在时段Tn内增加第一驱动器10和第二驱动器11的输出阻抗并降低可变电阻器30的电阻值。借助电阻值的这种改变，半导体器件1实现了使时段Te内的差分信号的幅度Va2大于时段Tn内的差分信号的幅度Vb2的加重处理。

另一方面，如图4中所示，在输入信号是低电平的时段内，半导体器件1将输出控制信号SLPa设定为低电平，将输出控制信号SLNa设定为高电平，将输出控制信号SHPa和SHPb设定为高电平，且将输出控制信号SHNa和SHNb设定为低电平。因此，在输入信号是低电平的时段内，第三驱动器20和第四驱动器21进入导通状态（激活状态），且第一驱动器10和第二驱动器11进入不导通状态（禁用状态）。此外，半导体器件1在输入信号为低电平的时段内将切换控制信号SP1设定为低电平且将切换控制信号SN1设定为高电平。因此，可变电阻器30的第一开关电路31进入导通状态，且启用桥电阻器Ra1和Ra2。

半导体器件1在输入信号为低电平的时段Te内将输出控制信号SLPb设定为低电平且将输出控制信号SLNb设定为高电平，并在时段Tn内将输出控制信号SLPb设定为高电平且将输出控制信号SLNb设定为低电平。而且，半导体器件1在输入信号为低电平的时段Te内将切换控制信号SP2设定为低电平且将切换控制信号SN2设定为高电平，并在时段Tn内将切换控制信号SP2设定为高电平且将切换控制信号SN2设定为低电平。

因此，半导体器件1在输入信号为低电平的时段Te内降低第三驱动器20和第四驱动器21的输出阻抗并增加可变电阻器30的电阻值。半导体器件1在输入信号为低电平的时段Te内增加第三驱动器20和第四驱动器21的输出阻抗并降低可变电阻器30的电阻值。借助电阻值的这种改变，半导体器件1实现了使时段Te内的差分信号的幅度Va2大于时段Tn内的差分信号的幅度Vb2的加重处理。

因此，根据第一实施例的半导体器件1包括：第一输出端OUTa和第二输出端OUTb，它们与负载电阻器RL耦合并输出差分信号；可变电阻器30，布置在第一输出端OUTa和第二输出端OUTb之间，并在加重模式下将其电阻值设定为第一电阻值RMa且在去加重模式下将其电阻值设定为小于第一电阻值的第二电阻值RMb；第一驱动器10，布置在第一电源端VCC和第一输出端OUTa之间，并在加重模式下将其输出阻抗设定为第三电阻值RPa且在去加重模式下将其输出阻抗设定为大于第三电阻值的第四电阻值RPb；第二驱动器11，布置在接地端VSS和第二输出端OUTb之间，并在加重模式下将其输出阻抗设定为第五电阻值RNa且在去加重模式下将其输出阻抗设定为大于第五电阻值的第六电阻值RNb；以及控制器40，根据输入信号控制第一和第二驱动器的导通状态，并在加重模式和去加重模式之间切换第一驱动器10和第二驱动器11的输出阻抗以及可变电阻器的电阻值。半导体器件1包括与第一驱动器10互补地受控的第三驱动器20以及与第二驱动器11互补地受控的第四驱动器21。

在根据第一实施例的半导体器件1中，作为第一电阻值RMa和负载电阻RL的组合电阻的第一差分电阻值RDSa和作为第二电阻值RMa和负载电阻RL的组合电阻的第二差分电阻值RDSb之间的比率设定为对应于加重模式下的差分信号的幅度Va2和去加重模式下的差分信号的幅度Vb2之间的比率。而且，在半导体器件1中，表示第三电阻值RPa和第五电阻值RNa的组合电阻的第一输出电阻值RDa与表示第四电阻值RPb和第六电阻值RNb的组合电阻的第二输出电阻值RDb之间的差被设定为对应于第一差分阻值RDSa和第二差分阻值RDSb之间的差。

而且，在另一方面中，在根据第一实施例的半导体器件1中，第一驱动器10至第四驱动器21允许基本上恒定的电流在任一模式下流动，同时根据从加重模式至去加重模式的切换增加输出阻抗。而且，可变电阻器30改变其电阻值使得根据从加重模式至去加重模式的切换降低在负载电阻器RL中流动的电流。

借助根据第一实施例的半导体器件1的上述构造，可降低在加重模式下从第一驱动器10流过第四驱动器21的电流Ia1和在去加重模式下从第一驱动器10流过第四驱动器21的电流Ib1之间的差异。通过降低加重模式和去加重模式之间的电流消耗的差异，半导体器件1可抑制在加重模式和去加重模式之间进行模式切换时电源电压的变化。而且，通过抑制电源电压的变化，根据第一实施例的半导体器件1可改善差分信号的抖动特性。

而且，电源电压的变化会导致图1中未示出的半导体器件1中另一电路发生故障。但是，在根据第一实施例的半导体器件1中，因为可抑制电源电压的变化，所以可防止半导体器件1中另一电路发生故障。

而且，为了抑制电源电压的变化，采取诸如在电源布线中提供去耦电容的对策。但是，如果将去耦电容安装在半导体器件1中，会产生芯片面积增大的问题。芯片面积的增大会致使制造产率降低，并增加成本。另一方面，在根据第一实施例的半导体器件1中，可在不使用去耦电容的情况下抑制电源电压的变化。因此，与采用去耦电容防止电源电压变化的对策的常规半导体器件相比，根据第一实施例的半导体器件1能大幅降低芯片面积。

在图1中，负载电阻器RL耦合在第一输出端OUTa和第二输出端OUTb之间。但是，提出另一种耦合构造作为负载电阻器RL的耦合构造。因此，图5中示出用作根据第一实施例的半导体器件1的一个改进示例的半导体器件1a的框图。

如图5中所示，半导体器件1a将差分信号通过电容器C1和C2输出至接收器电路RX。在这种情况下，作为负载电阻器RL，提供对应于电容器C1和C2的负载电阻器RL1和RL2。负载电阻器RL1和RL2的一个端耦合至接地端VSS。借助这种耦合构造，仅将差分信号的AC分量传输至接收器电路RX。因为从AC属性来看可将负载电阻器RL1和RL2认为是一个负载电阻器，因此即使在半导体器件1a中，也可以与表达式（1）至（15）中说明的电阻值的计算方法相同的方法来计算电阻值。

第二实施例

图6中示出根据第二实施例的半导体器件2的框图。在根据第一实施例的半导体器件1中，多个驱动器中的每一个都具有用于确定在导通状态下的输出阻抗的电阻器。但是，如图6中所示，在根据第二实施例的半导体器件2中，由两个驱动器共享一对电阻器。

因此，半导体器件2包括如第一驱动器10、第二驱动器11、第三驱动器20以及第四驱动器21的其它构造的第一驱动器50、第二驱动器51、第三驱动器60以及第四驱动器61。

第一驱动器50包括第一输出设定单元52和第二输出设定单元54。而且，第四驱动器61包括第七输出设定单元63以及第八输出设定单元65。

第一输出设定单元52包括第一开关晶体管MPa1和电阻器Rm1。第七输出设定单元63包括第七开关晶体管MNa2和电阻器Rm1。即，电阻器Rm1由第一输出设定单元52和第七输出设定单元63共享。

而且，第二输出设定单元54包括第二开关晶体管MPb1和电阻器Rs1。第八输出设定单元65包括第八开关晶体管MNb2和电阻器Rs1。即，电阻器Rs1由第二输出设定单元54和第八输出设定单元65共享。

以下将说明构成第一驱动器50和第四驱动器61的相应元件的耦合构造。第一开关晶体管MPa1的源极耦合至电源端VCC。第一开关晶体管MPa1的漏极耦合至第七开关晶体管MNa2的漏极。第七开关晶体管MNa2的源极耦合至接地端VSS。由控制器40输出的输出控制信号SHPa输入至第一开关晶体管MPa1的栅极。由控制器40输出的输出控制信号SLNa输入至第七开关晶体管MNa2的栅极。接着，电阻器Rm1耦合在耦合了第一开关晶体管MPa1的漏极和第七开关晶体管MNa2的漏极的节点和第一输出端OUTa之间。

第二开关晶体管MPb1的源极耦合至电源端VCC。第二开关晶体管MPb1的漏极耦合至第八开关晶体管MNb2的漏极。第八开关晶体管MNb2的源极耦合至接地端VSS。由控制器40输出的输出控制信号SHPb输入至第二开关晶体管MPb1的栅极。由控制器40输出的输出控制信号SLNb输入至第八开关晶体管MNb2的栅极。电阻器Rs1耦合在耦合了第二开关晶体管MPb1的漏极和第八开关晶体管MNb2的漏极的节点和第一输出端OUTa之间。

而且，第三输出设定单元53包括第三开关晶体管MNa1和电阻器Rm2。第五输出设定单元62包括第五开关晶体管MPa2和电阻器Rm2。即，电阻器Rm2由第三输出设定单元53和第五输出设定单元62共享。

第二驱动器51包括第三输出设定单元53和第四输出设定单元55。而且，第三驱动器60包括第五输出设定单元62和第六输出设定单元64。

第三输出设定单元53包括第三开关晶体管MNa1和电阻器Rm2。第五输出设定单元62包括第五开关晶体管MPa2和电阻器Rm2。即，电阻器Rm2由第三输出设定单元53和第五输出设定单元62共享。

而且，第四输出设定单元55包括第四开关晶体管MNb1和电阻器Rs2。第六输出设定单元64包括第六开关晶体管MPb2和电阻器Rs2。即，电阻器Rs2由第四输出设定单元55和第六输出设定单元64共享。

以下将说明构成第二驱动器51和第三驱动器60的相应元件的耦合构造。第三开关晶体管MNa1的源极耦合至接地端VSS。第三开关晶体管MNa1的漏极耦合至第五开关晶体管MPa2的漏极。第五开关晶体管MPa2的源极耦合至电源端VCC。由控制器40输出的输出控制信号SHNa输入至第三开关晶体管MNa1的栅极。由控制器40输出的输出控制信号SLPa输入至第五开关晶体管MPa2的栅极。接着，电阻器Rm2耦合在耦合了第三开关晶体管MNa1的漏极和第五开关晶体管MPa2的漏极的节点和第二输出端OUTb之间。

第四开关晶体管MNb1的源极耦合至接地端VSS。第四开关晶体管MNb1的漏极耦合至第六开关晶体管MPb2的漏极。第六开关晶体管MPb2的源极耦合至电源端VCC。由控制器40输出的输出控制信号SHNb输入至第四开关晶体管MNb1的栅极。由控制器40输出的输出控制信号SLPb输入至第六开关晶体管MPb2的栅极。电阻器Rs2耦合在耦合了第四开关晶体管MNb1的漏极和第六开关晶体管MPb2的漏极的节点和第二输出端OUTb之间。

以下将说明电阻器Rm1、Rm2、Rs1和Rs2的电阻值。电阻器Rm1和电阻器Rm2的组合电阻表示对应于在加重模式下激活第一驱动器50和第二驱动器51的状态下的第三电阻值RPa的电阻值。类似地，电阻器Rm1和电阻器Rs1的组合电阻表示对应于在加重模式下激活第三驱动器60和第四驱动器61的状态下的第三电阻值RPa的电阻值。

电阻器Rm2和电阻器Rs2的组合电阻表示对应于在加重模式下激活第一驱动器50和第二驱动器51的状态下的第五电阻值RNa的电阻值。类似地，电阻器Rm2和电阻器Rs2的组合电阻表示对应于在加重模式下激活第三驱动器60和第四驱动器61的状态下的第五电阻值RNa的电阻值。

而且，电阻器Rm1表示对应于在去加重模式下激活第一驱动器50和第二驱动器51的状态下的第五电阻值RPb的电阻值。类似地，电阻器Rm1表示对应于在去加重模式下激活第三驱动器60和第四驱动器61的状态下的第五电阻值RPb的电阻值。

而且，电阻器Rm2表示对应于在去加重模式下激活第一驱动器50和第二驱动器51的状态下的第六电阻值RNb的电阻值。类似地，电阻器Rm2表示在去加重模式下激活对应于第三驱动器60和第四驱动器61的状态下的第六电阻值RNb的电阻值。

如上所述，根据第二实施例的半导体器件2通过由相应驱动器共享的电阻器实现了第三至第六电阻。而且，在半导体器件2中，可以理解的是使用与根据第一实施例的半导体器件1中使用的控制信号相同的控制信号来进行控制，可以通过与根据第一实施例的半导体器件中相同的控制对驱动器进行控制。由多个驱动器共享电阻器可使根据第二实施例的半导体器件2与半导体器件1相比具有更少数量的电路元件。而且电路元件数量的减少可使根据第二实施例的半导体器件2与半导体器件1相比具有更小的芯片面积。

第三实施例

图7中示出根据第三实施例的半导体器件3的框图。在第一和第二实施例中，通过在导通和关断之间切换晶体管来操作驱动器的激活与否。用于确定差分信号幅度的电阻值由电阻性元件确定。另一方面，在第三实施例中，借助晶体管的导通电阻控制各个驱动器的激活状态。根据激活的晶体管的导通电阻确定差分信号的幅度。

如图7中所示，半导体器件3包括第一驱动器70、第二驱动器71、第三驱动器80、第四驱动器81、调节器电路33、可变电阻器34、控制器41以及控制电压发生器42。在半导体器件3中提供调节器电路33。调节器电路33输出从由未示出的另一电路施加的参考电压VrVD相同的电压作为电源电压VD。电源电压VD施加至第一驱动器70至第四驱动器81。电源电压VD的电压值小于电源端VCC给出的电源电压VCC。如果由半导体器件3输出的差分信号的幅度和电源端VCC之间的差较大，则调节器电路33通过电源电压VD操作第一驱动器70至第四驱动器81，由此能降低功耗。在半导体器件3中，调节器电路33的输出端用作第一电源端。

而且，如果差分信号的幅度远小于电源端VCC，则驱动器中的驱动晶体管（以下说明中的驱动晶体管MN1至MN4）的栅-源电压Vgs可远大于驱动晶体管的源-漏电压Vsd。当由此设定栅-源电压Vgs和源-漏电压Vsd之间的关系时，驱动晶体管的导通电阻可被控制在电阻值线性变化的范围内。因此，在第三实施例中，NMOS晶体管用作推开关（例如第一驱动器和第三驱动器），且栅-源电压Vgs的控制也可由拉开关（第二驱动器和第四驱动器）实现。

而且，半导体器件3中的第一驱动器70至第四驱动器81示出用于实现半导体器件1中的第一驱动器10至第四驱动器21的功能的电路的一个改进示例。第三实施例中的可变电阻器34示出用于实现与半导体器件1中的可变电阻器30相同的功能的电路的一个改进示例。而且，控制器41产生用于控制驱动器的输出阻抗以及可变电阻器的电阻值的各种控制信号。由控制器41输出的控制信号使驱动器和可变电阻器产生差分信号，以便等同于第一实施例在输入信号的信号电平和差分信号的信号电平之间建立对应关系。而且，控制电压发生器42产生用于设定半导体器件3中的驱动器和可变电阻器的电阻值的电阻设定电压VC1a、VC1b、VC2a和VC2b。

第一驱动器70包括第一驱动晶体管MN1和第一驱动状态控制器72。第一驱动晶体管MN1耦合在第一电源端（例如调节器电路33的输出端）和第一输出端OUTa之间。第一驱动状态控制器72在加重模式下借助作为第三电阻值RPa的第一驱动晶体管MN1的源极和漏极之间的电阻值将第三电阻设定电压（例如电阻设定电压VC1a）施加至第一驱动晶体管MN1的栅极。而且，第一驱动状态控制器72在去加重模式下借助作为第四电阻值RPb的第一驱动晶体管MN1的源极和漏极之间的电阻值将第四电阻设定电压（例如电阻设定电压VC1b）施加至第一驱动晶体管MN1的栅极。

详细来说，第一驱动状态控制器72包括PMOS晶体管MPCa1、PMOS晶体管MPCb1、NMOS晶体管MNCa1以及NMOS晶体管MNCb1。

电阻设定电压VC1a施加至PMOS晶体管MPCa1的源极。PMOS晶体管MPCa1的源极耦合至第一驱动晶体管MN1的栅极。输出控制信号SHa提供至PMOS晶体管MPCa1的栅极。电阻设定电压VC1b施加至PMOS晶体管MPCb1的源极。PMOS晶体管MPCb1的漏极耦合至第一驱动晶体管MN1的栅极。输出控制信号SHb提供至PMOS晶体管MPCb1的栅极。

NMOS晶体管MNCa1的漏极耦合至第一驱动晶体管MN1的栅极。NMOS晶体管MNCa1的源极耦合至NMOS晶体管MNCb1的漏极。输出控制信号SHa提供至NMOS晶体管MNCa1的栅极。NMOS晶体管MNCb1的漏极耦合至NMOS晶体管MNCa1的源极。接地电压VSS施加至NMOS晶体管MNCb1的源极。输出控制信号SHb提供至NMOS晶体管MNCb1的栅极。

即，第一驱动状态控制器72在输出控制信号SHa为低电平的时段内将电阻设定电压VC1a施加至第一驱动晶体管MN1的栅极，且在输出控制信号SHb为低电平的时段内将电阻设定电压VC1b施加至第一驱动晶体管MN1的栅极。而且，第一驱动状态控制器72在输出控制信号SHa和输出控制信号SHb都为高电平的时段内将接地电压VSS施加至第一驱动晶体管MN1的栅极。产生输出控制信号SHa和输出控制信号SHb使得两者不同时处于低电平。

第一驱动器70根据加重模式下的电阻设定电压VC1a并通过操作第一驱动状态控制器72将第一驱动晶体管MN1的电阻值设定为第三电阻值RPa。第一驱动器70根据去加重模式下的电阻设定电压VC1b并通过操作第一驱动状态控制器72将第一驱动晶体管MN1的电阻设定为第四电阻值RPb。而且，第一驱动器70通过操作第一驱动状态控制器72阻止第一驱动晶体管MN1处于不导通状态（例如禁用状态）。

第二驱动器71包括第二驱动晶体管MN2和第二驱动状态控制器73。第二驱动晶体管MN2耦合在接地端VSS和第二输出端OUTb之间。第二驱动状态控制器73在加重模式下借助作为第五电阻值RNa的第二驱动晶体管MN2的源极和漏极之间的电阻值将第五电阻设定电压（例如电阻设定电压VC1a）施加至第二驱动晶体管MN2的栅极。而且，第二驱动状态控制器73在去加重模式下借助作为第六电阻值RNb的第二驱动晶体管MN2的源极和漏极之间的电阻值将第六电阻设定电压（例如电阻设定电压VC1b）施加至第二驱动晶体管MN2的栅极。

详细来说，第二驱动状态控制器73包括PMOS晶体管MPCa2、PMOS晶体管MPCb2、NMOS晶体管MNCa2以及NMOS晶体管MNCb2。

电阻设定电压VC1a施加至PMOS晶体管MPCa2的源极。PMOS晶体管MPCa2的源极耦合至第二驱动晶体管MN2的栅极。输出控制信号SHa提供至PMOS晶体管MPCa2的栅极。电阻设定电压VC1b施加至PMOS晶体管MPCb2的源极。PMOS晶体管MPCb2的漏极耦合至第二驱动晶体管MN2的栅极。输出控制信号SHb提供至PMOS晶体管MPCb2的栅极。

NMOS晶体管MNCa2的漏极耦合至第二驱动晶体管MN2的栅极。NMOS晶体管MNCa2的源极耦合至NMOS晶体管MNCb2的漏极。输出控制信号SHa提供至NMOS晶体管MNCa2的栅极。NMOS晶体管MNCb2的漏极耦合至NMOS晶体管MNCa2的源极。接地电压VSS施加至NMOS晶体管MNCb2的源极。输出控制信号SHb提供至NMOS晶体管MNCb2的栅极。

即，第二驱动状态控制器73在输出控制信号SHa为低电平的时段内将电阻设定电压VC1a施加至第二驱动晶体管MN2的栅极，且在输出控制信号SHb为低电平的时段内将电阻设定电压VC1b施加至第二驱动晶体管MN2的栅极。而且，第二驱动状态控制器73在输出控制信号SHa和输出控制信号SHb都为高电平的时段内将接地电压VSS施加至第二驱动晶体管MN2的栅极。

第二驱动器71根据加重模式下的电阻设定电压VC1a并通过操作第二驱动状态控制器73将第二驱动晶体管MN2的电阻值设定为第五电阻值RNa。第二驱动器71根据去加重模式下的电阻设定电压VC1b并通过操作第二驱动状态控制器73将第二驱动晶体管MN2的电阻值设定为第六电阻值RNb。而且，第二驱动器71通过操作第二驱动状态控制器73阻止第二驱动晶体管MN2处于不导通状态（例如禁用状态）。

第三驱动器80包括第三驱动晶体管MN3和第三驱动状态控制器82。第三驱动晶体管MN3耦合在调节器电路33的输出端和第二输出端OUTb之间。第三驱动状态控制器82在加重模式下借助作为第三电阻值RPa的第三驱动晶体管MN3的源极和漏极之间的电阻值将第三电阻设定电压（例如电阻设定电压VC1a）施加至第三驱动晶体管MN3的栅极。而且，第三驱动状态控制器82在去加重模式下借助作为第四阻值RPb的第三驱动晶体管MN3的源极和漏极之间的阻值将第四电阻设定电压（例如电阻设定电压VC1b）施加至第三驱动晶体管MN3的栅极。

详细来说，第三驱动状态控制器82包括PMOS晶体管MPCa3、PMOS晶体管MPCb3、NMOS晶体管MNCa3以及NMOS晶体管MNCb3。

电阻设定电压VC1a施加至PMOS晶体管MPCa3的源极。PMOS晶体管MPCa3的源极耦合至第三驱动晶体管MN3的栅极。输出控制信号SLa提供至PMOS晶体管MPCa3的栅极。电阻设定电压VC1b施加至PMOS晶体管MPCb3的源极。PMOS晶体管MPCb3的漏极耦合至第三驱动晶体管MN3的栅极。输出控制信号SLb提供至PMOS晶体管MPCb3的栅极。

NMOS晶体管MNCa3的漏极耦合至第三驱动晶体管MN3的栅极。NMOS晶体管MNCa3的源极耦合至NMOS晶体管MNCb3的漏极。输出控制信号SLa提供至NMOS晶体管MNCa3的栅极。NMOS晶体管MNCb3的漏极耦合至NMOS晶体管MNCa3的源极。接地电压VSS施加至NMOS晶体管MNCb3的源极。输出控制信号SLb提供至NMOS晶体管MNCb3的栅极。

即，第三驱动状态控制器82在输出控制信号SLa为低电平的时段内将电阻设定电压VC 1a施加至第三驱动晶体管MN3的栅极，且在输出控制信号SLb为低电平的时段内将电阻设定电压VC1b施加至第三驱动晶体管MN3的栅极。而且，第三驱动状态控制器82在输出控制信号SLa和输出控制信号SLb都为高电平的时段内将接地电压VSS施加至第三驱动晶体管MN3的栅极。

第三驱动器80根据加重模式下的电阻设定电压VC1a并通过操作第三驱动状态控制器82将第三驱动晶体管MN3的电阻值设定为第三电阻值RPa。第三驱动器80根据去加重模式下的电阻设定电压VC1b并通过操作第三驱动状态控制器82将第三驱动晶体管MN3的电阻值设定为第四电阻值RPb。而且，第三驱动器80通过操作第三驱动状态控制器82阻止第三驱动晶体管MN3处于不导通状态（例如禁用状态）。

第四驱动器81包括第四驱动晶体管MN4和第四驱动状态控制器83。第四驱动晶体管MN4耦合在接地端VSS和第一输出端OUTa之间。第四驱动状态控制器83在加重模式下借助作为第五电阻值RNa的第四驱动晶体管MN4的源极和漏极之间的电阻值将第五电阻设定电压（例如电阻设定电压VC1a）施加至第四驱动晶体管MN4的栅极。而且，第四驱动晶体管MN4在去加重模式下借助作为第六电阻值RNb的第四驱动晶体管MN4的源极和漏极之间的电阻值将第六电阻设定电压（例如电阻设定电压VC1b）施加至第四驱动晶体管MN4的栅极。

详细来说，第四驱动状态控制器83包括PMOS晶体管MPCa4、PMOS晶体管MPCb4、NMOS晶体管MNCa4以及NMOS晶体管MNCb4。

电阻设定电压VC1a施加至PMOS晶体管MPCa4的源极。PMOS晶体管MPCa4的源极耦合至第四驱动晶体管MN4的栅极。输出控制信号SLa提供至PMOS晶体管MPCa4的栅极。电阻设定电压VC1b施加至PMOS晶体管MPCb4的源极。PMOS晶体管MPCb4的漏极耦合至第四驱动晶体管MN4的栅极。输出控制信号SLb提供至PMOS晶体管MPCb4的栅极。

NMOS晶体管MNCa4的漏极耦合至第四驱动晶体管MN4的栅极。NMOS晶体管MNCa4的源极耦合至NMOS晶体管MNCb4的漏极。输出控制信号SLa提供至NMOS晶体管MNCa4的栅极。NMOS晶体管MNCb4的漏极耦合至NMOS晶体管MNCa4的源极。接地电压VSS施加至NMOS晶体管MNCb4的源极。输出控制信号SLb提供至NMOS晶体管MNCb4的栅极。

即，第四驱动状态控制器83在输出控制信号SLa为低电平的时段内将电阻设定电压VC1a施加至第四驱动晶体管MN4的栅极，且在输出控制信号SLb为低电平的时段内将电阻设定电压VC1b施加至第四驱动晶体管MN4的栅极。而且，第四驱动状态控制器83在输出控制信号SLa和输出控制信号SLb都为高电平的时段内将接地电压VSS施加至第四驱动晶体管MN4的栅极。

第四驱动器81根据加重模式下的电阻设定电压VC1a并通过操作第四驱动状态控制器83将第四驱动晶体管MN4的电阻值设定为第五电阻值RNa。第四驱动器81根据去加重模式下的电阻设定电压VC1b并通过操作第四驱动状态控制器83将第四驱动晶体管MN4的电阻值设定为第六电阻值RNb。而且，第四驱动器81通过操作第四驱动状态控制器83阻止第四驱动晶体管MN4处于不导通状态（例如禁用状态）。

第一驱动晶体管MN1至第四驱动晶体管MN4都是相同导电类型的晶体管，且在加重模式和去加重模式的每个模式下都施以相同的电阻设定电压，且因此彼此之间的栅-源电压Vgs相同。即，第一驱动晶体管MN1至第四驱动晶体管MN4在加重模式和去加重模式下都具有相同的电阻值。详细来说，第三电阻值RPa和第五电阻值RNa具有相同的电阻值，且第四电阻值RPb和第六电阻值RNb具有相同的电阻值。

可变电阻34具有桥电阻器35和电阻控制器36。桥电阻器35具有可变电阻晶体管MNR。可变电阻晶体管MNR耦合在第一输出端OUTa和第二输出端OUTb之间。电阻控制器36在加重模式下借助作为第一电阻值RMa的可变电阻晶体管MNR的源极和漏极之间的电阻值将第一电阻设定电压（例如电阻设定电压VC2a）施加至可变电阻晶体管MNR的栅极。电阻控制器36在去加重模式下借助作为第二电阻值RMb的可变电阻晶体管MNR的源极和漏极之间的电阻值将第二电阻设定电压（例如电阻设定电压VC2b）施加至可变电阻晶体管MNR的栅极。

详细来说，电阻控制器36包括PMOS晶体管MPRa1、PMOS晶体管MPRb1、NMOS晶体管MNRa1以及NMOS晶体管MNRb1。

电阻设定电压VS1a施加至PMOS晶体管MPRa1的源极。PMOS晶体管MPRa1的源极耦合至可变电阻晶体管MNR的栅极。切换控制信号RCa提供至PMOS晶体管MPRa1的栅极。电阻设定电压VS1b施加至PMOS晶体管MPRb1的源极。PMOS晶体管MPSb1的漏极耦合至可变电阻晶体管MNR的栅极。输出控制信号SLb提供至PMOS晶体管MPCb1的栅极。

NMOS晶体管MNRa1的漏极耦合至可变电阻晶体管MNR的栅极。NMOS晶体管MNRa1的源极耦合至NMOS晶体管MNRb1的漏极。切换控制信号RCa提供至NMOS晶体管MNRa1的栅极。NMOS晶体管MNRb1的漏极耦合至NMOS晶体管MNRa1的源极。接地电压VSS施加至NMOS晶体管MNRb1的源极。切换控制信号RCb提供至NMOS晶体管MNRb1的栅极。

即，电阻控制器36在切换控制信号RCa为低电平的时段内将电阻设定电压VC2a施加至可变电阻晶体管MNR的栅极，且在切换控制信号RCb为低电平的时段内将电阻设定电压VC2b施加至可变电阻晶体管MNR的栅极。而且，电阻控制器36在切换控制信号RCa和切换控制信号RCb都为高电平的时段内将接地电压VSS施加至可变电阻晶体管MNR的栅极。

可变电阻34根据加重模式下的电阻设定电压VC1a并通过操作电阻控制器36将可变电阻晶体管MNR的电阻值设定为第一电阻值RMa。可变电阻器34根据去加重模式下的电阻设定电压VC1b并通过操作电阻控制器36将可变电阻晶体管MNR的电阻值设定为第二电阻值RMb。而且，可变电阻器34通过操作电阻控制器36阻止可变电阻晶体管MNR处于不导通状态（例如禁用状态）。

根据第三实施例的半导体器件3的特征在于产生电阻设定电压VC1a、VC1b、VC2a和VC2b的方法。现在将详细说明控制电压发生器42。图8中示出控制电压发生器42的框图。如图8中所示，控制电压发生器42包括电阻设定电压发生器91至94以及参考电压发生器95。参考电压发生器95产生参考电压VrC1a、VrC1b、VrC2a和VrC2b。

电阻设定电压发生器91包括差分放大器AC1a、电阻设定晶体管NC1a以及恒流源ISC1a。差分放大器AC1a具有输入了参考电压VrC1a的正相输入端，以及耦合至电阻设定晶体管NC1a的漏极的反相输入端。差分放大器AC1a的输出端耦合至电阻设定晶体管NC1a的栅极。接地端VSS施加至电阻设定晶体管NC1a的源极。恒流源ISC1a耦合在电源端VCC和电阻设定晶体管NC1a的漏极之间。差分放大器AC1a的输出信号变为电阻设定电压VC1a。电阻设定晶体管NC1a是NMOS晶体管。

电阻设定电压发生器92包括差分放大器AC1c、电阻设定晶体管NC1b以及恒流源ISC1b。差分放大器AC1b具有输入了参考电压VrC1b的正相输入端，以及耦合至电阻设定晶体管NC1b的漏极的反相输入端。差分放大器AC1b的输出端耦合至电阻设定晶体管NC1b的栅极。接地端VSS施加至电阻设定晶体管NC 1b的源极。恒流源ISC 1b耦合在电源端VCC和电阻设定晶体管NC1b的漏极之间。差分放大器AC1b的输出信号变为电阻设定电压VC1b。电阻设定晶体管NC1b是NMOS晶体管。

电阻设定电压发生器93包括差分放大器AC2a、电阻设定晶体管NC2a以及恒流源ISC2a。差分放大器AC2a具有输入了参考电压VrC2a的正相输入端，以及耦合至电阻设定晶体管NC2a的漏极的反相输入端。差分放大器AC2a的输出端耦合至电阻设定晶体管NC2a的栅极。接地端VSS施加至电阻设定晶体管NC2a的源极。恒流源ISC2a耦合在电源端VCC和电阻设定晶体管NC2a的漏极之间。差分放大器AC2a的输出信号变为电阻设定电压VC2a。电阻设定晶体管NC2a是NMOS晶体管。

电阻设定电压发生器94包括差分放大器AC2b、电阻设定晶体管NC2b以及恒流源ISC2b。差分放大器AC2b具有输入了参考电压VrC2b的正相输入端，以及耦合至电阻设定晶体管NC2b的漏极的反相输入端。差分放大器AC2b的输出端耦合至电阻设定晶体管NC2b的栅极。接地端VSS施加至电阻设定晶体管NC2b的源极。恒流源ISC2b耦合在电源端VCC和电阻设定晶体管NC2b的漏极之间。差分放大器AC2b的输出信号变为电阻设定电压VC2b。电阻设定晶体管NC2b是NMOS晶体管。

即，当由恒流源输出的电流在电流设定晶体管中流动时，电阻设定电压发生器91至94施加对应于电流设定晶体管的源极和漏极之间的参考电压的电压，并将施加至电流设定晶体管的栅极的电压设定为要被输出的电阻设定电压。在本示例中，晶体管的特性是如果栅-源电压Vgs相同，则具有相同结构的晶体管通常具有相同的源极和漏极之间的导通电阻。在这种情况下，在第三实施例中，优选施加了相同栅电压（例如电阻设定电压）的电流设定晶体管和驱动晶体管具有配对属性。

晶体管在半导体芯片上形成在彼此靠近的位置使得可实现高的配对属性（在特性的相对变化小的特性）。即，在根据第三实施例的半导体器件3中，优选电阻设定晶体管NC1a、NC1b以及第一驱动晶体管MN1至第四驱动晶体管MN4在半导体芯片上形成在彼此靠近的位置。而且，优选电阻设定晶体管NC2a、NC2b以及可变电阻晶体管MNR在半导体芯片上形成在彼此靠近的位置。

以下将说明根据第三实施例的半导体器件3的操作。图9中示出根据第三实施例的半导体器件3的操作的时序图。图9中所示示例处理与图4中所示的根据第一实施例的半导体器件1的操作的时序图中的输入信号相同的输入信号。

如图9中所示，在根据第三实施例的半导体器件3中，在输入信号的信号电平是高电平的时段（由图9中具有高电平输入信号的时段Te表示的时段）内进行加重模式下的控制时，将输出控制信号SHa设定为低电平，且将输出控制信号SHb、SLa和SLb设定为高电平。因此，第一驱动晶体管MN1的栅极电压Vg（MN1）和第二驱动晶体管MN2的栅极电压Vg（MN2）被设定为电阻设定电压VC1a。第一驱动晶体管MN1和第二驱动晶体管MN2在输出阻抗是第三电阻值RPa的状态下呈现为导通。

而且，在根据第三实施例的半导体器件3中，在输入信号的信号电平是高电平的时段内进行加重模式下的控制时，将切换控制信号RCa设定为低电平，且将切换控制信号RCb设定为高电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）被设定为电阻设定电压VC2a。在可变电阻晶体管MNR中，其源极和漏极之间的电阻值是第一电阻值RMa。

另一方面，如图9中所示，在根据第三实施例的半导体器件3中，在输入信号的信号电平是低电平的时段（由图9中具有低电平输入信号的时段Te表示的时段）内进行加重模式下的控制时，将输出控制信号SLa设定为低电平，且将输出控制信号SHa、SHb和SLb设定为高电平。因此，第三驱动晶体管MN3的栅极电压Vg（MN3）和第四驱动晶体管MN4的栅极电压Vg（MN4）被设定为电阻设定电压VC1a。第三驱动晶体管MN3和第四驱动晶体管MN4在输出阻抗是第三电阻值RPa的状态下呈现为导通。

而且，在根据第三实施例的半导体器件3中，在输入信号的信号电平是低电平的时段内进行加重模式下的控制时，将切换控制信号RCa设定为低电平，且将切换控制信号RCb设定为高电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）变为电阻设定电压VC2a。在可变电阻晶体管MNR中，其源极和漏极之间的电阻值是第一电阻值RMa。

借助上述操作，在根据第三实施例的半导体器件3中，加重模式下的差分信号的幅度被设定为Va2，这与根据第一实施例的半导体器件的情况相同。

而且，如图9中所示，在根据第三实施例的半导体器件3中，在输入信号的信号电平是高电平的时段（由图9中具有高电平输入信号的时段Tn表示的时段）内进行去加重模式下的控制时，将输出控制信号SHb设定为低电平，且将输出控制信号SHa、SLa和SLb设定为高电平。因此，第一驱动晶体管MN1的栅极电压Vg（MN1）和第二驱动晶体管MN2的栅极电压Vg（MN2）被设定为电阻设定电压VC1b。第一驱动晶体管MN1和第二驱动晶体管MN2在输出阻抗是第四电阻值RPb的状态下呈现为导通。

而且，在根据第三实施例的半导体器件3中，在输入信号的信号电平是高电平的时段内进行去加重模式下的控制时，将切换控制信号RCa设定为高电平，且将切换控制信号RCb设定为低电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）被设定为电阻设定电压VC2b。在可变电阻晶体管MNR中，其源极和漏极之间的阻值是第二阻值RMb。

另一方面，如图9中所示，在根据第三实施例的半导体器件3中，在输入信号的信号电平是低电平的时段（由图9中具有低电平输入信号的时段Tn表示的时段）内进行去加重模式下的控制时，将输出控制信号SLb设定为低电平，且将输出控制信号SHa、SLb和SLb设定为高电平。因此，第三驱动晶体管MN3的栅极电压Vg（MN3）和第四驱动晶体管MN4的栅极电压Vg（MN4）变为电阻设定电压VC 1b。第三驱动晶体管MN3和第四驱动晶体管MN4在输出阻抗是第四电阻值RPb的状态下呈现为导通。

而且，在根据第三实施例的半导体器件3中，在输入信号的信号电平是低电平的时段内进行去加重模式下的控制时，将切换控制信号RCa设定为高电平，且将切换控制信号RCb设定为低电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）变为电阻设定电压VC2b。在可变电阻晶体管MNR中，其源极和漏极之间的电阻值是第二电阻值RMb。

借助上述操作，在根据第三实施例的半导体器件3中，去加重模式下的差分信号的幅度被设定为Vb2，这与根据第一实施例的半导体器件的情况相同。

如上所述，在第三实施例中，根据要被施加至第一驱动晶体管MN1至第四驱动晶体管MN4的栅极的电阻设定电压来控制驱动晶体管的驱动能力。因此，与第一和第二实施例相比，可减少驱动器中具有高驱动能力的较大晶体管尺寸的晶体管的数量以及电阻性元件的数量。在根据第三实施例的半导体器件3的驱动器中，除驱动晶体管之外还提供两个PMOS晶体管以及两个NMOS晶体管。但是，这些晶体管的尺寸比驱动晶体管的尺寸小，且这些晶体管对电路产生的影响也较小。

而且，在根据第三实施例的半导体器件3中，因为可减少耦合至输出端的电路元件的数量，因此可减小由产生差分信号而造成的晶体管的寄生电容和寄生电阻。因此，根据第三实施例的半导体器件3可处理较高速的信号。

而且，可基于参考电压及其他变化相对容易地产生电阻设定电压VC1a、VC1b、VC2a和VC2b。因此，与通过诸如以高精度修正的处理而设定驱动器的输出阻抗以及可变电阻器的电阻值的情况相比，可以以更高精度设定驱动器的输出阻抗以及可变电阻器的电阻值，同时又能减少电路元件的数量。

而且，在根据第三实施例的半导体器件3中，与第一和第二实施例相比，可减少用于控制驱动器和可变电阻器的控制信号的数量。因此，根据第三实施例的半导体器件3可处理更高速的信号。

第四实施例

图10中示出根据第四实施例的半导体器件4的框图。如图10中所示，在根据第四实施例的半导体器件4中，根据第三实施例的半导体器件3中的第一驱动器70和第三驱动器80由第一驱动器100和第三驱动器110取代。而且，在根据第四实施例的半导体器件4中，可变电阻器34由可变电阻器34a取代。可变电阻器34a使用由作为桥电阻器37的可变电阻器MNR和可变电阻晶体管MPR构成的传输门。因此，可变电阻器34a除电阻控制器36之外还包括电阻控制器38，其控制可变电阻晶体管MPR的电阻值。

控制器43产生控制驱动器的输出阻抗和可变电阻器的电阻值的各种控制信号。由控制器43输出的控制信号中的输出控制信号SHNa、SHNb、SLNa、SLNb以及切换控制信号RCNa、RCNb与输出控制信号SHa、SHb、SLa、SLb以及切换控制信号RCa、RCb相同。另一方面，通过改变由第三实施例中用于控制PMOS晶体管的控制器41输出的输出控制信号SHa、SHb、SLa、SLb以及切换控制信号RCa、RCb的逻辑电平而产生由控制器43输出的控制信号中的输出控制信号SHPa、SHPb、SLPa、SLPb以及切换控制信号RCPa、RCPb。

而且，除了由控制电压发生器42输出的电阻设定电压VC1a、VC1b、VC2a、VC2b之外，控制电压发生器44还产生电阻设定电压VS1a、VS1b、VS2a和VS2b。

第一驱动器100包括第一驱动状态控制器102和第一驱动晶体管MP1。第一驱动晶体管MP1耦合在电源端VCC和第一输出端OUTa之间。第一驱动状态控制器102在加重模式下借助作为第三电阻值RPa的第一驱动晶体管MP1的源极和漏极之间的电阻值将第三电阻设定电压（例如电阻设定电压VS1a）施加至第一驱动晶体管MP1的栅极。第一驱动状态控制器102在去加重模式下借助作为第四电阻值RPb的第一驱动晶体管MP1的源极和漏极之间的电阻值将第四电阻设定电压（例如电阻设定电压VS1b）施加至第一驱动晶体管MP1的栅极。

详细来说，第一驱动状态控制器102包括PMOS晶体管MPSa1、PMOS晶体管MPSb1、NMOS晶体管MNSa1以及NMOS晶体管MNSb1。

PMOS晶体管MPSa1的源极耦合至电源端VCC。PMOS晶体管MPSa1的漏极耦合至PMOS晶体管MPSb1的源极。PMOS晶体管MPSb1的漏极耦合至第一驱动晶体管MP1的栅极。NMOS晶体管MNSa1的漏极耦合至第一驱动晶体管MP1的栅极。电阻设定电压VS1a施加至NMOS晶体管MNSa1的源极。NMOS晶体管MNSb1的漏极耦合至第一驱动晶体管MP1的栅极。电阻设定电压VS1b施加至NMOS晶体管MNSb1的源极。输出控制信号SHPa提供至PMOS晶体管MPSb1的栅极以及NMOS晶体管MNSa1的栅极。输出控制信号SHPb提供至PMOS晶体管MPSb1的栅极以及NMOS晶体管MNSb1的栅极。

即，第一驱动状态控制器102在输出控制信号SHPa为高电平的时段内将电阻设定电压VS1a施加至第一驱动晶体管MP1的栅极。第一驱动状态控制器102在输出控制信号SHPb为高电平的时段内将电阻设定电压VS1b施加至第一驱动晶体管MP1的栅极。而且，第一驱动状态控制器102在输出控制信号SHPa和输出控制信号SHPb都为低电平的时段内将电源端VCC施加至第一驱动晶体管MP1的栅极。控制输出控制信号SHPa和SHPb使得不同时为高电平。

第一驱动器100根据加重模式下的电阻设定电压VS1a并通过操作第一驱动状态控制器102将第一驱动晶体管MP1的电阻值设定为第三电阻值RPa。第一驱动器100根据去加重模式下的电阻设定电压VS1b并通过操作第一驱动状态控制器102将第一驱动晶体管MP1的电阻值设定为第四电阻值RPb。而且，第一驱动器100通过操作第一驱动状态控制器102阻止第一驱动晶体管MP1处于不导通状态（例如禁用状态）。

第三驱动器110包括第三驱动状态控制器112和第三驱动晶体管MP3。第三驱动晶体管MP3耦合在电源端VCC和第二输出端OUTb之间。第三驱动状态控制器112在加重模式下借助作为第三电阻值RPa的第三驱动晶体管MP3的源极和漏极之间的电阻值将第五电阻设定电压（例如电阻设定电压VS1a）施加至第三驱动晶体管MP3的栅极。第三驱动状态控制器112在去加重模式下借助作为第四电阻值RPb的第三驱动晶体管MP3的源极和漏极之间的电阻值将第六电阻设定电压（例如电阻设定电压VS1b）施加至第三驱动晶体管MP3的栅极。第五电阻设定电压和第六电阻设定电压的电压值不同于第三电阻设定电压和第四电阻设定电压的电压值，但第三电阻设定电压和第四电阻设定电压彼此相等。

详细来说，第三驱动状态控制器112包括PMOS晶体管MPSa3、PMOS晶体管MPSb3、NMOS晶体管MNSa3以及NMOS晶体管MNSb3。

PMOS晶体管MPSa3的源极耦合至电源端VCC。PMOS晶体管MPSa3的漏极耦合至PMOS晶体管MPSb3的源极。PMOS晶体管MPSb3的漏极耦合至第三驱动晶体管MP3的栅极。电阻设定电压VS1a施加至NMOS晶体管MNSa3的源极。NMOS晶体管MNSb3的漏极耦合至第三驱动晶体管MP3的栅极。电阻设定电压VS1b施加至NMOS晶体管MNSb3的源极。输出控制信号SLPa提供至PMOS晶体管MPSb3的栅极以及NMOS晶体管MNSa3的栅极。输出控制信号SLPb提供至PMOS晶体管MPSb3的栅极以及NMOS晶体管MNSb3的栅极。

即，第三驱动状态控制器112在输出控制信号SLPa为高电平的时段内将电阻设定电压VS1a施加至第三驱动晶体管MP3的栅极。第三驱动状态控制器112在输出控制信号SLPb为高电平的时段内将电阻设定电压VS1b施加至第三驱动晶体管MP3的栅极。而且，第三驱动状态控制器112在输出控制信号SLPa和输出控制信号SLPb都为低电平的时段内将电源端VCC施加至第三驱动晶体管MP3的栅极。控制输出控制信号SLPa和SLPb使得不同时为高电平。

第三驱动器110根据加重模式下的电阻设定电压VS1a并通过操作第三驱动状态控制器112将第三驱动晶体管MP3的电阻值设定为第三电阻值RPa。第三驱动器110根据去加重模式下的电阻设定电压VS 1b并通过操作第三驱动状态控制器112将第三驱动晶体管MP3的电阻值设定为第四电阻值RPb。而且，第三驱动器110通过操作第三驱动状态控制器112阻止第三驱动晶体管MP3处于不导通状态（例如禁用状态）。

在根据第三实施例的半导体器件3中，PMOS晶体管用作第一驱动晶体管MP1和第三驱动晶体管MP3，且NMOS晶体管用作第二驱动晶体管MN2和第四驱动晶体管MN4。因此，为了使第三电阻值和第四电阻值之间的关系满足RPa>RPb，需要使电阻控制电压的关系满足VS1a<VS1b。而且，为了使第五电阻值和第六电阻值之间的关系满足RNa>RNb，需要使电阻控制电压的关系满足VC1a>VC1b。以下将说明可变电阻器34a的构造。可变电阻34a包括桥电阻器37和电阻控制器36、38。电阻控制器36与根据第三实施例的半导体器件3中的电阻控制器36相同，且因此省略其说明。

桥电阻器37包括可变电阻晶体管MNR以及MPR。可变电阻晶体管MNR和MPR并联耦合在第一输出端OUTa和第二输出端OUTb之间。即，可变电阻34a通过可变电阻晶体管MNR和可变电阻晶体管MPR的并联电阻器实现第一电阻值RMa和第二电阻值RMb。在加重模式下，电阻控制器36将第一电阻设定电压（例如电阻设定电压VC2a）施加至可变电阻晶体管MNR的栅极，且电阻控制器38将第七电阻设定电压（例如电阻设定电压VS2a）施加至可变电阻晶体管MPR的栅极。施加了电阻设定电压VC2a的可变电阻晶体管MNR与施加了电阻设定电压VS2a的可变电阻晶体管MPR的并联电阻是第一电阻值RMa。

而且，在去加重模式下，电阻控制器36将第二电阻设定电压（例如电阻设定电压VC2b）施加至可变电阻晶体管MNR的栅极，且电阻控制器38将第八电阻设定电压（例如电阻设定电压VS2b）施加至可变电阻晶体管MPR的栅极。施加了电阻设定电压VC2b的可变电阻晶体管MNR与施加了电阻设定电压VS2b的可变电阻晶体管MPR的并联电阻是第二电阻值RMb。

电阻控制器38包括PMOS晶体管MPRa2、PMOS晶体管MPRb2、NMOS晶体管MNRa2以及NMOS晶体管MNRb2。

PMOS晶体管MPRa2的源极耦合至电源端VCC。PMOS晶体管MPRa2的漏极耦合至PMOS晶体管MPRb2的源极。PMOS晶体管MPRb2的漏极耦合至可变电阻晶体管MPR的栅极。NMOS晶体管MNRa2的漏极耦合至可变电阻晶体管MPR的栅极。电阻设定电压VS2a施加至NMOS晶体管MNRa2的源极。NMOS晶体管MNRb2的漏极耦合至可变电阻晶体管MPR的栅极。电阻设定电压VS2b施加至NMOS晶体管MNRb2的源极。输出控制信号RCPa提供至PMOS晶体管MPRa2的栅极以及NMOS晶体管MNRa2的栅极。输出控制信号RCPb提供至PMOS晶体管MPRb2的栅极以及NMOS晶体管MNRb2的栅极。

即，电阻控制器38在切换控制信号RCPa为高电平的时段内将电阻设定电压VS2a施加至可变电阻晶体管MPR的栅极。电阻控制器38在切换控制信号RCPb为高电平的时段内将电阻设定电压VS2b施加至可变电阻晶体管MPR的栅极。而且，电阻控制器38在切换控制信号RCPa和切换控制信号RCPb都为低电平的时段内将电源端VCC施加至可变电阻晶体管MPR的栅极。

根据第四实施例的半导体器件4的特征在于产生电阻设定电压VC1a、VC1b、VC2a、VC2b、VS1a、VS1b、VS2a和VS2b的方法。现在将详细说明控制电压发生器44。图11中示出控制电压发生器44的框图。如图11中所示，控制电压发生器44包括电阻设定电压发生器121至124以及参考电压发生器125。参考电压发生器125产生参考电压VrC1a、VrC1b、VrC2a、VrC2b、VrS1a、VrS1b、VrS2a和VrS2b。

参考电压发生器125包括电阻器R1、R2以及差分放大器AMP。电阻器R1和R2串联耦合在电源端VCC和接地端VSS之间。由电阻器R1和R2的电阻值分压电源端VCC得到的参考电压在电阻器R1和R2的节点处产生。差分放大器AMP2具有输入了参考电压的反相输入端以及耦合至差分放大器AMP的输出端的正相输入端。即，差分放大器AMP作为缓冲器，且输出参考电压。以下将差分放大器的输出端称为“参考电压节点NR”。

而且，参考电压发生器125包括电流源IRS1a、IRC1a以及电阻器RS1a、RC1a。电流源IRS1a耦合在电阻器RS1a和电源端VCC之间。电阻器RS1a耦合在电流源IRS1a和参考电压节点NR之间。参考电压发生器125在电流源IRS1a和电阻器RS1a之间的节点处产生参考电压VrS1a。即，根据参考电压以及由电阻器RS1a的电阻值和电流源IRS1a的输出电流的乘积确定的电压来确定参考电压VrS1a。电流源IRC1a耦合在电阻器RC1a和接地端VSS之间。电阻器RC1a耦合在电流源IRC1a和参考电压节点NR之间。参考电压发生器125在电流源IRC1a和电阻器RC1a之间的节点处产生参考电压VrC1a。即，根据参考电压以及由电阻器RC1a的电阻值和电流源IRC1a的输出电流的乘积确定的电压来确定参考电压VrCla。

而且，参考电压发生器125包括电流源IRS1b、IRC1b以及电阻器RS1b、RC1b。电流源IRS1b耦合在电阻器RS1b和电源端VCC之间。电阻RS1b耦合在电流源IRS1b和参考电压节点NR之间。参考电压发生器125在电流源IRS1b和电阻器RS1b之间的节点处产生参考电压VrS1b。即，根据参考电压以及由电阻器RS1b的电阻值和电流源IRS1b的输出电流的乘积确定的电压来确定参考电压VrS1b。电流源IRC1b耦合在电阻器RC1b和接地端VSS之间。电阻器RC1b耦合在电流源IRC1b和参考电压节点NR之间。参考电压发生器125在电流源IRC1b和电阻器RC1b之间的节点处产生参考电压VrC1b。即，根据参考电压以及由电阻器RC1b的电阻值和电流源IRC1b的输出电流的乘积确定的电压来确定参考电压VrClb。

而且，参考电压发生器125包括电流源IRS2a、IRC2a以及电阻RS2a、RC2a。电流源IRS2a耦合在电阻器RS2a和电源端VCC之间。电阻器RS2a耦合在电流源IRS2a和参考电压节点NR之间。参考电压发生器125在电流源IRS2a和电阻器RS2a之间的节点处产生参考电压VrS2a。即，根据参考电压以及由电阻器RS2a的电阻值和电流源IRS2a的输出电流的乘积确定的电压来确定参考电压VrS2a。电流源IRC2a耦合在电阻器RC2a和接地端VSS之间。电阻器RC2a耦合在电流源IRC2a和参考电压节点NR之间。参考电压发生器125在电流源IRC2a和电阻器RC2a之间的节点处产生参考电压VrC2a。即，根据参考电压以及由电阻器RC2a的电阻值和电流源IRC2a的输出电流的乘积确定的电压来确定参考电压VrC2a。

而且，参考电压发生器125包括电流源IRS2b、IRC2b以及电阻RS2b、RC2b。电流源IRS2b耦合在电阻器RS2b和电源端VCC之间。电阻器RS2b耦合在电流源IRS2b和参考电压节点NR之间。参考电压发生器125在电流源IRS2b和电阻器RS2b之间的节点处产生参考电压VrS2b。即，根据参考电压以及由电阻器RS2b的电阻值和电流源IRS2b的输出电流的乘积确定的电压来确定参考电压VrS2b。电流源IRC2b耦合在电阻器RC2b和接地端VSS之间。电阻器RC2b耦合在电流源IRC2b和参考电压节点NR之间。参考电压发生器125在电流源IRC2b和电阻器RC2b之间的节点处产生参考电压VrC2b。即，根据参考电压以及由电阻器RC2b的电阻值和电流源IRC2b的输出电流的乘积确定的电压来确定参考电压VrC2b。

电阻设定电压发生器121被设计为将差分放大器AS1a、电阻设定晶体管PS1a以及恒流源ISS1a加入到电阻设定电压发生器91中的差分放大器AC1a、电阻设定晶体管NC1a以及恒流源ISC1a中。差分放大器AS1a具有输入了参考电压VrS1a的正相输入端，以及耦合至电阻设定晶体管PS1a的漏极的反相输入端。差分放大器AS1a的输出端耦合至电阻设定晶体管PS1a的栅极。电源端VCC施加至电阻设定晶体管PS1a的源极。恒流源ISS1a耦合在接地端VSS和电阻设定晶体管PS1a的漏极之间。差分放大器AS1a的输出信号变为电阻设定电压VS1a。电阻设定晶体管PS1a是PMOS晶体管。

电阻设定电压发生器122被设计为将差分放大器AS1b、电阻设定晶体管PS1b以及恒流源ISS1b加入到电阻设定电压发生器92中的差分放大器AC1b、电阻设定晶体管NC1b以及恒流源ISC1b中。差分放大器AS1b具有输入了参考电压VrS1b的正相输入端，以及耦合至电阻设定晶体管PS1b的漏极的反相输入端。差分放大器AS1b的输出端耦合至电阻设定晶体管PS1b的栅极。电源端VSS施加至电阻设定晶体管PS1b的源极。恒流源ISS1b耦合在接地端VSS和电阻设定晶体管PS1b的漏极之间。差分放大器AS1b的输出信号变为电阻设定电压VS1b。电阻设定晶体管PS1b是PMOS晶体管。

电阻设定电压发生器123被设计为将差分放大器AS2a、电阻设定晶体管PS2a以及恒流源ISS2a加入到电阻设定电压发生器93中的差分放大器AC2a、电阻设定晶体管NC2a以及恒流源ISC2a中。差分放大器AS2a具有输入了参考电压VrS2a的正相输入端，以及耦合至电阻设定晶体管PS2a的漏极的反相输入端。差分放大器AS2a的输出端耦合至电阻设定晶体管PS2a的栅极。电源端VCC施加至电阻设定晶体管PS2a的源极。恒流源ISS2a耦合在接地端VSS和电阻设定晶体管PS2a的漏极之间。差分放大器AS2a的输出信号变为电阻设定电压VS2a。电阻设定晶体管PS2a是PMOS晶体管。

电阻设定电压发生器124被设计为将差分放大器AS2b、电阻设定晶体管PS2b以及恒流源ISS2b加入到电阻设定电压发生器94中的差分放大器AC2b、电阻设定晶体管NC2b以及恒流源ISC2b中。差分放大器AS2b具有输入了参考电压VrS2b的正相输入端，以及耦合至电阻设定晶体管PS2b的漏极的反相输入端。差分放大器AS2b的输出端耦合至电阻设定晶体管PS2b的栅极。电源端VSS施加至电阻设定晶体管PS2b的源极。恒流源ISS2b耦合在接地端VSS和电阻设定晶体管PS2b的漏极之间。差分放大器AS2b的输出信号变为电阻设定电压VS2b。电阻设定晶体管PS2b是PMOS晶体管。

即，当施加对应于电流设定晶体管的源极和漏极之间的参考电压的电压时，各个电阻设定电压发生器121至124将施加至电流设定晶体管的栅极的电压设定为要被输出的电阻设定电压，且随后使恒流源输出的电流在电流设定晶体管中流动。在本示例中，晶体管的特性是如果栅-源电压Vgs相同，则具有相同结构晶体管通常具有相同的源极和漏极之间的导通电阻。在这种情况下，在第四实施例中，优选施加了相同栅电压（例如电阻设定电压）的电流设定晶体管和驱动晶体管具有配对属性。

以下将说明根据第四实施例的半导体器件4的操作。图12中示出根据第四实施例的半导体器件4的操作的时序图。如图12中所示的示例处理与图4中所示的根据第一实施例的半导体器件1的操作的时序图中的输入信号相同的输入信号。

如图12中所示，在根据第四实施例的半导体器件4中，在输入信号的信号电平是高电平的时段（由图12中具有高电平输入信号的时段Te表示的时段）内进行加重模式下的控制时，将输出控制信号SHPa和SHNb设定为高电平，且将输出控制信号SHNa和SHPb设定为低电平，将输出控制信号SLPa和SLPb设定为低电平且将输出控制信号SLNa和SLNb设定为高电平。因此，第一驱动晶体管MP1的栅极电压Vg（MP1）变为电阻设定电压VS1a，且第二驱动晶体管MN2的栅极电压Vg（MN2）变为电阻设定电压VC1a。则，第一驱动晶体管MP1和第二驱动晶体管MN2在第一驱动晶体管MP1的输出阻抗变为第三电阻值RPa以及第二驱动晶体管MN2的输出阻抗变为第五电阻值RNa的状态下呈现为导通。

而且，在根据第四实施例的半导体器件4中，在输入信号的信号电平是高电平的时段内进行加重模式下的控制时，将切换控制信号RCNa和RCPb设定为低电平，且将切换控制信号RCNb和RCPa设定为高电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）变为电阻设定电压VC2a，且可变电阻晶体管MPR的栅极电压Vg（MPR）变为电阻设定电压VS2a。在桥电阻器37中，源极和漏极之间的电阻值变为第一电阻值RMa。

另一方面，如图12中所示，在根据第四实施例的半导体器件4中，在输入信号的信号电平是低电平的时段（由图12中具有低电平输入信号的时段Te表示的时段）内进行加重模式下的控制时，将输出控制信号SLPa和SLNb设定为高电平，将输出控制信号SLNa和SLPb设定为低电平，将输出控制信号SHPa和SHPb设定为低电平且将输出控制信号SHNa和SHNb设定为高电平。因此，第三驱动晶体管MP3的栅极电压Vg（MP3）变为电阻设定电压VS1a，且第四驱动晶体管MN4的栅极电压Vg（MN4）变为电阻设定电压VC1a。则，第三驱动晶体管MP3和第四驱动晶体管MN4在第三驱动晶体管MP3的输出阻抗变为第三电阻值RPa且第四驱动晶体管MN4的输出阻抗变为第四电阻值RNa的状态下呈现为导通。

而且，在根据第四实施例的半导体器件4中，在输入信号的信号电平是低电平的时段内进行加重模式下的控制时，将切换控制信号RCNa和RCPb设定为低电平，且将切换控制信号RCNb和RCPa设定为高电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）变为电阻设定电压VC2a，且可变电阻晶体管MPR的栅极电压Vg（MPR）变为电阻设定电压VS2a。在桥电阻器37中，源极和漏极之间的电阻值变为第一电阻值RMa。

借助上述操作，在根据第四实施例的半导体器件4中，在加重模式下将差分信号的幅度设定为Va2，这与根据第一实施例的半导体器件中的情况相同。

而且，如图12中所示，在根据第四实施例的半导体器件4中，在输入信号的信号电平是高电平的时段（由图12中具有高电平输入信号的时段Tn表示的时段）内进行去加重模式下的控制时，将输出控制信号SHPb和SHNa设定为高电平，将输出控制信号SHNb和SHPa设定为低电平，将输出控制信号SLPa和SLPb设定为低电平且将输出控制信号SLNa和SLNb设定为高电平。因此，第一驱动晶体管MP1的栅极电压Vg（MP1）变为电阻设定电压VS1b，且第二驱动晶体管MN2的栅极电压Vg（MN2）变为电阻设定电压VC1b。则，第一驱动晶体管MP1和第二驱动晶体管MN2在第一驱动晶体管MP1的输出阻抗变为第四电阻值RPb且第二驱动晶体管MN2的输出阻抗变为第六电阻值RNB的状态下呈现为导通。

而且，在根据第四实施例的半导体器件4中，在输入信号的信号电平是高电平的时段内进行去加重模式下的控制时，将切换控制信号RCNb和RCPa设定为低电平，且将切换控制信号RCNa和RCPb设定为高电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）变为电阻设定电压VC2b，且可变电阻晶体管MPR的栅极电压Vg（MPR）变为电阻设定电压VC2b。在桥电阻器37中，源极和漏极之间的电阻值变为第二电阻值RMb。

另一方面，如图12中所示，在根据第四实施例的半导体器件4中，在输入信号的信号电平是低电平的时段（由图12中具有低电平输入信号的时段Tn表示的时段）内进行去加重模式下的控制时，将输出控制信号SLPb和SLNa设定为高电平，将输出控制信号SLNb和SLPa设定为低电平，将输出控制信号SHPa和SHPb设定为低电平且将输出控制信号SHNa和SHNb设定为高电平。因此，第三驱动晶体管MP3的栅极电压Vg（MP3）变为电阻设定电压VS1b，且第四驱动晶体管MN4的栅极电压Vg（MN4）变为电阻设定电压VC1b。则，第三驱动晶体管MP3和第四驱动晶体管MN4在第三驱动晶体管MP3的输出阻抗变为第四电阻值RPb且第四驱动晶体管MN4的输出阻抗变为第六电阻值RNb的状态下呈现为导通。

而且，在根据第四实施例的半导体器件4中，在输入信号的信号电平是低电平的时段内进行去加重模式下的控制时，将切换控制信号RCNb和RCPa设定为低电平，且将切换控制信号RCNa和RCPb设定为高电平。因此，可变电阻晶体管MNR的栅极电压Vg（MNR）变为电阻设定电压VS2b，且可变电阻晶体管MPR的栅极电压Vg（MPR）变为电阻设定电压VC2b。在桥电阻器37中，源极和漏极之间的电阻值变为第二电阻值RMb。

借助上述操作，在根据第四实施例的半导体器件4中，在加重模式下将差分信号的幅度设定为Vb2，这与根据第一实施例的半导体器件中的情况相同。

如上所述，在第四实施例中，与第三实施例相同，根据要被施加至第一驱动晶体管MN1至第四驱动晶体管MN4的电阻设定电压控制驱动晶体管的驱动能力。因此，与第三实施例中相同，根据第四实施例的半导体器件4与第一和第二实施例相比可减小电路面积。而且，根据第四实施例的半导体器件4与第三实施例相同，都能处理高速信号，因为可减少耦合至输出端的电路元件的数量。而且，根据第四实施例的半导体器件4可以以更高精度设定驱动器的输出阻抗以及可变电阻器的电阻值，同时与第三实施例一样减少电路元件的数量，因为通过电压控制驱动晶体管的电阻值。

在根据第四实施例的半导体器件4中，与第三实施例相同，可以不在其中插入调节器电路33。但是，在半导体器件4中，差分信号的幅度中心电压VCM被设定为电源电压的1/2，以便保持恒定幅度。

本发明不限于上述实施例或不受到上述实施例的限制，而是在不脱离本发明主题的情况下可适当进行改变。

Claims (12)

1.一种半导体器件，包括：

第一输出端和第二输出端，所述第一输出端和第二输出端与负载电阻器耦合并且输出差分信号；

可变电阻器，所述可变电阻器布置在所述第一输出端和所述第二输出端之间，并且所述可变电阻器的电阻值在加重模式下为第一电阻值并且在去加重模式下为小于所述第一电阻值的第二电阻值；

第一驱动器，所述第一驱动器布置在第一电源端和所述第一输出端之间，并且所述第一驱动器的输出阻抗在所述加重模式下为第三电阻值并且在所述去加重模式下为大于所述第三电阻值的第四电阻值；

第二驱动器，所述第二驱动器布置在第二电源端和所述第二输出端之间，并且所述第二驱动器的输出阻抗在所述加重模式下为第五电阻值并且在所述去加重模式下为大于所述第五电阻值的第六电阻值；以及

控制器，所述控制器根据输入信号控制所述第一驱动器和所述第二驱动器的导通状态，并且在所述加重模式和所述去加重模式之间切换所述第一驱动器和所述第二驱动器的输出阻抗以及所述可变电阻器的电阻值，

其中，设定所述第一电阻值和所述第二电阻值，使得作为所述第一电阻值和所述负载电阻的组合电阻的第一差分电阻值和作为所述第二电阻值和所述负载电阻的组合电阻的第二差分电阻值之间的比率对应于所述加重模式下所述差分信号的幅度和所述去加重模式下所述差分信号的幅度之间的比率，以及

其中，表示所述第三电阻值和所述第五电阻值的组合电阻的第一输出电阻值与表示所述第四电阻值和所述第六电阻值的组合电阻的第二输出电阻值之间的差被设定为对应于所述第一差分电阻值和所述第二差分电阻值之间的差的值。

2.根据权利要求1所述的半导体器件，进一步包括：

第三驱动器，所述第三驱动器布置在所述第一电源端和所述第二输出端之间，所述第三驱动器的电路构造与所述第一驱动器相同，并且被控制为与所述第一驱动器互补地处于导通状态；以及

第四驱动器，所述第四驱动器布置在所述第二电源端和所述第一输出端之间，所述第四驱动器的电路构造与所述第二驱动器相同，并且被控制为与所述第二驱动器互补地处于导通状态。

3.根据权利要求2所述的半导体器件，

其中，所述可变电阻器包括串联耦合在所述第一输出端和所述第二输出端之间的第一开关电路、第一桥电阻器、串联耦合在所述第一输出端和所述第二输出端之间的第二开关电路、以及第二桥电阻器，

其中，所述第一桥电阻器具有所述第一电阻值，并且所述第二桥电阻具有使得所述第一桥电阻和所述第二桥电阻的组合电阻变为所述第二电阻值的电阻值，

其中，控制所述第一开关电路在所述加重模式和所述去加重模式下处于导通状态，以及

其中，控制所述第二开关电路在所述加重模式下处于导通状态，并且在所述去加重模式下处于不导通状态。

4.根据权利要求2或3所述的半导体器件，

其中，所述第一驱动器包括：

第一输出设定单元，所述第一输出设定单元具有串联耦合在所述第一电源端和所述第一输出端之间的第一开关晶体管、以及第一电阻器；以及

第二输出设定单元，所述第二输出设定单元具有串联耦合在所述第一电源端和所述第一输出端之间的第二开关晶体管、以及第二电阻器，

其中，所述第一电阻器具有使得所述第一电阻器和所述第二电阻器的组合电阻变为所述第三电阻值的电阻值，

其中，所述第二电阻器具有所述第四电阻值，

其中，控制所述第一开关晶体管在所述加重模式和所述去加重模式下处于所述导通状态，

其中，控制所述第二开关晶体管在所述加重模式下处于导通状态，并且控制所述第二开关晶体管在所述去加重模式下处于不导通状态，

其中，所述第二驱动器包括：

第三输出设定单元，所述第三输出设定单元具有串联耦合在所述第二电源端和所述第一输出端之间的第三开关晶体管、以及第三电阻器；以及

第四输出设定单元，所述第四输出设定单元具有串联耦合在所述第二电源端和所述第一输出端之间的第四开关晶体管、以及第四电阻器，

其中，所述第三电阻器具有使得所述第三电阻器和所述第四电阻器的组合电阻具有所述第五电阻值的电阻值，

其中，所述第四电阻器具有所述第六电阻值，

其中，控制所述第三开关晶体管在所述加重模式和所述去加重模式下处于导通状态，以及

其中，控制所述第四开关晶体管在所述加重模式下处于导通状态，并且控制所述第四开关晶体管在所述去加重模式下处于不导通状态。

5.根据权利要求4所述的半导体器件，

其中，所述第一电阻器和所述第二电阻器由所述第一驱动器和所述第四驱动器共享，以及

其中，所述第三电阻器和所述第四电阻器由所述第二驱动器和所述第三驱动器共享。

6.根据权利要求2所述的半导体器件，

其中，所述可变电阻器包括：

可变电阻晶体管，所述可变电阻晶体管耦合在所述第一输出端和所述第二输出端之间；以及

电阻控制器，所述电阻控制器在所述加重模式下借助作为所述第一电阻值的所述可变电阻晶体管的源极和漏极之间的电阻值将第一电阻设定电压施加至所述可变电阻晶体管的栅极，并且在所述去加重模式下借助作为所述第二电阻值的所述可变电阻晶体管的源极和漏极之间的电阻值将第二电阻设定电压施加至所述可变电阻晶体管的栅极。

7.根据权利要求6所述的半导体器件，进一步包括：

控制电压发生器，所述控制电压发生器产生所述第一电阻设定电压和所述第二电阻设定电压，

其中，所述控制电压发生器包括：

第一电阻设定晶体管，向所述第一电阻设定晶体管施加第一源电流和第二源-漏电压，其中根据电阻设定晶体管的源-漏电流和源-漏电压计算的电阻值变为等于所述第一电阻值；以及

第二电阻设定晶体管，向所述第二电阻设定晶体管施加第二源电流和第二源-漏电压，其中根据电阻设定晶体管的源-漏电流和源-漏电压计算的电阻值变为等于所述第二电阻值，以及

其中，所述控制电压发生器将所述第一电阻设定晶体管的栅极电压输出作为所述第一电阻设定电压，并且将所述第二电阻设定晶体管的栅极电压输出作为所述第二电阻设定电压。

8.根据权利要求2或6所述的半导体器件，

其中，所述第一驱动器包括：

第一驱动晶体管，所述第一驱动晶体管耦合在所述第一电源端和所述第一输出端之间；以及

第一驱动状态控制器，所述第一驱动状态控制器在所述加重模式下借助作为所述第三电阻值的所述第一驱动晶体管的源极和漏极之间的电阻值将第三电阻设定电压施加至所述第一驱动晶体管的栅极，并且在所述去加重模式下借助作为第四电阻值的所述第一驱动晶体管的源极和漏极之间的电阻值将第四电阻设定电压施加至所述第一驱动晶体管的栅极，以及

其中，所述第二驱动器包括：

第二驱动晶体管，所述第二驱动晶体管耦合在所述第二电源端和所述第二输出端之间；以及

第二驱动状态控制器，所述第二驱动状态控制器在所述加重模式下借助作为所述第五电阻值的所述第二驱动晶体管的源极和漏极之间的电阻值将第五电阻设定电压施加至所述第二驱动晶体管的栅极，并且在所述去加重模式下借助作为所述第六电阻值的所述第二驱动晶体管的源极和漏极之间的电阻值将第六电阻设定电压施加至所述第二驱动晶体管的栅极。

9.根据权利要求6所述的半导体器件，进一步包括：

控制电压发生器，所述控制电压发生器产生所述第三电阻设定电压和所述第四电阻设定电压，

其中，所述控制电压发生器包括：

第三电阻设定晶体管，向所述第三电阻设定晶体管施加第三源电流和第三源-漏电压，其中根据电阻设定晶体管的源-漏电流和源-漏电压计算的电阻值变为等于所述第三电阻值；以及

第四电阻设定晶体管，向所述第四电阻设定晶体管施加第四源电流和第四源-漏电压，其中根据电阻设定晶体管的源-漏电流和源-漏电压计算的电阻值变为等于所述第四电阻值，以及

其中，所述控制电压发生器将所述第三电阻设定晶体管的栅极电压输出作为所述第三电阻设定电压，并且将所述第四电阻设定晶体管的栅极电压输出作为所述第四电阻设定电压。

10.根据权利要求8所述的半导体器件，

其中，所述第一驱动晶体管和所述第二驱动晶体管每一个都由相同导电类型的晶体管构造。

11.根据权利要求8所述的半导体器件，

其中，所述第一驱动晶体管由第一导电类型的晶体管构造，以及

其中，所述第二驱动晶体管由第二导电类型的晶体管构造。

12.一种半导体器件，包括：

第一输出端和第二输出端，所述第一输出端和第二输出端与负载电阻器耦合；

可变电阻器，所述可变电阻器布置在所述第一输出端和所述第二输出端之间；

第一驱动器，所述第一驱动器布置在第一电源端和所述第一输出端之间；

第二驱动器，所述第二驱动器布置在第二电源端和所述第二输出端之间，并且被控制为与所述第一驱动器一起处于导通状态；

第三驱动器，所述第三驱动器布置在所述第一电源端和所述第二输出端之间，并且被控制为与所述第一驱动器互补地处于导通状态；

第四驱动器，所述第四驱动器布置在所述第二电源端和所述第一输出端之间，并且被控制为与所述第三驱动器一起处于导通状态；以及

控制器，所述控制器在增加从所述第一输出端和所述第二输出端输出的差分信号的幅度的加重模式以及降低所述差分信号的幅度的去加重模式的任一模式下控制所述可变电阻器和所述第一至第四驱动器，

其中，所述第一至第四驱动器允许在任一模式下流动基本上恒定的电流，同时根据从所述加重模式到所述去加重模式的切换增加输出阻抗，以及

其中，所述可变电阻器改变其电阻值，以使得根据从所述加重模式到所述去加重模式的切换降低在所述负载电阻器中流动的电流。

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