JP2011010066A - 送信回路 - Google Patents
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Abstract
【解決手段】図Aに示す第1回路、図Bに示す第2回路からなる。第1回路の第1回路の入力回路601g〜jには第1信号601n,601qと第1プリエンファシス信号601p,601rが入力される。第2回路の入力回路602g〜jには第2信号602n,602qと第2プリエンファシス信号602p,602rが入力される。第2信号は第1信号が変化するときは変化せずに、第1信号が変化しない時は変化する。第1回路の出力回路601a,601bと第2回路の出力回路602a,602bのどちらかがプリエンファシス状態となるので、出力回路全体で流れる電流値は一定となる。
【選択図】図1
Description
請求項2の発明は、請求項1記載の送信回路において、前記第2出力回路の出力遅延が前記第1差動出力信号の出力遅延と等しくなるように調整する出力遅延調整回路を前記第2出力回路に接続したことを特徴とする。
請求項3の発明は、請求項1又は2に記載の送信回路において、前記第1出力回路は、前記一対の伝送線路に接続された第1出力端子及び第2出力端子を備え、前記第1出力端子は、第1プルアップ抵抗回路を介して所定の電源電位に接続されると共に、第1プルダウン抵抗回路を介して接地電位に接続され、前記第2出力端子は、第2プルアップ抵抗回路を介して前記電源電位に接続されると共に、第2プルダウン抵抗回路を介して前記接地電位に接続され、前記第1プルアップ抵抗回路及び第2プルアップ抵抗回路、並びに前記第1プルダウン抵抗回路及び第2プルダウン抵抗回路は、前記第1信号及び前記第1プリエンファシス信号によって抵抗値がそれぞれ変化することを特徴とする。
請求項4の発明は、請求項3記載の送信回路において、前記第1出力回路では、前記第1プルアップ抵抗回路及び第2プルアップ抵抗回路は、対応する前記第1出力端子及び第2出力端子と前記電源電位との間で、直列に接続された第1スイッチング素子と、第1抵抗とからなる複数の第1部分抵抗回路がそれぞれ並列に接続されており、前記第1プルダウン抵抗回路及び第2プルダウン抵抗回路は、対応する前記第1出力端子及び第2出力端子と前記接地電位との間で、直列に接続された第2スイッチング素子と、第2抵抗とからなる複数の第2部分抵抗回路がそれぞれ並列に接続されており、前記第1部分抵抗回路及び第2部分抵抗回路は、前記第1信号及び前記第1プリエンファシス信号に応じて対応する前記第1スイッチング素子及び第2スイッチング素子が、それぞれオン又はオフすることにより抵抗値がそれぞれ変化することを特徴とする。
請求項5の発明は、請求項1乃至3のいずれかに記載の送信回路において、前記第1出力端子は、第3プルダウン抵抗回路を介して前記第2出力端子に接続されていることを特徴とする。
請求項6の発明は、請求項5記載の送信回路において、前記第3プルダウン抵抗回路は、前記第1出力端子と前記第2出力端子との間で、直列に接続された第3スイッチング素子と、第3部分抵抗回路からなり、前記第3部分抵抗回路は、前記第1プリエンファシス信号又は前記第2プリエンファシス信号に応じてオン又はオフすることにより抵抗値が変化することを特徴とする。
請求項7の発明は、請求項1乃至6のいずれかに記載の送信回路において、前記第1信号及び第2信号は差動信号であり、前記第2信号は前記第1信号が変化しないときに変化し、前記第1信号が変化するときに変化しないことを特徴とする。
請求項8の発明は、請求項7記載の送信回路において、前記第1プリエンファシス信号は差動または単相であり、かつプリエンファシスする時に変化し、前記第2プリエンファシス信号は差動または単相であり、かつ前記第1プリエンファシス信号の反転であることを特徴とする。
請求項9の発明は、請求項8記載の送信回路において、前記第1プリエンファシス信号が変化しない場合には変化し、前記第1プリエンファシス信号が変化する場合には変化しないダミー信号が入力され、かつ前記第1入力バッファと前記第2入力バッファの一部または全体と等価な構成を持つダミー回路を備えることを特徴とする。
請求項10の発明は、請求項9記載の送信回路において、前記第1入力バッファ及び第2入力バッファはそれぞれ第1入力端子と第2入力端子と出力端子を持つマルチプレクサを有し、前記第1入力端子には第1信号又は第2信号が入力され、前記第2入力端子には電源電位又は接地電位が入力され、前記第1入力端子は第1スイッチを介して前記出力端子と接続され、前記第2入力端子は前記第1スイッチの反転信号でオンする第2スイッチを介して前記出力端子と接続され、前記第1プリエンファシス信号又は第2プリエンファシス信号によって、前記第1入力端子又は第2入力端子と前記出力端子との間が導通することを選択することを特徴とする。
請求項11の発明は、請求項2記載の送信回路において、前記出力遅延調整回路の遅延時間が可変であることを特徴とする。
請求項5及び6の発明によれば、より低消費電流の送信回路を実現可能である。
請求項8乃至10の発明によれば、請求項5及び6の発明においても出力回路の消費電流をデータパターンによらず一定にすることが可能となり、請求項5及び6の発明と比べ、より低消費電流で、データパターンによらず消費電流を一定にすることが可能な低ジッタの送信回路を実現可能である。
請求項11の発明によれば、出力遅延を調整可能であり、より低ジッタの送信回路を実現可能である。
[第1の実施形態]
図1は本発明の送信回路の第1の実施形態の回路図である。この送信回路は、図1Aに示す第1回路と、図1Bに示す第2回路とからなる。
シリアルデータ601nのHが入力回路601gに入力されると、出力回路601aの第1スイッチング素子であるpMOSトランジスタp601と第2スイッチング素子であるnMOSトランジスタn601にはLの電圧が入力され、pMOSトランジスタp601がオンし、nMOSトランジスタn601がオフし、出力端子TXPは部分抵抗rp601を介して電源電位にプルアップされる。
t601及びt603でシリアルデータ601nがHの時の等価回路は図3A及びEである。ここで、図3Aが第2回路の等価回路であり、図3Eが第1回路の等価回路である。
図4に、出力回路602a,602bに出力遅延調整回路l603,l604及びc603,c604がなく、出力端子DTXP,DTXMに直接終端抵抗re602を接続した場合の消費電流を示す。
また、第1信号(シリアルデータ601n,601q)に対して、第1信号が変化するときは変化せず、第1信号が変化しない時は変化する第2信号(シリアルデータ602n,602q)を用いることで、送信回路全体として、回路内部での充放電電流を一定にし、低ジッタの送信回路を実現することができる。
また、出力遅延調整回路(l603,l604及びc603,c604)をチップ内部に持つことで、余分な出力端子が不要となり、低面積化することができる。
図6及び7に本実施形態の送信回路の回路図を示す。ここで、図6は、送信回路を構成する第1の回路であり、図7は第2の回路である。図8にそれらの回路に入力されるデータの波形及びタイミングを示す。図8において、各データの縦軸のHは2値信号のハイレベルを示し、Lはローレベルを示す。また、各データの横軸は時間を示す。これらの図において、図1と同一の部分又は対応する部分には図1と同じ参照符号を付した。
図8に示すプリエンファシスデータ1101nがLの場合、シリアルデータ601nのHが入力回路1101hに入力されると、出力回路1101aのpMOSトランジスタp1101とnMOSトランジスタn1101にはLの電圧が入力され、pMOSトランジスタp1101がオンし、nMOSトランジスタn1101がオフし、出力端子TXPは部分抵抗rp1101を介して電源電位にプルアップされる。
t1101及びt1104でシリアルデータ601nがHの時の等価回路は図9A及びE1である。ここで、図9Aが第2回路の等価回路であり、図9Eが第1回路の等価回路である。
601c,601e,602c,602e,1101c,1101e,1102c,1102e・・・プルアップ抵抗回路、
601d,601f,602d,602f,1101d,1101f,1101g,1102g,1201d,1201f・・・プルダウン抵抗回路、
601g〜601j,602g〜602j,1101h〜1101j,1102h〜1102j,11020・・・入力回路、
601n,601q,602n,602q・・・シリアルデータ、
601p,601r,602p,602r,1101n,1102n,1103n・・・プリエンファシスデータ、
1601〜1604・・・インダクタンス、
11011〜11014・・・マルチプレクサ、
TXP,TXM,DTXP,DTXM・・・出力端子、
p601〜p608,p1101〜p1108・・・pMOSトランジスタ、
n601〜n608,n1101〜n1108・・・nMOSトランジスタ、
rp601〜rp608,rn601〜rn608,rp1101〜rp1108,rn1101〜rn1108・・・部分抵抗、
c601〜c604・・・キャパシタンス。
Claims (11)
- 出力振幅がプリエンファシス状態又は非プリエンファシス状態になる第1差動出力信号を一対の伝送線路へ送出する第1出力回路と、
2値の第1信号と、2値の第1プリエンファシス信号とが入力され、前記第1出力回路を駆動する第1バッファ信号と、第1プリエンファシスバッファ信号とを生成する第1入力バッファと
を有し、
前記第1プリエンファシス信号に応じて、前記第1差動出力信号の出力振幅がプリエンファシス状態又は非プリエンファシス状態になる送信回路であって、
出力振幅がプリエンファシス状態又は非プリエンファシス状態になる第2差動出力信号を出力し、前記第1出力回路と電源電位及び接地電位が共通で前記第1出力回路と等価な構成の第2出力回路と、
2値の第2信号と2値の第2プリエンファシス信号とが入力され、前記第2出力回路を駆動する第2バッファ信号と、第2プリエンファシスバッファ信号とを生成し、前記第1入力バッファと電源電位及び接地電位が共通で前記第1入力バッファと等価な構成の第2入力バッファと
を有するとともに、
前記第1差動出力信号の出力振幅がプリエンファシス状態のとき前記第2差動出力信号が非プリエンファシス状態となり、前記第1差動出力信号の出力振幅が非プリエンファシス状態のとき前記第2差動出力信号がプリエンファシス状態となる
ことを特徴とする送信回路。 - 請求項1記載の送信回路において、
前記第2出力回路の出力遅延が前記第1差動出力信号の出力遅延と等しくなるように調整する出力遅延調整回路を前記第2出力回路に接続したことを特徴とする送信回路。 - 請求項1又は2に記載の送信回路において、
前記第1出力回路は、前記一対の伝送線路に接続された第2出力端子及び第2出力端子を備え、
前記第1出力端子は、第1プルアップ抵抗回路を介して所定の電源電位に接続されると共に、第1プルダウン抵抗回路を介して接地電位に接続され、
前記第2出力端子は、第2プルアップ抵抗回路を介して前記電源電位に接続されると共に、第2プルダウン抵抗回路を介して前記接地電位に接続され、
前記第1プルアップ抵抗回路及び第2プルアップ抵抗回路、並びに前記第1プルダウン抵抗回路及び第2プルダウン抵抗回路は、前記第1信号及び前記第1プリエンファシス信号によって抵抗値がそれぞれ変化する
ことを特徴とする送信回路。 - 請求項3記載の送信回路において、
前記第1出力回路では、
前記第1プルアップ抵抗回路及び第2プルアップ抵抗回路は、対応する前記第1出力端子及び前記第2出力端子と前記電源電位との間で、直列に接続された第1スイッチング素子と、第1抵抗とからなる複数の第1部分抵抗回路がそれぞれ並列に接続されており、
前記第1プルダウン抵抗回路及び第2プルダウン抵抗回路は、対応する前記第1出力端子及び第2出力端子と前記接地電位との間で、直列に接続された第2スイッチング素子と、第2抵抗とからなる複数の第2部分抵抗回路がそれぞれ並列に接続されており、
前記第1部分抵抗回路及び第2部分抵抗回路は、前記第1信号及び前記第1プリエンファシス信号に応じて対応する前記第1スイッチング素子及び第2スイッチング素子が、それぞれオン又はオフすることにより抵抗値がそれぞれ変化する
ことを特徴とする送信回路。 - 請求項1乃至3のいずれかに記載の送信回路において、
前記第1出力端子は、第3プルダウン抵抗回路を介して前記第2出力端子に接続されていることを特徴とする送信回路。 - 請求項5記載の送信回路において、
前記第3プルダウン抵抗回路は、前記第1出力端子と前記第2出力端子との間で、直列に接続された第3スイッチング素子と、第3部分抵抗回路からなり、前記第3部分抵抗回路は、前記第1プリエンファシス信号または前記第2プリエンファシス信号に応じてオン又はオフすることにより抵抗値が変化することを特徴とする送信回路。 - 請求項1乃至6のいずれかに記載の送信回路において、
前記第1信号及び前記第2信号は差動信号であり、前記第2信号は前記第1信号が変化しないときに変化し、前記第1信号が変化するときに変化しないことを特徴とする送信回路。 - 請求項7記載の送信回路において、
前記第1プリエンファシス信号は差動または単相であり、かつプリエンファシスする時に変化し、前記第2プリエンファシス信号は差動または単相であり、かつ前記第1プリエンファシス信号の反転であることを特徴とする送信回路。 - 請求項8記載の送信回路において、
前記第1プリエンファシス信号が変化しない場合には変化し、前記第1プリエンファシス信号が変化する場合には変化しないダミー信号が入力され、かつ前記第1入力バッファと前記第2入力バッファの一部または全体と等価な構成を持つダミー回路を備えることを特徴とする送信回路。 - 請求項9記載の送信回路において、
前記第1入力バッファ及び第2入力バッファはそれぞれ第1入力端子と第2入力端子と出力端子を持つマルチプレクサを有し、
前記第1入力端子には第1信号又は第2信号が入力され、前記第2入力端子には電源電位又は接地電位が入力され、前記第1入力端子は第1スイッチを介して前記出力端子と接続され、前記第2入力端子は前記第1スイッチの反転信号でオンする第2スイッチを介して前記出力端子と接続され、
前記第1プリエンファシス信号又は前記第2プリエンファシス信号によって、前記第1入力端子又は前記第2入力端子と前記出力端子との間が導通することを選択することを特徴とする送信回路。 - 請求項2記載の送信回路において、
前記出力遅延調整回路の遅延時間が可変であることを特徴とする送信回路。
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