JPH02134924A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02134924A JPH02134924A JP63289276A JP28927688A JPH02134924A JP H02134924 A JPH02134924 A JP H02134924A JP 63289276 A JP63289276 A JP 63289276A JP 28927688 A JP28927688 A JP 28927688A JP H02134924 A JPH02134924 A JP H02134924A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- enable
- switching
- input terminal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＰ Ｌ １回路に用いられ、外部入力信号を
分周した分周信号と基準信号との位相を比較して位相比
較信号を出力する半導体集積回路に関するものである。
分周した分周信号と基準信号との位相を比較して位相比
較信号を出力する半導体集積回路に関するものである。
〔従来の技術］
第２図は従来のＰ］−１−回路に用いられ、外部入力信
号を分周した分周信号と基準信号との位相を比較して位
相比較信号を出ツノする半導体集積回路く以下、「Ｐし
「部」と言う。）１０を示すブロツク構成図であり、第
３図はテレビジョン受信機の受信部分の系統図である。
号を分周した分周信号と基準信号との位相を比較して位
相比較信号を出ツノする半導体集積回路く以下、「Ｐし
「部」と言う。）１０を示すブロツク構成図であり、第
３図はテレビジョン受信機の受信部分の系統図である。
第３図に示すように、ＰＬＬ回路１１は電圧制御発振器
１２、ＰＬＬ部１０及びローパスフィルタ１３より閉ル
ープを構成し、電圧制御発振器１２から出力される信号
の位相を固定し、高周波増幅回路１４の出力信号に同期
さゼている。また、ＰＬＬ部１０はコンピュータ等の外
部装置２０より指示された分周比で、電圧制御発振器１
２より得られる信号を分周した分周信号と基準信号を位
相比較して位相比較信号をローパスフィルタ１３に出力
している。なお、１５はアンテナ、１６は混合器、１７
は中間周波数増幅器である。
１２、ＰＬＬ部１０及びローパスフィルタ１３より閉ル
ープを構成し、電圧制御発振器１２から出力される信号
の位相を固定し、高周波増幅回路１４の出力信号に同期
さゼている。また、ＰＬＬ部１０はコンピュータ等の外
部装置２０より指示された分周比で、電圧制御発振器１
２より得られる信号を分周した分周信号と基準信号を位
相比較して位相比較信号をローパスフィルタ１３に出力
している。なお、１５はアンテナ、１６は混合器、１７
は中間周波数増幅器である。
ＰＬＬ部１０は第２図に示すように、６つの外部端子Ｐ
１〜Ｐ６を有している。比較信号入力端子Ｐ１はプログ
ラマブルディバイダ１に、イネーブル端子Ｐ２はデータ
ラッチ回路２に、データ入力端子Ｐ３及びクロック入力
端子Ｐ４はシフトレジスタ３に、基準信号入力端子Ｐ５
及び位相比較出力端子Ｐ６は位相比較器５に接続されて
いる。
１〜Ｐ６を有している。比較信号入力端子Ｐ１はプログ
ラマブルディバイダ１に、イネーブル端子Ｐ２はデータ
ラッチ回路２に、データ入力端子Ｐ３及びクロック入力
端子Ｐ４はシフトレジスタ３に、基準信号入力端子Ｐ５
及び位相比較出力端子Ｐ６は位相比較器５に接続されて
いる。
シフトレジスタ３はクロック入力端子Ｐ４より入力され
るクロック信号５Ｉ４１に同期して、データ入力端子Ｐ
３より１ビツトのデータ信号Ｓ３を順次取込み、シフト
させて、所定ピッｉ−のデータＤｔを格納する。このデ
ータＤ１は常にデータラッチ回路２に出力されている。
るクロック信号５Ｉ４１に同期して、データ入力端子Ｐ
３より１ビツトのデータ信号Ｓ３を順次取込み、シフト
させて、所定ピッｉ−のデータＤｔを格納する。このデ
ータＤ１は常にデータラッチ回路２に出力されている。
データラッチ回路２はイネ−ゾル端子Ｐ２より入力され
るイネーブル信号Ｓ２の立上り（あるいは立下り）エツ
ジに同期して、データ１〕１をラッチしプログラマブル
ディバイダ１に出力している。
るイネーブル信号Ｓ２の立上り（あるいは立下り）エツ
ジに同期して、データ１〕１をラッチしプログラマブル
ディバイダ１に出力している。
プログラマブルディバイダ１は、データＤ。
（値はｎとする）に基づき、比較信号入力端子Ｐ１より
入力される入力信号Ｓ１を１／ｎに分周して分周信号８
１′を位相比較器４に出力している。
入力される入力信号Ｓ１を１／ｎに分周して分周信号８
１′を位相比較器４に出力している。
位相比較器４は基準信号入力端子Ｐ５より入力される基
準信号Ｓ５と分周信号Ｓ１’ との位相差を検出して位
相比較信号Ｓ６を位相比較出力端子Ｐ６に出力している
。
準信号Ｓ５と分周信号Ｓ１’ との位相差を検出して位
相比較信号Ｓ６を位相比較出力端子Ｐ６に出力している
。
このように、ＰＬＬ部１０は、外部からの入力信号Ｓ１
をデータ信号Ｓ３に基づぎ１／ｎに分周して得られた分
周信号８１’ と基準信号Ｓ５との位相差を比較して位
相比較信号Ｓ６を外部に出力している。
をデータ信号Ｓ３に基づぎ１／ｎに分周して得られた分
周信号８１’ と基準信号Ｓ５との位相差を比較して位
相比較信号Ｓ６を外部に出力している。
従来のＰＬＬ部１０は以上のように構成されており、プ
ログラマブルディバイダ１の分周比ｎの決定のため、３
つの外部端子Ｐ２〜Ｐ４より、コンピュータ等の外部装
置２０からの３つの外部信号８２〜Ｓ４を入力する（以
下、「３端子入力力式」という。）必要があった。
ログラマブルディバイダ１の分周比ｎの決定のため、３
つの外部端子Ｐ２〜Ｐ４より、コンピュータ等の外部装
置２０からの３つの外部信号８２〜Ｓ４を入力する（以
下、「３端子入力力式」という。）必要があった。
一方、最近のＰＬＬ部１０においては、外部装置２０と
の接続に要する外部端子数減らし、コストの低減化を図
るため、分周比ｎの決定を２つの外部端子より、２つの
外部信号を入力することで行える方式（以下「２端子入
力力式」という。）が要求されている。
の接続に要する外部端子数減らし、コストの低減化を図
るため、分周比ｎの決定を２つの外部端子より、２つの
外部信号を入力することで行える方式（以下「２端子入
力力式」という。）が要求されている。
他方、３端子入力力式を用いる外部袋＠２０との互換性
を考慮すると、分周比ｎの決定方式を、３端子入力力式
から簡単に２端子入力力式に転換しにくいという問題点
があった。
を考慮すると、分周比ｎの決定方式を、３端子入力力式
から簡単に２端子入力力式に転換しにくいという問題点
があった。
この発明は上記のような問題点を解決するためになされ
たもので、旧方式の外部装置との互換性を維持しつつ、
新方式の外部装置との対応が図れるＰＬＬ回路に用いら
れる半導体集積回路を得ることを目的とする。
たもので、旧方式の外部装置との互換性を維持しつつ、
新方式の外部装置との対応が図れるＰＬＬ回路に用いら
れる半導体集積回路を得ることを目的とする。
この発明にかかる半導体集積回路は、ＰＬＬ回路に用い
られ、外部入力信号を分周した分周信号と基準信号との
位相を比較して位相比較信号を出力する回路であって、
データ入力端子と、クロック入力端子と、イネーブル端
子と、切替入力端子と、外部入力端子と、前記データ入
力端子および前記クロック入力端子より外部データ信号
およびクロック信号を取込み、第１のイネーブル信号と
内部データ信号とを生成して出力するシフトレジスタと
、前記第１のイネーブル信号と、前記イネーブル端子お
よび前記切替入力端子より得られる第２のイネーブル信
号おＪ：び切替信号とを取込み、前記切替信号に応じて
、前記第１．第２のイネプル信号のうち、一方の信号を
出力する切替回路ど、前記内部データ信号を、前記切替
回路の出力信号のタイミングでラッチし、出力するデー
タラッチ回路と、前記外部入力端子より前記外部信号を
取込み、前記データラッチ回路より出力された前記内部
データ信号に基づき、前記外部信号を分周して前記分周
信号を出力する分周器とを備えて構成されている。
られ、外部入力信号を分周した分周信号と基準信号との
位相を比較して位相比較信号を出力する回路であって、
データ入力端子と、クロック入力端子と、イネーブル端
子と、切替入力端子と、外部入力端子と、前記データ入
力端子および前記クロック入力端子より外部データ信号
およびクロック信号を取込み、第１のイネーブル信号と
内部データ信号とを生成して出力するシフトレジスタと
、前記第１のイネーブル信号と、前記イネーブル端子お
よび前記切替入力端子より得られる第２のイネーブル信
号おＪ：び切替信号とを取込み、前記切替信号に応じて
、前記第１．第２のイネプル信号のうち、一方の信号を
出力する切替回路ど、前記内部データ信号を、前記切替
回路の出力信号のタイミングでラッチし、出力するデー
タラッチ回路と、前記外部入力端子より前記外部信号を
取込み、前記データラッチ回路より出力された前記内部
データ信号に基づき、前記外部信号を分周して前記分周
信号を出力する分周器とを備えて構成されている。
〔作用］
この発明にｄ３ける切替回路は、ジノ１−レジスタより
得られる第１のイネーブル信号と、イネーブル＠ｆおよ
び切替入力端子より得られる第２のイネーブル信号およ
び切替信号とを取込み、前記切替信号に応じて、萌記第
１．第２のイネーブル信号のうち、一方の信号を出力す
るため、必要に応じて第１のイネーブル信号と第２のイ
ネーブル信号の選択が行える。
得られる第１のイネーブル信号と、イネーブル＠ｆおよ
び切替入力端子より得られる第２のイネーブル信号およ
び切替信号とを取込み、前記切替信号に応じて、萌記第
１．第２のイネーブル信号のうち、一方の信号を出力す
るため、必要に応じて第１のイネーブル信号と第２のイ
ネーブル信号の選択が行える。
〔実施例］
第１図はこの発明の一実施例であるＰＬＬ部１０を示す
ブロック構成図である。同図に示すように、セレクター
５および切替入力端子Ｐ７が新たに設りられている。
ブロック構成図である。同図に示すように、セレクター
５および切替入力端子Ｐ７が新たに設りられている。
また、シフミルレジスタ３′は従来同様、データ信号Ｓ
３及びクロック信号Ｓ４を取込み、データラッチ回路２
にデータＤｔを出力するとともに、新たにイネーブル信
号８２’ をセレクター５に出力している。このイネー
ブル信号Ｓ２’ はイネプル信号Ｓ２と同一の性質をも
つ信号であり、その生成方法としては、例えばクロック
信号Ｓ４の立下りエツジ検出時にお［プるデータ信号Ｓ
３の値に応じて活性、非活性を決定する方法が考えられ
る。なお、この場合、クロック信号Ｓ４の立１−リエッ
ジ検出時に、データ信号Ｓ３を読込むことになる。
３及びクロック信号Ｓ４を取込み、データラッチ回路２
にデータＤｔを出力するとともに、新たにイネーブル信
号８２’ をセレクター５に出力している。このイネー
ブル信号Ｓ２’ はイネプル信号Ｓ２と同一の性質をも
つ信号であり、その生成方法としては、例えばクロック
信号Ｓ４の立下りエツジ検出時にお［プるデータ信号Ｓ
３の値に応じて活性、非活性を決定する方法が考えられ
る。なお、この場合、クロック信号Ｓ４の立１−リエッ
ジ検出時に、データ信号Ｓ３を読込むことになる。
セレクター５は前述したイネーブル信号Ｓ２’の他にイ
ネーブル端子Ｐ２よりイネーブル信号＄２を、切替信号
入力端子Ｐ７より切替信号Ｓ７をそれぞれ取込んでいる
。そして切替信号Ｓ７に応じて、イネーブル信号Ｓ２．
Ｓ２’のうち、一方のイネーブル信号を選択しデータラ
ッチ回路２に出力している。なお仙の構成は従来と同様
であるため、説明は省略する。
ネーブル端子Ｐ２よりイネーブル信号＄２を、切替信号
入力端子Ｐ７より切替信号Ｓ７をそれぞれ取込んでいる
。そして切替信号Ｓ７に応じて、イネーブル信号Ｓ２．
Ｓ２’のうち、一方のイネーブル信号を選択しデータラ
ッチ回路２に出力している。なお仙の構成は従来と同様
であるため、説明は省略する。
このにうな構成において、セレクター５にイネーブル端
子Ｐ２から得られるイネーブル信号Ｓ２を選択させるよ
うに、切替信号Ｓ７を設定するど、分周比ｎの決定方式
として従来同様の３端子入力方式が行える。
子Ｐ２から得られるイネーブル信号Ｓ２を選択させるよ
うに、切替信号Ｓ７を設定するど、分周比ｎの決定方式
として従来同様の３端子入力方式が行える。
一方、セレクター５にイネーブル信号８２’を選択させ
るように、切替信号＄７を設定すると、シフトレジスタ
３′より生成されるイネーブル信号Ｓ２’ がデータラ
ッチ回路２に入力される。その結果、データラッチ回路
２はイネーブル信号Ｓ２′の立上り（あるいは立下り）
エツジに同期して、データＤ１をラッチしプログラマブ
ルディバイダ１に出力する。したがって、データ入力端
−ｆＰ３およびクロック入力端子［〕４より入力される
データ信号Ｓ３およびクロック信号Ｓ４の２つの外部信
号によりプログラマブルディバイダ１の分周比ｎを決定
することになる。
るように、切替信号＄７を設定すると、シフトレジスタ
３′より生成されるイネーブル信号Ｓ２’ がデータラ
ッチ回路２に入力される。その結果、データラッチ回路
２はイネーブル信号Ｓ２′の立上り（あるいは立下り）
エツジに同期して、データＤ１をラッチしプログラマブ
ルディバイダ１に出力する。したがって、データ入力端
−ｆＰ３およびクロック入力端子［〕４より入力される
データ信号Ｓ３およびクロック信号Ｓ４の２つの外部信
号によりプログラマブルディバイダ１の分周比ｎを決定
することになる。
つまり、分局比ｎの決定方式として２端子入力方式が実
現し、外部からイネーブル信号Ｓ２をイネーブル端子Ｐ
２に入力づる必要性がなくなる。
現し、外部からイネーブル信号Ｓ２をイネーブル端子Ｐ
２に入力づる必要性がなくなる。
その結果、プログラマブルディバイダ１の分周比ｎの決
定に必要なコンピュータ等の外部装置と接続に用いるＰ
ＬＬ部１０の外部端子数は従来の「３」から「２」と減
るため、その分、外部装置とＰＬＬ部１０の外部端子と
の接続に要覆るコストの低減化が図れる。
定に必要なコンピュータ等の外部装置と接続に用いるＰ
ＬＬ部１０の外部端子数は従来の「３」から「２」と減
るため、その分、外部装置とＰＬＬ部１０の外部端子と
の接続に要覆るコストの低減化が図れる。
なお、切替信号８７を電源レベルあるいは接地レベルに
固定すること等で簡単に分周比ｎの決定方式の選択が行
えるため、切替信号入力端子Ｐ７を外部装置に接続する
必要はない。また、他の動作は従来と同様であるため説
明は省略づる。。
固定すること等で簡単に分周比ｎの決定方式の選択が行
えるため、切替信号入力端子Ｐ７を外部装置に接続する
必要はない。また、他の動作は従来と同様であるため説
明は省略づる。。
このように、分周比ｎの決定方式として３端了入ツノ方
式と２端子入力方式との選択を、切替信号Ｓ７の設定に
より、必要に応じ行えるため、従来方式との互換性を維
持しつつ、新方式への対応が可能となる。
式と２端子入力方式との選択を、切替信号Ｓ７の設定に
より、必要に応じ行えるため、従来方式との互換性を維
持しつつ、新方式への対応が可能となる。
以上説明したように、この発明にＪ：れば、切替回路に
より、シフトレジスタより得られる第１のイネーブル信
号と、イネーブル端子および切替入力端子より得られる
第２のイネーブル信号および切替信号とを取込み、前記
切替信号に応じて、前記第１．第２のイネーブル信号の
うち、一方の信号を出力するため、必要に応じて第１の
イネーブル信号と第２のイネーブル信号の選択が行える
。
より、シフトレジスタより得られる第１のイネーブル信
号と、イネーブル端子および切替入力端子より得られる
第２のイネーブル信号および切替信号とを取込み、前記
切替信号に応じて、前記第１．第２のイネーブル信号の
うち、一方の信号を出力するため、必要に応じて第１の
イネーブル信号と第２のイネーブル信号の選択が行える
。
その結果、旧方式の外部装置との互換性を維持しつつ、
新方式の外部装置との対応が図れる効果がある。
新方式の外部装置との対応が図れる効果がある。
第１図はこの発明の一実施例である半導体集積回路を示
すブロック構成図、第２図は従来の半導体集積回路を示
すブロック構成図、第３図はテレビジョン受信機の受信
部分の系統図である。 図において、１はプログラマブルディバイダ、２はデー
タラッチ回路、３，３′はシフトレジスタ、４は位相比
較器、５はセレクター、Ｐ２はイネーブル入力端子、Ｐ
３はデータ入力端子、Ｐ４はクロック入力端子、Ｐ７は
切替信号入力端子、Ｓ２．Ｓ２’ はイネーブル信号、
Ｓ３はデータ信号、Ｓ４はクロック信号、Ｓ７は切替信
号である。 なお、各図中同一符号は同一または相当部分をボす。
すブロック構成図、第２図は従来の半導体集積回路を示
すブロック構成図、第３図はテレビジョン受信機の受信
部分の系統図である。 図において、１はプログラマブルディバイダ、２はデー
タラッチ回路、３，３′はシフトレジスタ、４は位相比
較器、５はセレクター、Ｐ２はイネーブル入力端子、Ｐ
３はデータ入力端子、Ｐ４はクロック入力端子、Ｐ７は
切替信号入力端子、Ｓ２．Ｓ２’ はイネーブル信号、
Ｓ３はデータ信号、Ｓ４はクロック信号、Ｓ７は切替信
号である。 なお、各図中同一符号は同一または相当部分をボす。
Claims (1)
- （１）ＰＬＬ回路に用いられ、外部入力信号を分周した
分周信号と基準信号との位相を比較して位相比較信号を
出力する半導体集積回路であつて、データ入力端子と、 クロック入力端子と、 イネーブル端子と、 切替入力端子と、 外部入力端子と、 前記データ入力端子および前記クロック入力端子より外
部データ信号およびクロック信号を取込み、第１のイネ
ーブル信号と内部データ信号とを生成して出力するシフ
トレジスタと、 前記第１のイネーブル信号と、前記イネーブル端子およ
び前記切替入力端子より得られる第２のイネーブル信号
および切替信号とを取込み、前記切替信号に応じて、前
記第１、第２のイネーブル信号のうち、一方の信号を出
力する切替回路と、前記内部データ信号を、前記切替回
路の出力信号のタイミングでラッチし、出力するデータ
ラッチ回路と、 前記外部入力端子より前記外部入力信号を取込み、前記
データラッチ回路より出力された前記内部データ信号に
基づき、前記外部入力信号を分周して前記分周信号を出
力する分周器とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289276A JPH0787367B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289276A JPH0787367B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134924A true JPH02134924A (ja) | 1990-05-23 |
| JPH0787367B2 JPH0787367B2 (ja) | 1995-09-20 |
Family
ID=17741071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289276A Expired - Fee Related JPH0787367B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787367B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037813A (en) * | 1997-01-20 | 2000-03-14 | Fujitsu Limited | Semiconductor device capable of selecting operation mode based on clock frequency |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139138U (ja) * | 1986-02-21 | 1987-09-02 |
-
1988
- 1988-11-15 JP JP63289276A patent/JPH0787367B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139138U (ja) * | 1986-02-21 | 1987-09-02 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037813A (en) * | 1997-01-20 | 2000-03-14 | Fujitsu Limited | Semiconductor device capable of selecting operation mode based on clock frequency |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787367B2 (ja) | 1995-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6259293B1 (en) | Delay circuitry, clock generating circuitry, and phase synchronization circuitry | |
| US6441667B1 (en) | Multiphase clock generator | |
| US5008629A (en) | Frequency synthesizer | |
| JP2001007698A (ja) | データｐｌｌ回路 | |
| JPH08223037A (ja) | 周波数シンセサイザ | |
| KR0138220B1 (ko) | 위상동기루프회로의 클럭지연보상 및 듀티제어 장치 | |
| US6115769A (en) | Method and apparatus for providing precise circuit delays | |
| US7157953B1 (en) | Circuit for and method of employing a clock signal | |
| JPH09102739A (ja) | Ｐｌｌ回路 | |
| JPH02134924A (ja) | 半導体集積回路 | |
| US7656987B2 (en) | Phase generator for introducing phase shift in a signal | |
| JPH10322200A (ja) | 位相ロック検出回路 | |
| JP2877185B2 (ja) | クロック発生器 | |
| JP2827389B2 (ja) | Ｐｌｌ用半導体集積回路 | |
| JPH05259900A (ja) | 位相変調回路 | |
| JP2575221B2 (ja) | Ｐｌｌ回路 | |
| JP2697322B2 (ja) | 位相同期回路 | |
| JP2976723B2 (ja) | 半導体装置 | |
| JPS63287113A (ja) | 位相同期ル−プ用集積回路 | |
| JP2525138B2 (ja) | 書込み補償回路 | |
| JPH0583128A (ja) | Ｐｌｌ半導体集積回路装置 | |
| JPH03110923A (ja) | 半導体集積回路 | |
| JPH02250429A (ja) | 位相同期式発振装置 | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH0541664A (ja) | 周波数シンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |