JPH0583128A - Ｐｌｌ半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【構成】 分周比設定用データの中に切替制御用のビッ
トを設け、シフトレジスタ内にカウンタを設けること
で、従来の外部制御端子を削減し、また、切替回路の構
成方法を変更することにより外部出力端子の共用化を行
う。 【効果】 外部端子を削減することによりパッケージの
小型化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＰＬＬ半導体集積回路
装置に関し、特に外部入力信号を分周した第１の分周信
号と基準信号発振回路により発生した信号を分周した第
２の分周信号との位相差を比較して位相比較信号を出力
するＰＬＬ半導体集積回路装置に関するものである。

【０００２】

【従来の技術】図２は従来のＰＬＬ(phase lockd loop)
半導体集積回路装置の回路構成を示したブロック図であ
り、図において、１はプログラマブルディバイダ、２は
データラッチ回路、３はシフトレジスタ、４は基準信号
発振回路、５は基準信号プログラマブルディバイダ、６
はプログラマブルディバイダ１および基準信号プログラ
マブルディバイダ５より出力される２つの分周信号の位
相を比較する位相比較器、７はロック検出回路、８，
９，１０は切替回路である。

【０００３】２１〜３２は外部端子である。２１はプロ
グラマブルディバイダ１に接続された外部入力信号入力
端子、２２はデータラッチ回路２及びシフトレジスタ３
に接続されたイネーブル端子、２３はクロック信号が入
力されるクロック入力端子、２４はクロック入力端子２
３とともにシフトレジスタ３に接続され、分周比設定用
データが入力されるデータ入力端子、２５，２６は基準
信号発振回路４に接続された水晶振動子接続端子であ
る。

【０００４】２７は位相比較器６に接続された位相比較
信号出力端子、２８はロック検出回路７に接続されたロ
ック検出出力端子、２９はプログラマブルディバイダ１
に接続された切替回路８に接続されたテスト用プログラ
マブルディバイダ出力端子、３０は基準信号プログラマ
ブルディバイダ５に接続された切替回路９に接続された
テスト用基準信号プログラマブルディバイダ出力端子で
ある。

【０００５】３１は切替回路８及び切替回路９に接続さ
れたテストモード切替制御端子、３２はデータ転送制御
端子であり、データラッチ回路２から出力されたデータ
を、プログラマブルディバイダ１または基準信号プログ
ラマブルディバイダ５のどちらか一方に転送するために
設けられた切替回路１０にその制御信号を送る。

【０００６】データラッチ回路２はシフトレジスタ３
に、基準信号発振回路４は基準信号プログラマブルディ
バイダ５に、切替回路８及び切替回路９は位相比較器６
にそれぞれ接続されている。また、位相比較器６の出力
は、ロック検出出力端子に接続されたロック検出回路７
と位相比較信号出力端子２７とに接続されている。

【０００７】次に動作について説明する。まず、イネー
ブル端子２２の入力が“Ｈ”で、クロック入力端子２３
より入力されるクロック信号のクロックが立下る時、分
周比設定用データがデータ入力端子２４より入力され、
シフトレジスタ３に読み込まれる。シフトレジスタ３に
読み込まれた分周比設定データは、シフトレジスタ３か
らデータラッチ回路２に転送される。

【０００８】次に、イネーブル端子２２の入力が“Ｈ”
から“Ｌ”に立下る時、この立下りエッジによりデータ
ラッチ回路２に転送されていた分周比設定用データは、
切替回路１０を通り、プログラマブルディバイダ１、も
しくは基準信号プログラマブルディバイダ５に転送され
る。このとき切替回路１０は、データ転送制御端子３２
より入力された切替制御信号により、分周比設定用デー
タをプログラマブルディバイダ１、もしくは基準信号プ
ログラマブルディバイダ５のいずれのプログラマブルデ
ィバイダに転送するかを決定する。

【０００９】この切替回路１０より転送されたデータを
受けてプログラマブルディバイダ１及び基準信号プログ
ラマブルディバイダ５での分周比が決定される。

【００１０】外部入力信号入力端子２１から入力された
外部入力信号は、プログラマブルディバイダ１に入力さ
れ、切替回路１０により設定された分周比で分周され、
切替回路８に入力される。

【００１１】また、水晶振動子接続端子２５，２６に接
続された外部水晶振動子は、水晶振動子接続端子２５，
２６に接続する容量と、基準信号発振回路４により基準
信号を発生し、この基準信号は基準信号プログラマブル
ディバイダ５に入力され、そこで、切替回路１０により
設定された分周比で分周され、切替回路９に入力され
る。

【００１２】ここで、切替回路８，９の出力制御は、テ
ストモード切替制御端子３１により行われる。

【００１３】テストモード切替制御端子３１が“Ｈ”の
とき、切替回路８，９に入力された分周信号は、テスト
用プログラマブルディバイダ出力端子２９及びテスト用
基準信号プログラマブルディバイダ出力端子３０にそれ
ぞれ出力される。

【００１４】また、テストモード切替制御端子３１が
“Ｌ”のとき、切替回路８，９に入力された分周信号
は、ともに位相比較器６に出力される。この位相比較器
６に出力されたそれぞれの分周信号は、位相比較器６に
より位相比較され、その位相差が位相比較信号出力端子
２７に出力される。

【００１５】なお、この位相比較器６にはロック検出回
路７が接続されているが、この回路はＰＬＬ回路がロッ
クしたか否かを検出するための回路で、位相差がある範
囲以内になった時、ロックしたと判定する回路である。
例えば、切替回路８及び９より出力された分周信号の位
相差が、ある範囲以内になった時、ロック検出出力端子
２８の出力は“Ｌ”となる。その位相差がある範囲以上
であれば、“Ｈ”が出力される。

【００１６】テスト用プログラマブルディバイダ出力端
子２９及びテスト用基準信号プログラマブルディバイダ
出力端子３０は、集積回路の故障検出のためのテストを
実施する時に用いられるが、これらの端子は集積回路が
大規模化すればするほど、故障検出のため、必要不可欠
なものとなってきている。

【００１７】また、切替回路１０はデータラッチ回路２
より出力される分周比設定用データの転送先を切り替え
ている。ここで、分周比設定用データを一度にまとめて
プログラマブルディバイダ１及び基準信号プログラマブ
ルディバイダ５に転送することも考えられるが、このよ
うにすると、データラッチ回路２より転送されるデータ
が長くなり、ＰＬＬ回路がロックするまでの時間が長く
なる。また、プログラマブルディバイダ１のみのデータ
を変更したい場合も、両方の分周比設定データを転送し
なければならないこととなる。従って、上記のような不
都合を防ぐためには、切替回路１０も不可欠である。

【００１８】

【発明が解決しようとする課題】従来のＰＬＬ半導体集
積回路装置は上記のように構成されているので、集積回
路の故障検出のためのテスト用の端子２端子，テストモ
ード切替制御端子１端子，データ転送制御用端子１端子
の計４端子は不可欠で、これらを外部端子として設けな
ければなないため、装置が大型化するという問題点があ
った。

【００１９】この発明は上記のような問題点を解消する
ためになされたもので、外部端子を削減することによ
り、ＰＬＬ半導体集積回路装置の小型化を図ることを目
的とする。

【００２０】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、データラッチ回路から出力される分周比
設定用データに制御用のビットを設けることで、外部制
御端子の切替動作を行わせ、またテスト用の信号出力端
子をＰＬＬ動作に必要な外部出力端子と共用化し、さら
にシフトレジスタ内にカウンタを備えたものである。

【００２１】

【作用】この発明における半導体集積回路装置は、従
来、外部端子より出力される制御信号を分周比設定用デ
ータ、あるいは、カウンタで制御するようにし、また、
外部出力端子を共用化するようにしたので、外部端子を
削減することができ、装置の小型化が可能となる。

【００２２】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるＰＬＬ半導体集
積回路装置の回路構成を示したブロック図であり、図に
おいて、図２と同一符号は同じもの、もしくは相当品を
示す。データラッチ回路２と切替回路８，９，１０とは
制御信号で接続されている。

【００２３】次に動作について説明する。データ入力端
子２４より入力された分周比設定用データは、シフトレ
ジスタ３に入力され、データラッチ回路２に転送され、
切替回路１０によりプログラマブルディバイダ１または
基準信号プログラマブルディバイダ５に転送される。

【００２４】従来例では、この転送データは、プログラ
マブルディバイダ１及び基準信号プログラマブルディバ
イダ５のビット数により、その長さが決定されており、
例えばプログラマブルディバイダ１が１５ビットで構成
されていれば、１５ビット分の分周比設定用データがシ
フトレジスタ３に入力され、データラッチ回路２及び切
替回路１０を経由し、プログラマブルディバイダ１に入
力されていた。

【００２５】従来例ではこの際の切替回路１０の切替制
御をデータ転送制御端子３２で行っていたが、本実施例
では、この切替制御信号を分周比設定用データに１ビッ
ト付加し、そのデータで切替回路１０の制御を行う構成
とした。この１ビット付加された分周比設定用データ
は、“Ｈ”もしくは“Ｌ”といった信号であり、従来の
データ転送制御端子３２で行っていたレベルと同一であ
る。

【００２６】また、従来テスト用モード切替制御端子３
１を用いて行っていた切替回路８，９の出力制御も、上
記と同様に、分周比設定用データに付加した１ビットで
制御するようにしたので、ここでも外部制御端子の削減
を図ることができる。

【００２７】さらに、従来テスト用の分周信号を出力し
ていたテスト用端子２９，３０は、図１のように切替回
路８，９を構成することで、それぞれの出力を出力する
端子を、位相比較信号出力端子２７及びロック検出出力
端子２８と共用することが可能である。つまり、分周比
設定用のデータに付加された１ビットを、テストモード
切替制御信号として用いることにより、テストモード時
には切替回路８，９はテスト用分周信号の方を、また、
テストモードではない時には、位相比較信号およびロッ
ク検出信号を、それぞれ位相比較信号出力端子２７およ
びロック検出出力端子２８より出力するようになる。

【００２８】また、さらに外部端子を削減するために、
シフトレジスタ３内に、例えばカウンタ回路を内蔵し、
必要なビット数がシフトレジスタ３に入力された際に、
従来イネーブル端子２２が行っていた“Ｈ”から“Ｌ”
への立下りエッジを発生させる。この立下りエッジによ
りデータラッチ回路２に蓄えられた分周比設定データは
切替回路１０を経て、いずれか一方のプログラマブルデ
ィバイダに転送され、従来と同一の動作を行うことが可
能であり、ここでも外部端子の削減を図ることができ
る。

【００２９】

【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、データラッチ回路から出力される
分周比設定用データに、データ転送制御信号およびテス
トモード切替制御信号を設けることで、外部制御端子の
切替動作を行わせ、またテスト用の信号出力端子を外部
出力端子と共用化し、さらに、シフトレジスタ内にカウ
ンタ回路を設けたことにより、外部端子を削減すること
ができ、半導体集積回路装置を内蔵するためのパッケー
ジの小型化を図ることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＰＬＬ半導体集積回
路の装置回路構成を示したブロック図である。

【図２】従来のＰＬＬ半導体集積回路装置の回路構成を
示したブロック図である。

【符号の説明】

１ プログラマブルディバイダ ２ データラッチ回路 ３ シフトレジスタ ４ 基準信号発振回路 ５ 基準信号プログラマブルディバイダ ６ 位相比較器 ７ ロック検出回路 ８ 切替回路 ９ 切替回路 １０ 切替回路 ２１ 外部入力信号入力端子 ２２ イネーブル端子 ２３ クロック入力端子 ２４ データ入力端子 ２５ 水晶振動子接続端子 ２６ 水晶振動子接続端子 ２７ 位相比較信号出力端子 ２８ ロック検出出力端子 ２９ テスト用プログラマブルディバイダ出力端子 ３０ テスト用基準信号プログラマブルディバイダ ３１ テストモード切替制御端子 ３２ データ転送制御端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部入力信号を分周する第１の可変分周
   器より出力される第１の分周信号の位相と、 基準信号を分周する第２の可変分周器より出力される第
   ２の分周信号の位相とを比較する位相比較器を備えたＰ
   ＬＬ半導体集積回路装置において、 分周比設定用データが入力されるシフトレジスタと、 前記シフトレジスタから出力された分周比設定用データ
   を蓄えるデータラッチ回路と、 前記データラッチ回路より出力された分周比設定用デー
   タを、第１の可変分周器あるいは第２の分周器のいずれ
   かに転送する第１の切替回路と、 前記位相比較器より得た位相差よりロックの可否を検出
   するロック検出回路と、 前記第１の分周信号と位相比較器の出力とが入力される
   第２の切替回路と、 前記第２の分周信号とロック検出回路の出力とが入力さ
   れる第３の切替回路とを備えたことを特徴とするＰＬＬ
   半導体集積回路装置。
2. 【請求項２】 請求項１記載のＰＬＬ半導体集積回路装
   置において、 テストモード切替制御と、前記第１の切替回路の制御と
   を行う制御信号は、前記分周比設定用データに内蔵され
   ていることを特徴とするＰＬＬ半導体集積回路装置。
3. 【請求項３】 請求項１記載のＰＬＬ半導体集積回路装
   置において、 前記シフトレジスタ内にカウンタ回路を内蔵しているこ
   とを特徴とするＰＬＬ半導体集積回路装置。