JPS63287113A - 位相同期ル−プ用集積回路 - Google Patents
位相同期ル−プ用集積回路Info
- Publication number
- JPS63287113A JPS63287113A JP62123251A JP12325187A JPS63287113A JP S63287113 A JPS63287113 A JP S63287113A JP 62123251 A JP62123251 A JP 62123251A JP 12325187 A JP12325187 A JP 12325187A JP S63287113 A JPS63287113 A JP S63287113A
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- JP
- Japan
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- frequency
- output
- frequency divider
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- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 230000010355 oscillation Effects 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数シンセサイザに用いられる位相同期ルー
プ（ＰＬＬ）部分を集積化した集積回路に関する。
プ（ＰＬＬ）部分を集積化した集積回路に関する。
従来、この種の周波数シンセサイザ用ＰＬＬＩＣは、外
部より可変分周器ヘデータを入力するために、機械的ス
イッチやマイクロコンピュータによってデータを与える
よう構成されている。この機械的スイッチの対応として
はデータが並列に直列に入力され、マイクロコンピュー
タ対、応としてはシリアルにＩＣ内のシフトレジスタに
入力され、パラレルデータに変更されていた。
部より可変分周器ヘデータを入力するために、機械的ス
イッチやマイクロコンピュータによってデータを与える
よう構成されている。この機械的スイッチの対応として
はデータが並列に直列に入力され、マイクロコンピュー
タ対、応としてはシリアルにＩＣ内のシフトレジスタに
入力され、パラレルデータに変更されていた。
この従来のＰＬＬ・ＩＣは可変分周器のデータが固定で
よい使い方の場合にデータを入れるのに次の様な欠点が
ある。すなわち、パラレル入力の場合は、データ数に応
じた端子数が必要でＩＣのピン数が増加してしまう。ま
た、シリアル入力の場合は、電源投入時に毎回データを
入力してやる必要がありマイクロコンピュータにとって
負担となっている。
よい使い方の場合にデータを入れるのに次の様な欠点が
ある。すなわち、パラレル入力の場合は、データ数に応
じた端子数が必要でＩＣのピン数が増加してしまう。ま
た、シリアル入力の場合は、電源投入時に毎回データを
入力してやる必要がありマイクロコンピュータにとって
負担となっている。
本発明の目的は、このような問題を解決し、可変分周器
へのデータを与えるプログラマブルリードオンメモリ（
ＰＲＯＭ）を内蔵することにより分周比を変更する必要
のない周波数シンセサイザ用集積回路を提供することに
ある。
へのデータを与えるプログラマブルリードオンメモリ（
ＰＲＯＭ）を内蔵することにより分周比を変更する必要
のない周波数シンセサイザ用集積回路を提供することに
ある。
本発明の構成は、基準周波数発振回路と、この発振回路
の出力を分周する基準分周回路と、所定入力周波数を制
御信号によって可変する可変分周回路と、これら各分周
回路の出力を位相比較する位相検波回路とを含む位相同
期ループ用集積回路において、前記可変分周回路が、書
込み・読出しを所定制御入力により制御するコントロー
ラと、このコントローラの出力により予め記憶した所定
設定値を出力するプログラマブルリードオンメモリとに
より制御されるようにしたことを特徴とする。
の出力を分周する基準分周回路と、所定入力周波数を制
御信号によって可変する可変分周回路と、これら各分周
回路の出力を位相比較する位相検波回路とを含む位相同
期ループ用集積回路において、前記可変分周回路が、書
込み・読出しを所定制御入力により制御するコントロー
ラと、このコントローラの出力により予め記憶した所定
設定値を出力するプログラマブルリードオンメモリとに
より制御されるようにしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の位相同期ループ（ＰＬＬ）
用集積回路のブロック図である。水晶発振子接続端子１
に接続された水晶発振子により基準周波数発振器で発生
された周波数は、基準分周器３で２分周され基準周波数
として位相検波器１０に与えられる。一方、外部の電圧
制御発振器（ＶＣＯ）からの出力が、入力端子４より入
力され入力アンプ５により増幅されて可変分周器６に入
力される。この分周出力は位相検波器１ｏに供給され、
基準周波数との間で周波数・位相検波される。その検波
出力は誤差出力端子１１に出力され、外部でローパスフ
ィルタを通してＶＣＯへ与えられ周波数を制御するよう
にして、位相同期ループが構成される。
用集積回路のブロック図である。水晶発振子接続端子１
に接続された水晶発振子により基準周波数発振器で発生
された周波数は、基準分周器３で２分周され基準周波数
として位相検波器１０に与えられる。一方、外部の電圧
制御発振器（ＶＣＯ）からの出力が、入力端子４より入
力され入力アンプ５により増幅されて可変分周器６に入
力される。この分周出力は位相検波器１ｏに供給され、
基準周波数との間で周波数・位相検波される。その検波
出力は誤差出力端子１１に出力され、外部でローパスフ
ィルタを通してＶＣＯへ与えられ周波数を制御するよう
にして、位相同期ループが構成される。
プログラマブルＲＯＭ （ＰＲＯＭ）７は、コノ出力デ
ータによって可変分周器６の分周比を決定する。このＰ
ＲＯＭ７へのデータ書込み及び書込みデータをチェック
は制御端子９に接続された書込み・読み出しコントロー
ラ８により行なわれる。
ータによって可変分周器６の分周比を決定する。このＰ
ＲＯＭ７へのデータ書込み及び書込みデータをチェック
は制御端子９に接続された書込み・読み出しコントロー
ラ８により行なわれる。
第２図は本実施例のＰＬＬＩＣを使用した受信機の一例
のブロック図である。
のブロック図である。
アンテナ２１から入力された受信信号は、高周波増幅器
２２より増幅され、ミキサ２３で第１局部発振器２４の
出力と混合される。この局部発振器２４の周波数は受信
周波数よりも高い中間周波数に変換することにより広い
受信周波数を得るための周波数が選ばれ、第１のＰＬＬ
ＩＣ２０とローパスフィルタ２５により制御されている
。受信周波数を決定するデータは、マイクロコンピュー
タによるコントローラ２６から供給される。
２２より増幅され、ミキサ２３で第１局部発振器２４の
出力と混合される。この局部発振器２４の周波数は受信
周波数よりも高い中間周波数に変換することにより広い
受信周波数を得るための周波数が選ばれ、第１のＰＬＬ
ＩＣ２０とローパスフィルタ２５により制御されている
。受信周波数を決定するデータは、マイクロコンピュー
タによるコントローラ２６から供給される。
ミキサ２３の出力は、バンドパスフィルタ２７により目
的周波数のみが取出され、ミキサ２８により第２局部発
振器２４′の出力と混合され選択度のとりやすいように
低い中間周波数に変換され、中間周波増幅器２９で増幅
され、検波器３０で検波される。第２局部発振器２４′
はＰＬＬＩＣ２０’とローパスフィルタ２５′により制
御される。
的周波数のみが取出され、ミキサ２８により第２局部発
振器２４′の出力と混合され選択度のとりやすいように
低い中間周波数に変換され、中間周波増幅器２９で増幅
され、検波器３０で検波される。第２局部発振器２４′
はＰＬＬＩＣ２０’とローパスフィルタ２５′により制
御される。
この周波数の一例としては、アンテナ入力が２ＯＭ Ｈ
ｚ 〜５００ Ｍ Ｈｚのとき、第１局部発振周波数を
６２０ＭＨｚ 〜Ｉ ＬＯＯＭＨｚとすれば、周波数の
最大・最小の比が２以下となり、発振器として実現は容
易である。また、第２局部発振周波数を６１０．７ＭＨ
ｚの固定とすると、中間周波数は１０．７ＭＨｚとなり
、容易に増幅検波が可能である。ＰＬＬＩＣ２０’は扱
う周波数が固定であり、ＩＣの内部でデータか固定され
ておればコントローラ（２６）などからデータを送る必
要がない。
ｚ 〜５００ Ｍ Ｈｚのとき、第１局部発振周波数を
６２０ＭＨｚ 〜Ｉ ＬＯＯＭＨｚとすれば、周波数の
最大・最小の比が２以下となり、発振器として実現は容
易である。また、第２局部発振周波数を６１０．７ＭＨ
ｚの固定とすると、中間周波数は１０．７ＭＨｚとなり
、容易に増幅検波が可能である。ＰＬＬＩＣ２０’は扱
う周波数が固定であり、ＩＣの内部でデータか固定され
ておればコントローラ（２６）などからデータを送る必
要がない。
以上説明したように本発明は、ＦＲＯＭをＰＬＬＩＣ内
に設けることにより、扱う周波数が固定のＰＬＬＩＣの
使い方では、マイクロコンピュータで構成されるコント
ローラからデータを送る手間をはふくことが出来、かつ
パラレルデータ入力のＰＬＬＩＣに比べ少いピン数であ
るに、もかかわらず、多種類の周波数に対して１種類の
ＰＬＬ ＩＣを準備しておくだけでよく、回路構成がき
わめて容易になるという効果がある。
に設けることにより、扱う周波数が固定のＰＬＬＩＣの
使い方では、マイクロコンピュータで構成されるコント
ローラからデータを送る手間をはふくことが出来、かつ
パラレルデータ入力のＰＬＬＩＣに比べ少いピン数であ
るに、もかかわらず、多種類の周波数に対して１種類の
ＰＬＬ ＩＣを準備しておくだけでよく、回路構成がき
わめて容易になるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例を使用した受信機のブロック図である。 １・・・水晶発振子接続端子、２・・・基準発振器、３
・・・基準分周器、４・・・分周入力端子、５・・・入
力アンプ、６・・・可変分周器、７・・・プログラマブ
ルＲＯＭ、８・・・Ｒ／Ｗコントトーラ、９・・・制御
入力端子、１０・・・位相検波器、１１．３１・・・出
力端子、２０．２０’・・・ＰＬＬＩＣ１２１・・・ア
ンテナ、２２・・・高周波増幅器、２３．２８・・・ミ
キサ、２４゜２４′・・・局部発振器、２５．２５’・
・・ローパスフィルタ、２７・・・バンドパスフィルタ
、２９・・・中間周波増幅器、３０・・・検波器。
施例を使用した受信機のブロック図である。 １・・・水晶発振子接続端子、２・・・基準発振器、３
・・・基準分周器、４・・・分周入力端子、５・・・入
力アンプ、６・・・可変分周器、７・・・プログラマブ
ルＲＯＭ、８・・・Ｒ／Ｗコントトーラ、９・・・制御
入力端子、１０・・・位相検波器、１１．３１・・・出
力端子、２０．２０’・・・ＰＬＬＩＣ１２１・・・ア
ンテナ、２２・・・高周波増幅器、２３．２８・・・ミ
キサ、２４゜２４′・・・局部発振器、２５．２５’・
・・ローパスフィルタ、２７・・・バンドパスフィルタ
、２９・・・中間周波増幅器、３０・・・検波器。
Claims (1)
- 基準周波数発振回路と、この発振回路の出力を分周する
基準分周回路と、所定入力周波数を制御信号によって可
変する可変分周回路と、これら各分周回路の出力を位相
比較する位相検波回路とを含む位相同期ループ用集積回
路において、前記可変分周回路が、書込み・読出しを所
定制御入力により制御するコントローラと、このコント
ローラの出力により予め記憶した所定設定値を出力する
プログラマブルリードオンメモリとにより制御されるよ
うにしたことを特徴とする位相同期ループ用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123251A JPS63287113A (ja) | 1987-05-19 | 1987-05-19 | 位相同期ル−プ用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123251A JPS63287113A (ja) | 1987-05-19 | 1987-05-19 | 位相同期ル−プ用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287113A true JPS63287113A (ja) | 1988-11-24 |
Family
ID=14855946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123251A Pending JPS63287113A (ja) | 1987-05-19 | 1987-05-19 | 位相同期ル−プ用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287113A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03297223A (ja) * | 1990-04-16 | 1991-12-27 | Matsushita Electric Ind Co Ltd | 周波数発生装置 |
| US6433645B1 (en) | 1995-10-30 | 2002-08-13 | Cypress Semiconductor Corp. | Programmable clock generator |
| US7460849B2 (en) | 2002-11-15 | 2008-12-02 | Qualcomm Incorporated | Direct conversion with variable amplitude LO signals |
| US9923559B2 (en) | 2007-04-18 | 2018-03-20 | Monterey Research, Llc | Load driver |
-
1987
- 1987-05-19 JP JP62123251A patent/JPS63287113A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03297223A (ja) * | 1990-04-16 | 1991-12-27 | Matsushita Electric Ind Co Ltd | 周波数発生装置 |
| US6433645B1 (en) | 1995-10-30 | 2002-08-13 | Cypress Semiconductor Corp. | Programmable clock generator |
| US7460849B2 (en) | 2002-11-15 | 2008-12-02 | Qualcomm Incorporated | Direct conversion with variable amplitude LO signals |
| US8526904B2 (en) | 2002-11-15 | 2013-09-03 | Qualcomm Incorporated | Direct conversion with variable amplitude LO signals |
| US9923559B2 (en) | 2007-04-18 | 2018-03-20 | Monterey Research, Llc | Load driver |
| US10418990B2 (en) | 2007-04-18 | 2019-09-17 | Monterey Research, Llc | Load driver |
| US11876510B2 (en) | 2007-04-18 | 2024-01-16 | Monterey Research, Llc | Load driver |
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