KR20000051491A - 위상 락 검출 회로 - Google Patents

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Abstract

여기에 개시된 위상 락 검출 회로는, 주파수 분주기에서 분주된 출력신호와 기준입력신호의 위상차에 따라 위상검출기에서 발생된 챠지업제어신호와 챠지다운제어신호에 응답해서 클럭신호를 발생하는 클럭발생회로와, 상기 클럭 신호를 지연시켜 지연신호를 발생하는 지연회로, 그리고 상기 클럭 신호와 지연신호에 응답해서 위상 락 검출신호를 발생하는 검출회로를 포함한다. 본 발명에 의한 위상 락 검출회로는 상기 기준입력신호에 따라 변하는 기준전압 및 위상검출회로 내부의 필터가 필요치 않을 뿐 아니라, 외부 노이즈 등에 영향을 받지 않는 안정된 위상 락 상태를 검출할 수 있다.

Description

위상 락 검출 회로{PHASE LOCK DETECTING CIRCUIT}
본 발명은 위상동기루프(PLL) 회로에 관한 것으로, 좀 더 구체적으로는 위상동기루프(PLL) 회로의 위상락검출회로에 관한 것이다.
도 1은 위상 락 검출 회로를 가진 위상동기루프(phase-locked loop; PLL) 회로의 일반적인 구성을 보여주는 블록도이다. 도 1을 참조하면, 일반적인 위상동기루프회로(100)는 위상검출기(phase detector ; 10), 챠지펌프(charge pump ; 20), 루프필터(loop filter ; 30), 전압조정발진기(VCO ; 40) 및 주파수분주기(frequency divider ; 50)로 구성된다.
상기 위상동기루프회로(100)의 기본적인 동작을 살펴보면, 우선, 상기 위상검출기(10)는 기준입력신호(fi)와, 상기 VCO(40)에서 출력된 후 상기 주파수 분주기(50)를 통해 분주된 피드백 신호(fo/N)를 입력받아 상기 두 신호를 비교한다. 상기 두 신호 사이의 위상차에 따라 상기 위상검출기(10)는 상기 챠지펌프(20)로 챠지업제어신호(UP)와 챠지다운제어신호(DN)를 출력한다. 상기 챠지펌프(20)는 상기 제어신호들(UP, DN)에 따라 전류를 상기 루프필터(30)로 선택적으로 충전/방전시켜준다. 상기와 같은 충전/방전에 의해서 루프필터(30)의 포텐셜 또는 전위가 선택적으로 증가되고 감소되어 다음 단에 연결된 VCO(40)에 입력된다. 상기와 같은 전압 조정에 의해 상기 VCO(40)가 원하는 형태의 출력 신호로 주파수를 조정하게 된다. 만약 동기(lock)가 안된 상태에서 데이터를 송수신하면, 오류 정보를 송수신하게 되므로, 상기 PLL 회로(100)의 기준입력신호(fi)와 피드백신호(fo/N)가 동기되는 상태를 정확히 판별하는 것이 중요하다. 따라서, 상기 위상검출기의 두 제어 신호들을 입력받아서 동기되는지 여부를 판별하기 위하여 위상락검출신호(LOCK)를 출력하는 위상락검출회로(60)를 상기 PLL 회로(100)에 구성한다.
도 2는 종래 기술에 의한 위상락검출회로를 보여주는 개략도이다.
도 2를 참조하면, 종래의 위상락검출 회로(60)는 버퍼(61), 저항(R), 캐패시터(C), 기준 전압(reference voltage), 그리고 비교기(comparator ; 62)를 필요로 한다.
상기 위상락검출 회로(60)의 입력 신호인 챠지업제어신호(UP)와 챠지다운제어신호(DN)는 상기 기준입력신호(fi)와 상기 피드백신호(fo/N)의 차를 나타낸다. 따라서, 상기 기준입력신호(fi)의 주파수에 상기 피드백신호(fo/N)의 주파수가 가까워지면, 상기 챠지업제어신호(UP)와 챠지다운제어신호(DN)는 작은 차를 출력하게 된다. 상기 출력 신호는 NOR 게이트(미 도시)와 필터(R, C)를 거쳐 비교기(62)에 입력된다. 그리고, 상기 비교기(62)는 상기 기준전압(reference voltage)과 챠지업제어신호(UP) 및 챠지다운제어신호(DN)의 평균값을 비교해 "로우" 또는 "하이" 상태의 위상락검출신호(LOCK)를 출력한다.
그러나, 상기 위상동기루프회로(100)가 상기 기준입력신호(fi)로 동기되는 락(lock) 상태에 도달함에 따라, 안정된 주파수 락 상태를 이루기 전에 상기 피드백신호(fo/N)는 상기 기준신호(fi)를 지나치거나 상기 기준신호(fi)에 못 미치게 된다. 그 결과, 상기의 일시적인 주파수 락 상태들이 몇 사이클 동안 유지될 수 있다. 그에 따라 상기 제어신호들(UP, DN)은 상기 위상동기루프회로가 동기되었음을 거짓으로 알려줄 수 있다. 즉, 상기와 같은 두 제어신호(UP, DN)에 의한 그때 그때의 위상 락 상태의 검출은, 상기 제어신호들(UP, DN)이 온도, 공정 변화 등 외부 노이즈의 영향을 많이 받기 때문에 단지 개략적인 지표(indicator)일 뿐 위상 락 상태를 확인하기 위한 파라미터로 바로 사용하기는 부적합하다. 그리고 이와 같은 방식의 위상락검출회로(60)를 구성할 경우, 상기 필터에 의해 칩 사이즈(chip size)가 필요 이상 커지는 단점과, 기준 입력 신호(fi)의 주파수에 따라 상기 기준전압이 바뀌어야 하는 문제가 발생한다.
따라서, 상기 기준입력신호에 따라 변하는 기준전압 및 위상검출회로 내부의 필터가 필요치 않을 뿐 아니라, 외부 노이즈 등에 영향을 받지 않는 안정된 위상락검출회로를 구성하기 위한 새로운 방법이 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 상기 기준입력신호에 따라 변하는 기준전압 및 위상검출회로 내부의 필터가 필요치 않을 뿐 아니라, 외부 노이즈 등에 영향을 받지 않는 안정된 위상락검출회로를 제공하는데 있다.
도 1은 위상락검출회로를 가지는 위상동기루프(PLL) 회로를 보여주는 블록도;
도 2는 종래 기술에 의한 위상락검출회로를 보여주는 개략도;
도 3은 본 발명에 의한 위상락검출회로를 보여주는 상세 회로도; 그리고
도 4는 본 발명에 의한 위상락검출회로의 동작 파형을 보여주는 도면.
*도면의 주요 부분에 대한 부호의 설명*
600 : 위상 락 검출 회로610 : 클럭발생회로
620 : 지연부630 : 지연조절부
640 : 바이패스 캐패시터645 : 지연회로
650 : 검출회로651 : 제 1 회로
652 : 제 2 회로 653 : 제 3 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 주파수 분주기에서 분주된 출력신호와 기준입력신호의 위상차에 따라 위상검출기에서 발생된 챠지업제어신호와 챠지다운제어신호를 입력으로 하여 상기 기준입력신호와 상기 분주된 출력신호가 위상 락 되는 때를 검출하는 위상 락 검출 회로는: 상기 챠지업제어신호와 상기 챠지다운제어 신호에 응답해서 클럭신호를 발생하는 클럭발생회로와; 상기 클럭신호를 지연시켜 지연신호를 발생하는 지연회로; 그리고 상기 클럭 신호와 지연신호에 응답해서 위상락검출신호를 발생하는 검출회로를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 지연회로는 전원전압과 접지전압사이에 각각 전류통로 및 게이트가 직렬로 연결된 PMOS와 NMOS로 이루어진 다수개의 MOS 인버터가 병렬로 연결되어, 제 1 MOS 인버터로 입력된 상기 클럭신호를 지연시키기 위한 지연부와; 상기 제 1 MOS 인버터와 제 2 MOS 인버터 사이에 연결되어 상기 지연부의 지연시간을 조절하기 위한 지연소자를 포함하는 지연조절부와; 상기 지연회로의 바이패스를 위해 상기 전원전압과 접지전압 사이에 연결된 바이패스 캐패시터를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 검출회로는 상기 클럭신호와 지연신호에 응답해서 제 1 출력신호를 발생하는 제 1 회로와; 상기 클럭신호와 자신의 다음 출력을 입력 데이터로 받아들여 제 2 출력신호를 발생하되, 반전된 상기 제 1 출력신호에 의해 리셋 되는 제 2 회로; 그리고 반전된 상기 제 1 출력신호와 상기 제 2 출력신호에 응답해서 위상락검출신호를 출력하되, 반전된 상기 제 1 출력신호에 의해 리셋 되는 제 3 회로를 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 및 도 3 내지 도 4를 참조하여 상세히 설명한다.
도 1은 위상락검출회로를 가지는 위상동기루프(phase-locked loop; PLL) 회로의 일반적인 구성을 보여주는 블록도이다. 도 1을 참조하면, 일반적인 위상동기루프회로(100)는 위상검출기(phase detector ; 10), 챠지펌프(charge pump ; 20), 루프필터(loop filter ; 30), 전압조정발진기(VCO ; 40), 그리고 주파수분주기(frequency divider ; 50)로 구성된다. 상기 위상동기루프회로(100)의 기본적인 동작을 살펴보면, 우선, 상기 위상검출기(10)는 기준입력신호(fi)와, 상기 VCO(40)에서 출력된 후 상기 주파수분주기(50)를 통해 분주된 피드백신호(fo/N)를 입력받아 상기 두 신호를 비교한다. 상기 두 신호 사이의 위상차에 따라 상기 위상검출기(10)는 상기 챠지펌프(20)로 챠지업제어신호(UP)와 챠지다운제어신호(DN)를 출력한다. 상기 기준입력신호(fi)와 상기 피드백신호(fo/N)의 위상차에 해당되는 상기 챠지업제어신호(UP)와 챠지다운제어신호(DN)는 상기 위상락검출회로(600)에 입력되어 상기 기준입력신호(fi)와 상기 VCO(40)의 분주된 출력신호(fo/N)가 동기되었는지를 판별한다.
도 3 및 도 4를 참조하여 상기 위상락검출회로의 구성 및 동작을 설명하면 다음과 같다.
도 3은 본 발명에 의한 위상 락 검출회로의 상세 회로도이다.
도 3을 참조하면, 본 발명에 의한 위상락검출회로(600)는 상기 챠지업제어신호(UP)와 상기 챠지다운제어신호(DN)에 응답해서 클럭신호(CKGEN)를 발생하는 클럭발생회로(610)와, 상기 클럭신호(CKGEN)를 지연시켜 원하는 지연시간(delay) 만큼 지연된 지연신호(LS)를 발생하는 지연회로(645), 그리고 상기 클럭신호(CKGEN)와 지연신호(LS)에 응답해서 위상락검출신호(LOCK)를 발생하는 검출회로(650)를 포함한다.
먼저, 상기 클럭발생회로(610)는 상기 챠지업제어신호(UP)와 반전되어 입력되는 상기 챠지다운제어신호(DN)를 입력으로 하는 익스클루시브오어 게이트(exclusive OR gate)로 구성된다. 상기 클럭발생회로(610)에서 발생되는 클럭신호(CKGEN)는 상기 지연회로(645)와 상기 검출회로(650)에 입력된다.
상기 지연회로(645)는 지연부(620), 지연조절부(630), 그리고 바이패스 캐패시터(640)로 구성된다. 상기 지연부(620)는 전원전압(VDD)과 접지전압(VSS)사이에 각각 전류통로 및 게이트가 직렬로 연결된 PMOS와 NMOS로 이루어진 다수개의 MOS 인버터가 병렬로 연결되어 있으며, 제 1 MOS 인버터로 상기 클럭신호(CKGEN)를 입력받는다. 상기 지연조절부(630)는 상기 제 1 MOS 인버터와 제 2 MOS 인버터 사이에 연결되어 상기 지연부(620)의 지연시간(delay)을 조절하는 역할을 하는 지연소자를 포함한다. 그리고 상기 지연회로(645)의 바이패스를 위해 상기 전원전압(VDD)과 접지전압(VSS) 사이에 연결된 바이패스 캐패시터(640)를 포함한다.
그리고, 상기 검출회로(650)는 상기 클럭신호(CKGEN)와 지연신호(LS)에 응답해서 제 1 출력신호를 발생하는 제 1 회로(651)와, 상기 클럭 신호와 자신의 다음 출력을 입력 데이터로 받아들여 제 2 출력신호를 발생하며 반전된 상기 제 1 출력신호에 의해 리셋 되는 제 2 회로(652), 그리고 반전된 상기 제 1 출력신호와 상기 제 2 출력신호에 응답해서 위상 락 검출신호를 출력하며 반전된 상기 제 1 출력신호에 의해 리셋 되는 제 3 회로(653)를 포함한다. 상기 제 1 및 제 3 회로(651, 652, 653)들은 각각 제 1 내지 제 3 D 플립플롭(FD1∼FD3)으로 구성된다.
도 4는 본 발명에 의한 위상락검출회로의 동작 파형을 보여주는 도면이다.
도 3을 참조하면, 상기 위상락검출회로(600)에 입력되는 상기 챠지업제어신호(UP)와 상기 챠지다운제어신호(DN)는 상기 클럭발생회로(610)와 상기 지연회로(645)를 통해 각각 상기 클럭신호(CKGEN)와 상기 지연신호(LS)로 발생된다. 상기 클럭신호(CKGEN)와 상기 지연신호(LS) 사이에는 지연라인(delay line)이 존재하는데, 이에 대한 조절은 상기 지연조절부(630)를 통해서 이루어진다. 상기 지연조절부(630)의 지연소자는 캐패시터, 인버터, 조합논리소자(combinational logic element) 등이 사용될 수 있는데, 캐패시턴스(capacitance)는 그다지 크지 않은 1㎊ 내외의 것을 사용한다.
상기와 같이 만들어진 상기 클럭 신호(CKGEN)와 상기 지연신호(LS)는 각각 상기 검출회로(650)의 제 1 회로(651)를 이루고 있는 제 1 플립플롭(FD1)의 클럭 및 입력데이터로 입력된다. 상기 제 1 회로(651)는 상기 클럭신호(CKGEN)가 상승(rising)할 때 상기 지연신호(LS)의 현 상태를 제 1 출력신호로 출력한다.
도 4를 참조하면, 위상이 동기되지 않은 언락상태(UNLOCK STATE)일 때, 상기 클럭 신호(CKGEN)가 상승하는 시점의 상기 지연신호(LS)의 상태는 논리 "하이"이므로 상기 제 1 출력 신호는 논리 "하이"가 된다. 이때, 상기 제 1 출력신호는 도 3에 도시된 바와 같이 상기 제 1 회로와 상기 제 3 회로 사이에 있는 인버터(657)를 통하여 반전되어 논리 "로우"가 된다. 이렇게 반전된 상기 제 1 출력신호는 리셋 신호(RESET)로서 상기 제 2 및 제 3 회로에 입력되어 상기 두 회로를 리셋 시킨다. 그 결과, 언락상태(UNLOCK STATE)일 때 상기 검출회로의 출력(LOCK)은 도 4에 도시된 바와 같이 논리 "로우"가 된다.
이와 반대로, 도 4에 나타낸 바와 같이 위상이 동기된 락 상태(LOCK STATE)일 때, 상기 클럭 신호(CKGEN)가 상승하는 시점의 상기 지연신호(LS)의 상태는 논리 "로우"이므로 상기 제 1 출력 신호는 논리 "로우"가 된다. 이때, 상기 제 1 출력신호는 도 3에 도시된 바와 같이 상기 제 1 회로와 상기 제 3 회로 사이에 있는 인버터(657)를 통하여 반전되어 논리 "하이"가 된다. 이렇게 반전된 상기 제 1 출력신호는 논리 "하이" 상태의 리셋 신호가 된다. 그러나, 상기 제 2 및 제 3 회로는 논리 "로우" 상태의 리셋 신호에 의해 리셋 되므로, 상기 리셋신호는 상기 제 2 및 제 3 회로를 리셋 시키지 않고 상기 두 회로를 구동시킨다. 그 결과, 상기 제 2 및 제 3 회로는 상기 제 1 회로의 출력 신호에 따라 인에이블(enable) 되거나 디스에이블(disable) 된다.
이 때, 만약 상기 제 1 회로(651)가 상기 클럭 신호(CKGEN)와 상기 지연신호(LS)가 동기되었다는 제 1 출력신호를 보내더라도 위상락검출신호(LOCK)가 곧바로 락 상태(LOCK STATE)를 알리는 논리 "하이"가 되지 않는다. 즉, 상기 제 2 및 제 3 회로에 의해서, 상기 제 1 회로가 세 클럭동안 연속해서 락을 판별한 후에야 세 번째 클럭에서 상기 검출회로는 최종적으로 위상이 동기되었다는 논리 "하이" 상태의 위상락신호(LOCK)를 출력한다. 이와 달리, 상기 제 1 회로에서(651) 한 번이라도 언락상태(UNLOCK STATE)가 발생하면 제 2 및 제 3 회로가 곧바로 리셋 되어 위상락검출신호(LOCK)는 언락상태를 알리는 논리 "로우" 상태가 된다. 이는 위상락검출회로(600)의 특성에 의해 위상 락(LOCK STATE)이 되지 않은 상황에서도 상기 챠지업제어신호(UP)와 챠지다운제어신호(DN)의 폭(width)이 작아져 상기 위상락검출회로(600)가 언락상태(UNLOCK STATE)에서 락 상태(LOCK STATE)를 나타내는 신호를 출력할 수 있는 문제가 발생할 수 있으므로 이를 방지하기 위한 수단이다.
따라서, 본 발명에 의한 위상락검출회로(600)는 외부 노이즈 등의 원인에 의해서 그때그때 변하는 순간적 락 상태가 아닌 정확한 위상 락 상태를 검출할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 상기 기준입력신호에 따라 변하는 기준전압 및 위상검출회로 내부의 필터가 필요치 않을 뿐 아니라, 외부 노이즈 등에 영향을 받지 않는 안정된 위상 락 상태를 얻을 수 있다.

Claims (3)

  1. 주파수 분주기에서 분주된 출력신호와 기준입력신호의 위상차에 따라 위상검출기에서 발생된 챠지업제어신호와 챠지다운제어신호를 입력으로 하여 상기 기준입력신호와 상기 분주된 출력신호가 위상 락 되는 때를 검출하는 위상 락 검출 회로에 있어서:
    상기 챠지업제어신호와 상기 챠지다운제어신호에 응답해서 클럭신호를 발생하는 클럭발생회로와;
    상기 클럭신호를 지연시켜 지연신호를 발생하는 지연수단; 그리고
    상기 클럭신호와 지연신호에 응답해서 위상락검출신호를 발생하는 검출수단을 포함하는 것을 특징으로 하는 위상락검출 회로.
  2. 제 1 항에 있어서,
    상기 지연수단은,
    전원전압과 접지전압사이에 각각 전류통로 및 게이트가 직렬로 연결된 PMOS와 NMOS로 이루어진 다수개의 MOS 인버터가 병렬로 연결되어, 제 1 MOS 인버터로 입력된 상기 클럭신호를 지연시키기 위한 지연부와;
    상기 제 1 MOS 인버터와 제 2 MOS 인버터 사이에 연결되어 상기 지연부의 지연시간을 조절하기 위한 지연소자를 포함하는 지연조절부; 그리고
    상기 지연수단의 바이패스를 위해 상기 전원전압과 접지전압 사이에 연결된 바이패스 캐패시터를 포함하는 것을 특징으로 하는 위상락검출 회로.
  3. 제 1 항에 있어서,
    상기 검출수단은,
    상기 클럭신호와 지연신호에 응답해서 제 1 출력신호를 발생하는 제 1 회로와;
    상기 클럭신호와 자신의 다음 출력을 입력 데이터로 받아들여 제 2 출력신호를 발생하되, 반전된 상기 제 1 출력신호에 의해 리셋 되는 제 2 회로; 그리고
    반전된 상기 제 1 출력신호와 상기 제 2 출력신호에 응답해서 위상락검출신호를 출력하되, 반전된 상기 제 1 출력신호에 의해 리셋 되는 제 3 회로를 포함하는 것을 특징으로 하는 위상락검출 회로.
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