CN106342405B - 雷达数字频率合成器控制脉冲产生电路 - Google Patents
雷达数字频率合成器控制脉冲产生电路Info
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Abstract
本发明属于数字逻辑电路设计技术领域，涉及对现有雷达数字频率合成器控制脉冲产生电路的改进。它包括一个异或门电路[2]，其特征在于，控制脉冲产生电路由异或门电路[2]、第一D触发器[3]、第二D触发器[4]、分频器[5]和反相器[6]组成。本发明的电路成本低，所生成的延迟脉冲的延时时间和控制脉冲的脉宽可以动态调整，有利于雷达功能的扩展。
Description
技术领域
本发明属于数字逻辑电路设计技术领域，涉及对现有雷达数字频率合成器控制脉冲产生电路的改进。
背景技术
雷达数字频率合成器中的DDS芯片在产生线性调频信号的时候，需要根据雷达定时器电路送来的基准脉冲信号产生出一组延迟脉冲和一组控制脉冲来控制DDS器件产生和停止产生线性调频信号，脉冲的时序关系如图1所示，延迟脉冲由基准脉冲经延迟线1延迟后生成，控制脉冲由双脉冲组成，控制脉冲中的第一脉冲上升沿和第二脉冲上升沿分别与基准脉冲的上升沿和下降沿对齐，控制脉冲中的第一脉冲下降沿和第二脉冲下降沿分别与延迟脉冲的上升沿和下降沿对齐。一种传统的双脉冲产生电路的结构原理框图见图2，它由延迟线1和异或门电路2组成。异或门电路[2]的第一输入端[2a]与雷达定时器电路的基准脉冲信号输出端，同时，雷达定时器电路的基准脉冲信号输出端串联延迟线1后与异或门电路[2]的第二输入端[2b]连接，异或门电路[2]的输出端[2c]是控制脉冲产生电路的输出端。其缺点是：所生成的延迟脉冲相对于基准脉冲的延时时间和控制脉冲的脉宽都是固定的，不能动态调整，不利于雷达功能的扩展；而且由于延迟线的价格昂贵，导致电路成本高。
发明内容
本发明的目的是：提出一种成本低、且延迟脉冲的延时时间和控制脉冲的脉宽可以动态调整的雷达数字频率合成器控制脉冲产生电路。
本发明的技术方案是：雷达数字频率合成器控制脉冲产生电路，包括一个异或门电路，异或门电路的第一输入端与雷达定时器电路的基准脉冲信号输出端连接，异或门电路的输出端是控制脉冲产生电路的输出端，其特征在于，控制脉冲产生电路由异或门电路、第一D触发器、第二D触发器、分频器和反相器组成；雷达定时器电路的基准脉冲信号输出端与第一D触发器的信号输入端连接，第一D触发器的信号输出端与第二D触发器的信号输入端连接，第二D触发器的信号输出端与异或门电路第二输入端连接；分频器是分频比可调的分频器，分频器的输入端与雷达数字频率合成器中的时钟电路的时钟信号输出端连接，分频器的输出端分别与第一D触发器的触发信号输入端和反相器的输入端连接，反相器的输出端与第二D触发器的触发信号输入端连接。
本发明的优点是：电路成本低，所生成的延迟脉冲的延时时间和控制脉冲的脉宽可以动态调整，有利于雷达功能的扩展。
附图说明
图1是基准脉冲、延迟脉冲和控制脉冲三者的时序关系图。
图2是一种现有的控制脉冲产生电路的结构原理框图。
图3是本发明的结构原理框图。
具体实施方式
下面对本发明做进一步详细说明。参见图3，雷达数字频率合成器控制脉冲产生电路，包括一个异或门电路2，异或门电路2的第一输入端2a与雷达定时器电路的基准脉冲信号输出端连接，异或门电路2的输出端2c是控制脉冲产生电路的输出端，其特征在于，控制脉冲产生电路由异或门电路2、第一D触发器3、第二D触发器4、分频器5和反相器6组成；雷达定时器电路的基准脉冲信号输出端与第一D触发器3的信号输入端3a连接，第一D触发器3的信号输出端3c与第二D触发器4的信号输入端4a连接，第二D触发器4的信号输出端4c与异或门电路2第二输入端2b连接；分频器5是分频比可调的分频器，分频器5的输入端与雷达数字频率合成器中的时钟电路的时钟信号输出端连接，分频器5的输出端分别与第一D触发器3的触发信号输入端3b和反相器6的输入端连接，反相器6的输出端与第二D触发器4的触发信号输入端4b连接。
本发明的工作原理是：来自雷达数字频率合成器中时钟电路的时钟信号经过分频器5分频后，输入到第一D触发器3的触发信号输入端3c，第一D触发器3在触发脉冲上升沿的作用下，会将其信号输入端3a的信号传输到第二D触发器4的信号输入端4a，此时第二D触发器4的信号输入端4a处的信号与基准信号之间已经存在一定时间延迟，而第二D触发器的触发信号与第一D触发器3的触发信号是反相关系，因此在第一D触发器3的触发信号的下降沿时，第二D触发器才将其信号输入端4a处的信号传输到异或门电路2的第二输入端2b，且异或门电路2的第二输入端2b处的信号相对于第二D触发器4的信号输入端4a处的信号延迟为分频器5分频后的信号的脉宽，异或门电路2将基准脉冲和延迟脉冲异或后，就能输出双脉冲，且每个脉冲的脉宽就是异或门电路2的第二输入端2b处的信号相对于基准脉冲的延迟时间。如此基准脉冲和异或门电路2的第二信号输入端2b、输出端2c处的信号完全满足图1的时序关系。由于分频器5的分频比可以动态调整，从而可以动态调整延迟脉冲的延迟时间和控制脉冲的脉宽。
本发明的一个实施例中，利用数字频率合成器内部FPGA芯片的空余资源搭建了可调分频比的分频器5、反相器6、第一D触发器3、第二D触发器4、异或门电路2。基准脉冲为脉冲多普勒雷达的发射调制脉冲，时钟信号的频率为100MHz。试验表明，该实施例能产生延迟时间可调的延迟脉冲信号和脉宽可调的控制脉冲信号，并且降低了电路成本。
Claims (1)
1.雷达数字频率合成器控制脉冲产生电路，包括一个异或门电路[2]，异或门电路[2]的第一输入端[2a]与雷达定时器电路的基准脉冲信号输出端连接，异或门电路[2]的输出端[2c]是控制脉冲产生电路的输出端，其特征在于，控制脉冲产生电路由异或门电路[2]、第一D触发器[3]、第二D触发器[4]、分频器[5]和反相器[6]组成；雷达定时器电路的基准脉冲信号输出端与第一D触发器[3]的信号输入端[3a]连接，第一D触发器[3]的信号输出端[3c]与第二D触发器[4]的信号输入端[4a]连接，第二D触发器[4]的信号输出端[4c]与异或门电路[2]的第二输入端[2b]连接；分频器[5]是分频比可调的分频器，分频器[5]的输入端与雷达数字频率合成器中的时钟电路的时钟信号输出端连接，分频器[5]的输出端分别与第一D触发器[3]的触发信号输入端[3b]和反相器[6]的输入端连接，反相器[6]的输出端与第二D触发器[4]的触发信号输入端[4b]连接。
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