CN205407781U - 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 - Google Patents
一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 Download PDFInfo
- Publication number
- CN205407781U CN205407781U CN201620147038.6U CN201620147038U CN205407781U CN 205407781 U CN205407781 U CN 205407781U CN 201620147038 U CN201620147038 U CN 201620147038U CN 205407781 U CN205407781 U CN 205407781U
- Authority
- CN
- China
- Prior art keywords
- dlldcc
- input
- dll
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn - After Issue
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
本实用新型公开一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。本实用新型在传统DLL电路结构的基础上进行了改进，使其同时实现DLL和DCC功能，大大的简化了DLL和DCC电路，并能保证最终输出时钟的占空比为50％。
Description
技术领域
本实用新型涉及延迟锁相环和占空比矫正技术领域，特别涉及一种同时实现占空比矫正和延迟锁相的延迟锁相环电路。
背景技术
延迟锁相环(DLL)和占空比矫正(DCC)电路广泛用于微处理器、存储器接口、芯片之间的接口和大规模集成电路的时钟分布网络。DLL用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。DCC用于调整时钟的占空比(通常为50％)，使时钟的上升沿和下降沿都可用于采样数据，从而提高信号的传输速率。DLL电路和DCC电路经常会在各种应用系统中配合使用，例如包含双倍数据率同步动态随机存取存储器(DDRSDRAM)的半导体存储器件。
传统的DLL和DCC电路
传统的DLL和DCC电路通常应用于系统的时钟路径，其结构如图1所示。输入时钟首先输入DLL电路，DLL输出时钟作为DCC输入时钟，DCC输出时钟通过时钟传输电路，输出最终输出时钟。
DLL电路工作原理：DLL电路由DLL延迟链、DLL鉴相器、DCC控制器和DLL反馈电路组成。
DLL的输入时钟经过延迟链后产生DLL输出时钟，DLL输出时钟经过DLL反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至DLL鉴相器。DLL鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器根据比较结果调整可变延迟链的延时，实现反馈时钟与输入时钟的相位对齐，从而得到与输入时钟具有特定延时要求的输出时钟。
传统的DLL控制器由状态机、滤波器和地址移位控制器组成，如图2所示。DLL鉴相器输出信号作为DLL控制器主要的输入信号，用其来触发状态机，产生上升或下降信号，输入滤波器进行环路带宽及稳定性的调整，再通过地址移位控制器来调整DLL延迟链来控制延时时间。
DCC电路工作原理：DCC电路由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、DCC鉴相器、DCC控制器和上升沿触发电路组成。
DCC输入时钟通过两个相同的延迟链得到时钟360。DCC输入时钟和时钟360输入到DCC鉴相器，受DCC鉴相器输出和DCC控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延时时间，最终稳定到时钟360上升沿和输入时钟的下个周期上升沿对齐。达到稳态之后，由于输入时钟的上升沿和时钟360的上升沿相差一个周期(tclk)，故可知DCC延迟链1的输出时钟(时钟180)的上升沿必然和输入时钟的上升沿相差半个周期。这样，DCC输入时钟和时钟180经过上升沿触发电路后，便可得到一个占空比50％的输出时钟信号。
传统DLL和DCC电路工作原理：输入时钟首先经过DLL电路进行时钟同步，然后通过DCC电路完成占空比矫正，再经过时钟传输电路输出最终输出时钟。
传统DLL和DCC电路缺点：在此结构中，可以看到DLL和DCC电路分别由独立的电路来实现，电路较为复杂，规模较大。且输入时钟虽然经过DLL和DCC电路，得到占空比50％的同步时钟，但当DCC输出时钟传入至时钟传输电路时，由于受到工艺温度等客观因素的影响，时钟的传输会产生占空比失真，使整个系统的最终输出时钟不再能保证为理想的50％占空比。
实用新型内容
本实用新型的目的在于提供一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，在传统DLL电路结构的基础上进行了改进，使其同时实现DLL和DCC功能，大大的简化了DLL和DCC电路，并能保证最终输出时钟的占空比为50％。
为了实现上述目的，本实用新型采用如下技术方案：
一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接一种同时实现占空比矫正和延迟锁相的延迟锁相环电路的最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。
进一步的，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟。
进一步的，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟经时钟传输路径后的输出时钟。
进一步的，DLLDCC控制器包括状态机、滤波器、上升沿地址移位控制器和下降沿地址移位控制器组成，DLLDCC延迟链包括DLLDCC上升沿迟链、DLLDCC下降延迟链和沿触发电路；状态机的输入端连接DLL鉴相器输出的DLL鉴相信号；状态机的输出端通过滤波器连接上升沿地址移位控制器的输入端和下降沿地址移位控制器的一个输入端；下降沿地址移位控制器的另一输入端连接占空比检测电路的输出端输出的DCC检测信号；上升沿地址移位控制器的输出端和下降沿地址移位控制器的输出端分别连接DLLDCC上升延迟链和DLLDCC下降延迟链；DLLDCC上升沿迟链的输入端和DLLDCC下降延迟链的输入端均连接输入时钟，DLLDCC上升沿迟链的输出端和DLLDCC下降延迟链的输出端连接沿触发电路的输入端，沿触发电路的输出端输出DLLDCC输出时钟。
进一步的，DLL鉴相器输出信号作为DLLDCC控制器输入信号，用其来触发状态机，产生上升或下降信号，输入滤波器进行环路带宽及稳定性的调整，再通过上升沿地址移位控制器调整DLLDCC上升延迟链来决定输入时钟上升沿的延时时间；下降沿地址移位寄存器受DLL鉴相信号经过状态机和滤波器的控制外，同时还受DCC检测信号控制，产生DLLDCC下降沿控制信号，通过调整DLLDCC下降延迟链来决定输入时钟下降沿的延时时间。
进一步的，输入时钟通过DLLDCC上升延迟链，产生时间为tdll的上升沿延时，输出时钟信号LNR，使反馈时钟与输入时钟的上升沿对齐；同时，DLLDCC下降延迟链受DLLDCC下降沿控制信号的控制，使输入时钟通过DLLDCC下降延迟链，产生时间为tdll+tdcc的下降沿延时，输出时钟信号LNF；时钟信号LNR和LNF经过沿触发电路后，产生占空比为50％的同步DLLDCC输出时钟；其中，tdcc为输入时钟的半个周期。
相对于现有技术，本实用新型具有以下有益效果：本实用新型一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，在传统DLL电路结构的基础上进行了改进，使其同时实现DLL和DCC功能，大大的简化了DLL和DCC电路，并能保证最终输出时钟的占空比为50％。
附图说明
图1为传统的DLL和DCC电路的结构示意图；
图2为传统的DLL控制器的结构示意图；
图3为本实用新型一种同时实现占空比矫正和延迟锁相的延迟锁相环电路的结构示意图；
图4为本实用新型DLLDCC控制器和DLLDCC延迟链的结构示意图；
图5为本实用新型一种同时实现占空比矫正和延迟锁相的延迟锁相环电路的工作时序图；
图6为本实用新型一种同时实现占空比矫正和延迟锁相的延迟锁相环电路另一种结构的示意图。
具体实施方式
请参阅图3所示，本实用新型一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，将DLL电路和DCC电路进行了合并，在此基础上增加了时钟的占空比检测电路，简化了DLL和DCC电路，并可保证系统最终输出时钟为50％占空比。
本实用新型一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，简称DLLDCC电路，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路、DLL反馈电路和时钟传输电路。
输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLLDCC延迟链的输出端连接时钟传输电路的输入端和DLL反馈电路的输入端；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DLLDCC控制器。
原理：DLLDCC的输入时钟经过DLLDCC延迟链后产生DLLDCC输出时钟，DLLDCC输出时钟经过DLL反馈电路后产生反馈时钟，反馈时钟与输入时钟均输入至DLL鉴相器。DLL鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLLDCC控制器。DLLDCC输出时钟还经过时钟传输电路输出最终的输出时钟，最终的输出时钟经过占空比检测电路后得到代表时钟占空比是否大于50％的DCC检测信号，DCC检测信号也输出给DLLDCC控制器。DLLDCC控制器受DLL鉴相信号和DCC检测信号的控制，调整DLLDCC延迟链的延时，使反馈时钟与输入时钟的相位对齐的同时调整输出时钟的占空比，从而实现时钟的同步功能并保证输出时钟占空比为50％。
优点：DLLDCC电路可同时实现时钟同步和占空比矫正的功能，大大简化了原来的电路，并保证了最终输出时钟占空比为50％。
DLLDCC控制器和DLLDCC延迟链
本实用新型利用了分别控制延迟链中时钟上升沿延时时间和下降沿延时时间的方法，达到同时实现DLL和DCC功能的目的，所用DLLDCC控制器和DLLDCC延迟链如图4所示。
DLLDCC控制器由状态机、滤波器、上升沿地址移位控制器和下降沿地址移位控制器组成，DLLDCC延迟链由DLLDCC上升沿迟链、DLLDCC下降延迟链和沿触发电路组成。
状态机的输入端连接DLL鉴相器输出的DLL鉴相信号；状态机的输出端通过滤波器连接上升沿地址移位控制器的输入端和下降沿地址移位控制器的一个输入端；下降沿地址移位控制器的另一输入端连接占空比检测电路的输出端输出的DCC检测信号；上升沿地址移位控制器的输出端和下降沿地址移位控制器的输出端分别连接DLLDCC上升延迟链和DLLDCC下降延迟链；DLLDCC上升沿迟链的输入端和DLLDCC下降延迟链的输入端均连接输入时钟，DLLDCC上升沿迟链的输出端和DLLDCC下降延迟链的输出端连接沿触发电路的输入端，沿触发电路的输出端输出DLLDCC输出时钟。
DLL鉴相器输出信号作为DLLDCC控制器输入信号，用其来触发状态机，产生上升或下降信号，输入滤波器进行环路带宽及稳定性的调整，再通过上升沿地址移位控制器来调整DLLDCC上升延迟链来决定输入时钟上升沿的延时时间。下降沿地址移位寄存器除了受DLL鉴相信号经过状态机和滤波器的控制外，同时还受DCC检测信号控制，产生DLLDCC下降沿控制信号，通过调整DLLDCC下降延迟链来决定输入时钟下降沿的延时时间。
当电路调整至稳态时，其工作时序如图5所示，输入时钟通过DLLDCC上升延迟链，产生时间为tdll的上升沿延时，输出时钟信号LNR，使反馈时钟与输入时钟的上升沿对齐，从而得到与输入时钟具有特定延时要求的输出时钟，实现同步的功能。同时，DLLDCC下降延迟链受DLLDCC下降沿控制信号的控制，使输入时钟通过DLLDCC下降延迟链，产生时间为tdll+tdcc的下降沿延时，输出时钟信号LNF，在实现输入时钟和输出时钟同步功能的基础上，通过占空比检测保证时间tdcc为输入时钟的半个周期。这样，时钟信号LNR和LNF经过沿触发电路后，即可产生占空比为50％的同步DLLDCC输出时钟。
请参阅图6所示，本实用新型在无时钟传输电路的情况下依然适用，占空比检测电路直接检测DLLDCC延迟链输出的最终输出时钟。
Claims (4)
1.一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，包括DLLDCC延迟链、DLLDCC控制器、DLL鉴相器、占空比检测电路和DLL反馈电路；输入时钟连接DLLDCC延迟链的输入端和DLL鉴相器的第一输入端；DLL反馈电路的输入端连接DLLDCC延迟链输出的输出时钟；DLL反馈电路的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLLDCC控制器连接DLLDCC延迟链；占空比检测电路的输入端连接一种同时实现占空比矫正和延迟锁相的延迟锁相环电路的最终输出时钟，占空比检测电路的输出端连接DLLDCC控制器。
2.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟。
3.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，所述最终输出时钟为DLLDCC延迟链直接输出的输出时钟经时钟传输路径后的输出时钟。
4.根据权利要求1所述的一种同时实现占空比矫正和延迟锁相的延迟锁相环电路，其特征在于，DLLDCC控制器包括状态机、滤波器、上升沿地址移位控制器和下降沿地址移位控制器组成，DLLDCC延迟链包括DLLDCC上升沿迟链、DLLDCC下降延迟链和沿触发电路；状态机的输入端连接DLL鉴相器输出的DLL鉴相信号；状态机的输出端通过滤波器连接上升沿地址移位控制器的输入端和下降沿地址移位控制器的一个输入端；下降沿地址移位控制器的另一输入端连接占空比检测电路的输出端输出的DCC检测信号；上升沿地址移位控制器的输出端和下降沿地址移位控制器的输出端分别连接DLLDCC上升延迟链和DLLDCC下降延迟链；DLLDCC上升沿迟链的输入端和DLLDCC下降延迟链的输入端均连接输入时钟，DLLDCC上升沿迟链的输出端和DLLDCC下降延迟链的输出端连接沿触发电路的输入端，沿触发电路的输出端输出DLLDCC输出时钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201620147038.6U CN205407781U (zh) | 2016-02-26 | 2016-02-26 | 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201620147038.6U CN205407781U (zh) | 2016-02-26 | 2016-02-26 | 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN205407781U true CN205407781U (zh) | 2016-07-27 |
Family
ID=56424365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201620147038.6U Withdrawn - After Issue CN205407781U (zh) | 2016-02-26 | 2016-02-26 | 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN205407781U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105610433A (zh) * | 2016-02-26 | 2016-05-25 | 西安紫光国芯半导体有限公司 | 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 |
-
2016
- 2016-02-26 CN CN201620147038.6U patent/CN205407781U/zh not_active Withdrawn - After Issue
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105610433A (zh) * | 2016-02-26 | 2016-05-25 | 西安紫光国芯半导体有限公司 | 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105610433B (zh) | 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 | |
| US8723569B2 (en) | Signal receiving circuit, memory controller, processor, computer, and phase control method | |
| CN102761319B (zh) | 一种具有占空比稳定和相位校准的时钟电路 | |
| US7622969B2 (en) | Methods, devices, and systems for a delay locked loop having a frequency divided feedback clock | |
| CN103258561A (zh) | 半导体装置的数据输出定时控制电路 | |
| KR20200088650A (ko) | 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치 | |
| CN105978539B (zh) | 一种结构精简的快速时钟拉伸电路 | |
| CN104980126A (zh) | 一种时钟占空比调整电路及多相位时钟产生器 | |
| US8736330B2 (en) | Data output circuit and data output method thereof | |
| CN111338426A (zh) | 一种基于ddr读数据的分数时钟周期同步系统及方法 | |
| CN205407781U (zh) | 一种同时实现占空比矫正和延迟锁相的延迟锁相环电路 | |
| KR20080032972A (ko) | 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프 | |
| CN205490485U (zh) | 一种检测最终时钟输出的延迟锁相环和占空比矫正电路 | |
| CN105577173B (zh) | 一种检测最终时钟输出的延迟锁相环和占空比矫正电路 | |
| CN103035285B (zh) | 半导体存储器件及其制造方法 | |
| CN104283550B (zh) | 一种延迟锁相环和占空比矫正电路 | |
| CN108768387B (zh) | 一种快速锁定的延时锁定环 | |
| CN202395752U (zh) | 用于Nandflash控制器的全数字延迟锁相环电路 | |
| CN101582693A (zh) | 时钟数据恢复器的频率检测电路与方法 | |
| CN102723948B (zh) | 延迟锁相回路及延迟锁相回路产生应用时脉的方法 | |
| CN105610413A (zh) | 一种占空比矫正电路及增大输入时钟范围的方法 | |
| CN116192126A (zh) | 一种延迟锁相环和存储器 | |
| CN205407760U (zh) | 一种占空比矫正电路 | |
| CN205407782U (zh) | 一种自适应的延迟锁相环 | |
| CN204168276U (zh) | 延迟锁相环和占空比矫正电路结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20160727 Effective date of abandoning: 20180814 |