CN101483431B - 混合模式锁相回路与线性相位修正单元 - Google Patents

混合模式锁相回路与线性相位修正单元 Download PDF

Info

Publication number
CN101483431B
CN101483431B CN2008101905373A CN200810190537A CN101483431B CN 101483431 B CN101483431 B CN 101483431B CN 2008101905373 A CN2008101905373 A CN 2008101905373A CN 200810190537 A CN200810190537 A CN 200810190537A CN 101483431 B CN101483431 B CN 101483431B
Authority
CN
China
Prior art keywords
phase
locked loop
mixed
amending unit
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008101905373A
Other languages
English (en)
Other versions
CN101483431A (zh
Inventor
汪炳颖
詹景宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN101483431A publication Critical patent/CN101483431A/zh
Application granted granted Critical
Publication of CN101483431B publication Critical patent/CN101483431B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Abstract

本发明提供一种混合模式锁相回路与线性相位修正单元。其中，该混合模式锁相回路，包括一模拟相位修正路径与一数字频率修正路径。模拟相位修正路径包括一线性相位修正单元。数字频率修正路径包括一数字积分路径电路。

Description

混合模式锁相回路与线性相位修正单元
技术领域
本发明是关于一种锁相回路(Phase-Locked Loop，PLL)；特别关于一种不易受量化错误(quantization error)影响的混合模式(mixed-mode)锁相回路。
背景技术
以振荡器为基础并数字控制(Digitally Controlled Oscillator-based，DCO-based)的锁相回路(Phase-Locked Loop，PLL)通常使用可调性数字回路滤波器(scalable digital loop filter)，此滤波器不仅可消除由栅极氧化物漏损所引起的噪声，也可以通过此数字回路滤波器数字校正输出频率。然而，由于数字可编程除频器(Programmable Frequency Divider，PFD)的量化错误可能增加分数N(fractional-N)的操作噪声与刺激(spurs)，此锁相回路仍受限于整数N的操作。
由于时间至数字转换器(Time to Digital Converter，TDC)的量化错误无法成形于高频区域，使得回路频宽必须要设定较窄，用以抑制量化错误与频带外的噪声。然而，由时间至数字转换器所引起的频带内噪声仍然无法被回路滤除。此外，由于较窄的回路频宽，造成回路仅可滤除较少的DCO噪声，因此频带内噪声增加。
回路的非线性包括回路增益变化，以及由量化错误与时间至数字转换器的介稳态(meta-stabilities)所引起的正相位错误与负相位错误的不匹配。由于增益的不匹配与变化，使得当使用高阶的三角积分调变器(Sigma-DeltaModulator，SDM)以消除分数通道(fractional channels)的闲置调(idle tone)时引起分数刺激(fractional spurs)。由于量化本身无法仅通过数字演算法消除，因此数字回路滤波器或数字演算法无法消除所引起的刺激。
由于DCO的噪声转换函数可视为一高通滤波器，因此DCO的量化错误无法被回路滤除，即使使用高速的三角积分调变器以取得精细的频率解析度。DCO的短期量化错误可被取样回回路，并且由于时间至数字转换器的增益变化而被放大，因而产生刺激(spurs)。同时，必须使用数字化实施的环型时间至数字转换器以同时为delta-sigma fractional-N的操作达到大的动态范围以及精细的解析度。因为时间至数字转换器的功率噪声所引起的高频噪声会被失真(alias)到低频区域，其无法被回路滤除，因此环型的设计造成数字化实施的环型时间至数字转换器对于电源供应更敏感。
发明内容
根据本发明的一实施例，一种混合模式锁相回路，包括一模拟相位修正路径与一数字频率修正路径。模拟相位修正路径包括一线性相位修正单元，所述线性相位修正单元包括一第一与一第二偏压电路、具有两端点分别耦接至所述第一与所述第二偏压电路的一变容二极管、以及一第一与一第二电流源电路分别用以动态提供一上拉电流与一下拉电流至所述第一偏压电路。数字频率修正路径包括一数字积分路径电路，其中所述模拟相位修正路径还包括一相位频率检测器耦接至所述线性相位修正单元，所述线性相位修正单元使用所述相位频率检测器所产生的相位错误信号，其作用为改变所述数字频率修正路径的输出的相位。
根据本发明的另一实施例，一种线性相位修正单元，用于一锁相回路(phase locked loop，PLL)，包括一第一与一第二偏压电路、一变容二极管以及一第一与一第二电流源电路。变容二极管具有两端点分别耦接至上述第一与上述第二偏压电路。第一与第二电流源电路分别用以动态提供一上拉电流与一下拉电流至第一偏压电路。
本发明实施例不仅具有低相位噪声，同时具有传统的锁相回路的两倍的回路频宽，以及不具有分数刺激。
附图说明
图1是显示根据本发明的一实施例所述的混合模式(mixed-mode)锁相回路方框图。
图2A-1至图2A-3与图2B-1至图2B-3是分别显示根据本发明的一实施例所述的线性相位修正单元概要图。
图3是显示根据本发明的一实施例所述的线性相位修正单元详细电路图。
图4是显示根据本发明的一实施例所述的数字积分路径电路方框图。
图5是显示传统使用时间至数字转换器的全数字锁相回路与根据本发明的一实施例所述的混合模式锁相回路的相位噪声比较图。
附图标号：
110～相位频率检测器；
120～线性相位修正单元；
130～交流耦合电容；
140、410～起停式相位频率检测器；
150～数字积分路径电路；
160～数字控制震荡；
170～模拟相位修正路径；
180～数字频率修正路径；
420～可变增益放大器；
430～数字回路滤波器；
440～三角积分调变器；
450～温度码解码器；
460～边缘检测器；
DCO～数字控制振荡器；
DCO_Output～数字控制振荡器输出端点；
Down、Up～信号；
FREF、FBCLK～时脉信号；
Phase error～相位错误；
Varactor～变容二极管。
具体实施方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合附图，作详细说明如下：
实施例：
图1是显示根据本发明的一实施例所述的混合模式(mixed-mode)锁相回路方框图。混合模式锁相回路包括一模拟相位修正路径170以及数字频率修正路径180。模拟相位修正路径170包括一传统相位频率检测器(PhaseFrequency Detector，PFD)110与一线性相位修正单元(Linear Phase CorrectionUnit，LPCU)120，其中线性相位修正单元120通过交流耦合电容130耦接至数字控制振荡器(Digital Controlled Oscillator，DCO)160的输出端。线性相位修正单元120在时域修正由传统相位频率检测器110所产生的相位，并且因此避免所有由时间至数字转换器(TDC)与数字控制振荡器(DCO)160所引起的的噪声与刺激(spur)。特别地，数字控制振荡器(DCO)160可为一环型振荡器或一电感电容振荡器(LC oscillator)。数字频率修正路径180包括起停式(bang-bang)相位频率检测器140、耦接至起停式相位频率检测器140的数字积分路径电路150、以及耦接至数字积分路径电路150的数字控制振荡器(DCO)160。在数字频率修正路径180上，参考时脉FREF的频率可由起停式相位频率检测器140取样并整合于一数字电容。线性相位修正单元120与起停式相位频率检测器140消除传统全数字锁相回路(All Digital Phase LockedLoop，ADPLL)对于时间至数字转换器(TDC)的需求，以减少暂态与切换噪声。
图2A-1至图2A-3以及图2B-1至图2B-3是分别显示根据本发明的一实施例所述的线性相位修正单元概要图。线性相位修正单元120使用由传统相位频率检测器110所产生的具有脉冲宽度与相位错误成比例的相位错误信号，通过控制变容二极管(Varactor)的电压改变变容二极管的电容。线性相位修正单元120的频率、电容以及控制电压之间的关系是显示于图2A-1至图2A-2。由于如图2B-1至图2B-3所示，数字控制振荡器(DCO)的频率变化与电容变化成线性比例，因此相位修正与相位错误(Phase error)成线性比例，即如图2B-2与图2B-3所示，相位差=频率差乘上时间差。
图3是显示根据本发明的一实施例所述的线性相位修正单元详细电路图。线性相位修正单元的普通模式是通过一电阻式分压器(resistive voltage divider)偏压于VDD/2，用以提供较佳的功率与信号抑制比(power to signal rejectionratio，PSRR)。分流器是用以取代分压器以得到更大的增益与更好的PSRR，并且增加低通滤波器(low pass filter，LPF)用以滤除暂态涟波。由于薄氧化物装置可免于薄氧化物漏损，因此电路可使用一薄氧化物装置用以利用先进工艺技术的优势。
图4是显示根据本发明的一实施例所述的数字积分路径电路方框图。数字积分路径电路包括接收参考时脉信号FREF与回授时脉信号FBCLK的起停式相位频率检测器410、具有4位增益控制的可变增益放大器420、20位的数字回路滤波器430、13位的三角积分调变器(Sigma-Delta Modulator，SDM)440、边缘检测器460与7位的温度码(thermal code)解码器450。通过900百万赫兹(MHz)的三角积分调变器达到5赫兹的有效频率解析度，用以抖动(dither)具有相同电容的分数电容(fractional capacitor)作为整数字元。由于整数字元被温度码所控制，并且分数字元通过边缘检测器460追踪最近的温度码转换位(transient bit)，使得频率的单调性可被维持。数字回路滤波器430的有效电容在分数-N模式可通过使用具有5赫兹步距的起停式操作提高至数毫微法拉(nF)，因此在数字积分路径电路中由起停式操作引起的增益变化不会影响回路频宽。
图5是显示传统使用时间至数字转换器的全数字锁相回路与根据本发明的一实施例所述的混合模式锁相回路的相位噪声比较图。图中显示出本发明的设计所产生的频带内噪声比传统全数字锁相回路以及最近发表的全数字锁相回路低10dB。本发明的所有的分数刺激(fractional spurs)低于相位噪声，并且当数字控制振荡器(DCO)的量化错误为20KHz并且分数码(fractional code)为400KHz时，比全数字锁相回路的分数刺激更低9dB。因此，本发明的设计比全数字锁相回路具有更高的DCO量化错误容忍度，例如回路频宽校正的精细解析度数字校正以及可调性回路滤波器。
表1是显示本发明的一实施例与另一传统技术进行效能比较的结果。虽然相较于130纳米工艺，90纳米工艺可提供较高的时间至数字转换器解析度，本发明的架构从频带内到1MHz的偏移具有5到10dB较少的相位噪声。硅原型使用130纳米的互补式金属氧化物半导体(CMOS)工艺制作，并占用0.85平方公厘的面积以及在1.5V电压下具有40毫安培的电流耗损。
表1
Figure GDA00001623594400061
Figure GDA00001623594400071
本发明提供一种以数字控制振荡器为基础(DCO-based)的分数N(fractional-N)锁相回路，通过使用具有较佳的PSRR与较低暂态噪声的一线性相位修正单元置换易产生噪声的时间至数字转换器，用以消除噪声与刺激。数字积分路径被维持以保存使用数字电容的好处。以数字控制振荡器为基础的分数N锁相回路不易受数字控制振荡器的非线性与量化噪声影响，引此使得数字控制振荡器的设计更稳健。此架构不仅具有低相位噪声，同时具有传统的锁相回路的两倍的回路频宽，以及不具有分数刺激。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何熟悉本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定为准。

Claims (13)

1.一种混合模式锁相回路，其特征在于，所述的混合模式锁相回路包括：
一模拟相位修正路径，包括一线性相位修正单元，所述线性相位修正单元包括一第一与一第二偏压电路、具有两端点分别耦接至所述第一与所述第二偏压电路的一变容二极管、以及一第一与一第二电流源电路分别用以动态提供一上拉电流与一下拉电流至所述第一偏压电路；以及
一数字频率修正路径，包括一数字积分路径电路，
其中所述模拟相位修正路径还包括一相位频率检测器耦接至所述线性相位修正单元，所述线性相位修正单元使用所述相位频率检测器所产生的相位错误信号，其作用为改变所述数字频率修正路径的输出的相位。
2.如权利要求1所述的混合模式锁相回路，其特征在于，所述数字频率修正路径还包括一起停式相位频率检测器耦接至所述数字积分路径电路。
3.如权利要求1所述的混合模式锁相回路，其特征在于，所述数字频率修正路径还包括一数字控制振荡器耦接至所述数字积分路径电路。
4.如权利要求3所述的混合模式锁相回路，其特征在于，所述数字控制振荡器为一环型振荡器或一电感电容振荡器。
5.如权利要求3所述的混合模式锁相回路，其特征在于，所述数字控制振荡器是由所述数字积分路径电路与所述线性相位修正单元所控制。
6.如权利要求5所述的混合模式锁相回路，其特征在于，所述数字控制振荡器具有两输入端分别耦接至所述数字积分路径电路与所述线性相位修正单元。
7.如权利要求1所述的混合模式锁相回路，其特征在于，还包括一交流耦合电容耦接于所述线性相位修正单元与所述数字频率修正路径之间。
8.如权利要求1所述的混合模式锁相回路，其特征在于，所述变容二极管耦接至所述相位频率检测器并由所述相位频率检测器所控制。
9.如权利要求1所述的混合模式锁相回路，其特征在于，所述第一与所述第二偏压电路具有相同配置并且所述第一与所述第二电流源电路具有相同配置。
10.如权利要求1所述的混合模式锁相回路，其特征在于，所述第一与所述第二偏压电路的至少一者包括一低通滤波器电路。
11.一种线性相位修正单元，用于一锁相回路，其特征在于，所述的线性相位修正单元包括：
一第一与一第二偏压电路；
一变容二极管，具有两端点分别耦接至所述第一与所述第二偏压电路；以及
一第一与一第二电流源电路，分别用以动态提供一上拉电流与一下拉电流至所述第一偏压电路。
12.如权利要求11所述的线性相位修正单元，其特征在于，所述第一与所述第二偏压电路具有相同配置并且所述第一与所述第二电流源电路具有相同配置。
13.如权利要求11所述的线性相位修正单元，其特征在于，所述第一与所述第二偏压电路的至少一者包括一低通滤波器电路。
CN2008101905373A 2008-01-07 2008-12-30 混合模式锁相回路与线性相位修正单元 Expired - Fee Related CN101483431B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US1931408P 2008-01-07 2008-01-07
US61/019,314 2008-01-07

Publications (2)

Publication Number Publication Date
CN101483431A CN101483431A (zh) 2009-07-15
CN101483431B true CN101483431B (zh) 2012-10-03

Family

ID=40844107

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101905373A Expired - Fee Related CN101483431B (zh) 2008-01-07 2008-12-30 混合模式锁相回路与线性相位修正单元

Country Status (3)

Country Link
US (1) US7791417B2 (zh)
CN (1) CN101483431B (zh)
TW (1) TWI376100B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7893788B2 (en) * 2008-02-19 2011-02-22 Mediatek Inc. Charge pump-based frequency modulator
US8031025B2 (en) * 2009-03-16 2011-10-04 Mediatek Inc. Mixed-mode PLL
US8031008B2 (en) * 2009-04-21 2011-10-04 Mediatek Inc. PLL with loop bandwidth calibration circuit
CN103312316B (zh) * 2012-03-07 2016-06-08 群联电子股份有限公司 频率产生系统
US8704566B2 (en) * 2012-09-10 2014-04-22 International Business Machines Corporation Hybrid phase-locked loop architectures
KR20140112241A (ko) 2013-03-13 2014-09-23 삼성전자주식회사 올-디지털 위상 동기 루프와 이의 동작 방법
JP6126949B2 (ja) * 2013-09-02 2017-05-10 ルネサスエレクトロニクス株式会社 温度センサ
US9225348B2 (en) * 2014-01-10 2015-12-29 International Business Machines Corporation Prediction based digital control for fractional-N PLLs
US9455728B2 (en) 2014-04-04 2016-09-27 International Business Machines Corporation Digital phase locked loop for low jitter applications
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
CN108828539A (zh) * 2018-06-25 2018-11-16 中国电子科技集团公司第四十研究所 一种vco开环线性校正方法
CN115940882B (zh) * 2023-02-08 2023-05-05 上海韬润半导体有限公司 一种高通模式和低通模式下复用性误差校正电路和方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268778B1 (en) * 1999-05-03 2001-07-31 Silicon Wave, Inc. Method and apparatus for fully integrating a voltage controlled oscillator on an integrated circuit
US7102454B2 (en) * 2004-08-04 2006-09-05 Via Technologies, Inc. Highly-linear signal-modulated voltage controlled oscillator
CN1901376A (zh) * 2005-07-21 2007-01-24 联发科技股份有限公司 具有周波脱落检测器而可补偿周波脱落所造成的错误的锁相回路
US7230504B1 (en) * 2005-08-31 2007-06-12 Silicon Laboratories, Inc. Controlled oscillator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268778B1 (en) * 1999-05-03 2001-07-31 Silicon Wave, Inc. Method and apparatus for fully integrating a voltage controlled oscillator on an integrated circuit
US7102454B2 (en) * 2004-08-04 2006-09-05 Via Technologies, Inc. Highly-linear signal-modulated voltage controlled oscillator
CN1901376A (zh) * 2005-07-21 2007-01-24 联发科技股份有限公司 具有周波脱落检测器而可补偿周波脱落所造成的错误的锁相回路
US7230504B1 (en) * 2005-08-31 2007-06-12 Silicon Laboratories, Inc. Controlled oscillator

Also Published As

Publication number Publication date
TWI376100B (en) 2012-11-01
CN101483431A (zh) 2009-07-15
TW200931810A (en) 2009-07-16
US20090174491A1 (en) 2009-07-09
US7791417B2 (en) 2010-09-07

Similar Documents

Publication Publication Date Title
CN101483431B (zh) 混合模式锁相回路与线性相位修正单元
Gupta et al. A 1.8-GHz spur-cancelled fractional-N frequency synthesizer with LMS-based DAC gain calibration
Yin et al. A 0.7-to-3.5 GHz 0.6-to-2.8 mW highly digital phase-locked loop with bandwidth tracking
Vercesi et al. A dither-less all digital PLL for cellular transmitters
US8378722B2 (en) Clock generator, semiconductor device, and clock generating method
Khalil et al. A ${\hbox {700-}}\mu {\hbox {A}} $405-MHz All-Digital Fractional-$ N $ Frequency-Locked Loop for ISM Band Applications
Lin et al. A fast-locking all-digital phase-locked loop with dynamic loop bandwidth adjustment
US9762252B2 (en) Digitally controlled oscillator
US20140354335A1 (en) Digital Phase Locked Loop with Hybrid Delta-Sigma Phase/Frequency Detector
Elmallah et al. A 3.2-GHz 405 fs rms Jitter–237.2 dB FoM JIT ring-based fractional-N synthesizer
Yin et al. A 1.6 mW 1.6 ps-rms-Jitter 2.5 GHz digital PLL with 0.7-to-3.5 GHz frequency range in 90nm CMOS
Sun et al. A 1.75 mW 1.1 GHz semi-digital fractional-N PLL with TDC-less hybrid loop control
Sun et al. A Continuously Tunable Hybrid LC-VCO PLL With Mixed-Mode Dual-Path Control and Bi-level $\Delta-\Sigma $ Modulated Coarse Tuning
Weltin-Wu et al. 25.1 A highly-digital frequency synthesizer using ring-oscillator frequency-to-digital conversion and noise cancellation
Hedayati et al. A 1MHz-bandwidth type-I ΔΣ fractional-N synthesizer for WiMAX applications
He et al. A low-cost, leakage-insensitive semi-digital PLL with linear phase detection and FIR-embedded digital frequency acquisition
Zhang et al. A 0.6 V 50-to-145MHz PVT tolerant digital PLL with DCO-dedicated ΔΣ LDO and temperature compensation circuits in 65nm CMOS
Sun et al. A 2.74–5.37 GHz boosted-gain type-I PLL with< 15% loop filter area
Hedayati et al. A 3 GHz Wideband $\Sigma\Delta $ Fractional-N Synthesizer With Switched-RC Sample-and-Hold PFD
Zhu et al. A 45–75MHz 197–452µW oscillator with 164.6 dB FoM and 2.3 ps rms period jitter in 65nm CMOS
Lee et al. An all-digital spread-spectrum clock generator with self-calibrated bandwidth
Jung et al. A 52MHz-158.2 dBc/Hz PN@ 100kHz Digitally Controlled Crystal Oscillator Utilizing a Capacitive-Load-Dependent Dynamic Feedback Resistor in 28nm CMOS
Xu et al. A 3.3-GHz 4.6-mW fractional-N type-II hybrid switched-capacitor sampling PLL using CDAC-embedded digital integral path with− 80-dBc reference spur
Xu et al. A 2 GHz 2 Mb/s Semi-Digital $2^{+} $-Point Modulator With Separate FIR-Embedded 1-Bit DCO Modulation in 0.18$\mu $ m CMOS
Ravi et al. 8 GHz, 20mW, fast locking, fractional-N frequency synthesizer with optimized 3/sup rd/order, 3/5-bit IIR and 3/sup rd/order 3-bit-FIR noise shapers in 90nm CMOS

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121003

Termination date: 20191230

CF01 Termination of patent right due to non-payment of annual fee