JPS62249524A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同期回路に関し、特に位相同期回路に関する
。

〔従来の技術〕

従来、この種の位相同期回路は１位相比較器（ＰＣ）、
ループフィルタ（ＬＰＦ）、電圧制御発振器（ＶＣＯ）
で構成され、入力信号と電圧制御発振器（ＶＣＯ）の出
力信号との位相差により制御されていた。

〔発明が解決しようとする問題点〕

上述した従来の位相同期回路は、入力信号と電圧制御発
振器（ＶＣＯ）の出力信号との位相差により制御される
ので、入力信号が局所的に欠落や位相ずれを起すと、大
きな位相差が生じ、それにより電圧制御発振器（ＶＣＯ
）の出力信号が大きく変動する。そのため局所的な欠落
や位相ずれがな（なっても入力信号と電圧制御発振器（
ＶＣＯ）の出力信号は大きな位相差が生じてｇす、同期
はずれが起るとい５欠点があった。

〔問題点を解決するための手段〕

本発明の位相同期回路は、電圧制御発振器のクロック周
波数を多相に分周する分周器と、前記分周器の多相クロ
ックと入力信号との位相を比較する位相比較器と、前記
位相比較器の出力によりカウントアツプ及びカウントダ
ウンをするプリセッタブルカウンタと、前記プリセッタ
ブルカウンタのカウント値に比例する電圧を出力するデ
ィジタル／アナログ変換器と、前記ディジタル／アナロ
グ変換器の出力電圧に比例するクロック周波数を出力す
る電圧制御発振器と、前記プリセッタブルカウンタにプ
リセット値を出力するスイッチ回路を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

本発明の一実施例のブロック図を示す第１図において、
分周器１はクロック周波数１０２によって相りロックＡ
ｌＯ３，相クロックＢ１０４、相り四ツクＣｌＯ３、？
よび相クロックＤ１０６を出力する。位相比較器（ＰＣ
）は入力信号１０１と相クロックＡｌＯ３、相クロック
Ｂ１０４．相クロックＣｌ０５Ｎｊび相クロックＤ１０
６との位相を比較し、その位相ずれを示すアップ信号１
０７又はダウン信号１０８を出力する。プリセッタブル
カウンタ３はアップ信号１０７によってカウントアツプ
を行い、ダウン信号１０８によってカウントダウンを行
ってにビットのカウント値１０９を出力する。ディジタ
ル／アナログ変換器（ＤＡＣ）はカウント値１０９によ
ってカウント値に比例′する電圧出力である変換電圧１
１０を出力し、電圧制御発振器（ＶＣＯ）は変換電圧１
１０によって変換電圧に比例するクロック周波数である
クロック周波数１０２を出力する。またスイッチ回路６
はにビットのプリセット値１１１を出力し、プリセッタ
ブルカウンタ３はロード信号１１２に裏ってプリセット
値１１１をプリセットしてそのプリセット値をカウント
値１０９へ出力する。

第１図に示すブロック図を第２図〜第６図を使用して詳
細に説明する。第２図は第１図の分周器１の詳細図、第
３図は第１図の位相比較器（ｐｃ）２の詳ａ図、第４図
は第１図のタイミング図、第５図は第２図のタイミング
図、第６図は第３図のタイミング図を示す。

第４図にｇいて、スイッチ回路６がｎの値をプリセット
１直１１１へ出力していると、ロード信号１１１はハイ
レベルにてプリセット１直１１１の値であるｎをプリセ
ッタブルカウンタ３ヘプリセツトするので、プリセッタ
ブルカウント３はｎの値をカウント値１０９へ出力する
。ディジタル／アナログ変換器（ＤＡＣ）１１０はカウ
ント値１０９のｎの値に対応した変換電圧１１０を出力
し、電圧制御発振器（ＶＣＯ）は変換電圧１１０に対応
したクロック周波数１０２を出力する。クロック周波数
１０２は分周器１によって９０’づつシフトしている相
クロックＡ１０３−相クロックＢ　１０４・相クロック
ＣｌＯ３・相クロックＤ１０６に分周される。位相比較
器（ＰＣ）２は相クロックｔ（ｌＯ３がハイレベルのと
きに入力信号１０１の立ち上がりでアップ信号１０７を
ローレベルにし、相クロックＤ１０６の立ち上がりでア
ップ信号１０７をハイレベルにする。アップ信号１０７
はプリセッタブルカウンタ３へ入力されるが、ロード信
号１１２がハイレベルのままであるのでカウントアツプ
動作は行われずにカウント値１０９はｎの値を保持した
ままである。

次にロード信号１１２がローレベルになるとプリセッタ
ブルカウンタ３はカウント許可状態となり、アップ信号
１０７の立ち上がりでカウントアツプを行い、カウント
値１０９をｎ＋１の値にする。ディジタル／アナログ変
換器（ＤＡＣ）４はカウント値１０９がｎのときよりも
＋１だげ上昇させた変換電圧１１０を出力し、それによ
って電圧制御発振器（ＶＣＯ）５はカウント値１０９が
ｎのときより＋１だけ高いクロック周波数１０２を出力
する。この高いクロック周波数１０２は同様に分周器ｌ
で分周され、位相比較器（ＰＣ）２で位相比較されるが
相クロックＡｌＯ３がハイレベルのときに入力信号１０
１の立ち上がりが入力されるとアップ信号１０７がロー
レベルになり、相クロックＤ１０６の立ち上がりでハイ
レベルとなる。プリセッタブルカウンタ６はカウントア
ップを行いカウント値１０９をｎ＋２の値にし、ディジ
タル／アナログ変換器（ＤＡＣ）４の変換電圧１１０は
前の電圧よりもカウント値の＋１だけ上昇させる。電圧
制御発振器（ＶＣＯ）５は前のクロック周波数よりもカ
ウント値の＋１だけ高いクロック周波数１０２を出力す
る。位相比較器（ＰＣ）２は相クロックＡｌＯ３がノー
イレベルのとき入力信号１０１の立ち上がりを検出する
とアップ信号１０７を出力しプリセッタブルカウンタ３
をカウントアツプする。

次に、位相比較器（ｐｃ）２は相クロックＣ１０５（相
りロックＡ１０３０反転クロック）がハイレベルのとき
に入力信号１０１の立ち上がりでダウン信号１０Ｂをロ
ーレベルにし、相クロックＢ１０４の立ち上がりでダウ
ン信号１０８をノーイレベルにする。プリセッタブルカ
ウンタ３はダウン信号１０８の立ち上がりでカウントダ
ウンを行い前のカウント値１０９の値がｎならばｎ−１
をカウント値１０９へ出力するので、アナログ／ディジ
タル変換器（ＤＡＣ）はカウント値１０９がｎのときよ
りも−１次げ下降させた変換゛電圧゛１１０を出力し、
それに工つて適圧１５Ｉ］御発振器（ＶＣＯ）ｓはカウ
ント（直１０９がｎのときよりも−１だけ低いクロック
周波数１０２を出力する。

この低いクロック周波数１０２は同様に分周器１で分周
され、位相比較器（ＰＣ）２で位相比較されるが相クロ
ックＣｌＯ３がハイレベルのときに入力信号１０１の立
ち上がりが入力されるとダウン信号１０８がローレベル
てなり相クロックＢ１０４の立ち上がりで２１イレベル
となる。プリセッタブルカウンタ３はカウントダウンを
行いカウント値１０９をｎ−２の値にし、ディジタル／
アナログ変換器（ＤＡＣ）４の変換電圧１１０は前の電
圧よりもカウント１直の−１だレナ下降し、電圧制御発
振ａ（ｖｃｏ　）ｓは前のクロック周波数よりもカウン
ト値の−１だけ低いクロック周波数１０２を出力する。

位相比較器（ＰＣ）２は相クロックＣｌＯ３がハイレベ
ルのとき入力信号１０１の立ち上がりを検出するとダウ
ン信号１０８を出力しプリセッタブルカウンタ３をカウ
ントダウンする。

次に第１図に示した分周器１をさらに詳細に説明する。

第２図及び第５図において、クロック周波数１０２はフ
リップフロップ１０にて１／２　のクロック周波数に分
周されその分周された分周クロック２０２はフリップ７
０ツブ１１のクロック（ｃｐ）入力となる。分周反転ク
ロック２０３はフリップフロップ１２のクロック（ｃｐ
　）入力となる。いま相クロックＤ１０６がノ１イレベ
ルであると、分周クロック２０２の立ち上がりで、ブリ
ップフロップ１１は相クロックＡｌＯ３をノーイレベル
に、相クロックＣ１０５をローレベルニすル。

続いて分周反転クロック２０３の立ち上がりでフリップ
７０ツブ１２は相クロックＢ１０４をハイレベルに、相
クロックＤ１０６をローレベルにする。ここで相クロッ
クＤ１０６がローレベルとなるので次の分周クロック２
０２の立ち上がりで７リツプ７０ツブ１１は相クロック
ＡｌＯ３をローレベルに、相クロックＣｌＯ３をハイレ
ベルにし、続いて分周反転クロック２０３の立ち上がり
で７リツプフロツプ１２は相クロックＢ１０４をローレ
ベルに、相クロックＤＩＱ６を／’４レベルＫｊる。同
様にハイレベル、ローレベルを繰り返して９６Ｃずつ７
１次シフトしている４相クロツクである相りロック入１
０３、相クロックＢ１０４．相クロックＣｌＯ３、相ク
ロックＤ１０６を出力する。

次に第１図に示した位相比較器（ＰＣ）２を詳細に説明
する。

第３図及び第６図に２いてブリップ７０ツブ２０は、相
クロックＡｌＯ３がローレベルのときはリセット状態で
あるため入力信号１０１に関係なくアップ検出信号３０
３はハイレベルである。

いま相クロックＡｌＯ３がハイレベルのときにフリップ
フロップ２０へ入力信号１０１が入力されると７リツプ
フロツプ２０のＤ入力へはハイレベル信号３０１が常に
入力されているのでその立ち上がりでアップ検出信号３
０３がローレベルになり、アップ検出信号３０３はフリ
ップフロップ２２のプリセット（Ｐ几）入力となってい
るので７リツプ７０ツブ２２はアップ信号１０７をロー
レベルにする。続いて相クロックＡｌＯ３がローレベル
になると、フリップフロップ２０はリセット状態なので
アップ検出信号３０３はハイレベルになりフリップフロ
ップ２２はプリセット状態でなくなる。従って、相クロ
ックＤ１０６が入力されると、Ｄ入力へはローレベル信
号３０２が常に入力されているので、その立ち上がりで
アップ信号１０７がハイレベルとなる。同様に７リツプ
７０ツブ２１は相クロックＣｌＯ３がローレベルのとき
はリセット状態であるため入力信号１０１に関係なくダ
ウン検出信号３０４はノ％イレペルである。

いま相クロックＣｌＯ３がハイレベルのときに７リツプ
フロツプ２１へ入力信号１０１が入力されると７リツプ
フロツプ２１のＤ入力へはハイレベＡ／１８号３０１が
常に入力されているのでその立ち上がりにてダウン検出
信号３０４がローレベルになり、ダウン検出信号３０４
はフリップフロップ２４のプリセット（ＰＲ）入力とな
っている。従って、スリップ７０ツブ２２はダウン信号
１０８をローレベルにする。続いて相クロックＡｌＯ３
がローレベルになると７リツプフロツプ２１はリセット
状態なのでダウン検出信号３０４はハイレベルになり７
リツプ７０ツブ２３はプリセット状態でな（なるので相
クロックＢ１０４が入力されると、Ｄ入力へはローレベ
ル信号３０２が常に入力されているので、その立ち上が
りにてアップ信号１０７がハイレベルとなる。

〔発明の効果〕

以上説明したように、本発明は入力信号により生成され
たアップ信号及びダウン信号をカウントアツプ及びカウ
ントダウンし、そのカウント値をディジタル／アナログ
変換により電圧に変換し電圧制御発振器のクロック周波
数を可変し入力信号に位相同期させることにより、局所
的な入力信号の欠落及び位相ずれに対して同期はずれが
起きないようにする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、ｊｇ２図は第
１図の分周器１の詳細図、第３図は第１図の位相比較器
の詳細図、第４図は第１図に示した回路のタイミング図
、第５図は第２図に示した回路のタイミング図、第６図
は第３図に示した回路のタイミング図である。 １・・・・・・分周器、２・・・・・・位相比較器、３
・・・・・・プリセッタブルカウンタ、４・・・・・・
ディジタル／アナログ変換器、５・・・・−・電圧制御
発振器、６・・・・・・スイッチ回路、１０〜１２・・
・・・・フリップフロップ、２０〜２１・・・・・・フ
リップフロップ、２２〜２３・−・・・・フリップフロ
ップ。 代理人　弁理士　　内　原　　　音 −へ

Claims (1)

【特許請求の範囲】
1. 電圧制御発振器のクロック周波数を多相に分周する分周
   器と、前記分周器の多相クロックと入力信号との位相を
   比較する位相比較器と、前記位相比較器の出力によりカ
   ウントアップ及びカウントダウンをするプリセッタブル
   カウンタと、前記プリセッタブルカウンタのカウント値
   に比例する電圧を出力するディジタル／アナログ変換器
   と、前記ディジタル／アナログ変換器の出力電圧に比例
   するクロック周波数を出力する電圧制御発振器と、前記
   プリセッタブルカウンタにプリセット値を出力するスイ
   ッチ回路とを有することを特徴とする位相同期回路。