JPH0224414B2 - - Google Patents
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- JPH0224414B2 JPH0224414B2 JP57048521A JP4852182A JPH0224414B2 JP H0224414 B2 JPH0224414 B2 JP H0224414B2 JP 57048521 A JP57048521 A JP 57048521A JP 4852182 A JP4852182 A JP 4852182A JP H0224414 B2 JPH0224414 B2 JP H0224414B2
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- Japan
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- frequency
- output
- divider
- oscillation frequency
- parallel output
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- 230000010355 oscillation Effects 0.000 claims description 16
- 230000010354 integration Effects 0.000 claims description 10
- 239000013078 crystal Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、PLL発振器の発振周波数を設定す
るプログラマブル分周器による最少可変量以下の
周波数変化するPLL発振器制御回路に関する。
るプログラマブル分周器による最少可変量以下の
周波数変化するPLL発振器制御回路に関する。
従来、この種のPLL発振回路における発振周
波数は、位相比較器に供給する基準周波数のステ
ツプで変化させていた。
波数は、位相比較器に供給する基準周波数のステ
ツプで変化させていた。
本発明は、上記のステツプを細かくするために
基準周波数を低くすると、制御電圧回路のローパ
スフイルタのカツトオフ周波数を低くしなければ
ならないので、時定数が大きく周波数変化の追従
性が悪くなる欠点を生ずる。これを改善した方法
としては多重PLL回路があるが、構成は複雑と
なり工費の増加は免れない。このような欠点を改
善して基準周波数以下の細かい周波数変化をする
回路の提供を目的とする。
基準周波数を低くすると、制御電圧回路のローパ
スフイルタのカツトオフ周波数を低くしなければ
ならないので、時定数が大きく周波数変化の追従
性が悪くなる欠点を生ずる。これを改善した方法
としては多重PLL回路があるが、構成は複雑と
なり工費の増加は免れない。このような欠点を改
善して基準周波数以下の細かい周波数変化をする
回路の提供を目的とする。
周波数調整信号を下位桁N1と上位桁N2に分割
し、上位桁N2はPLL回路のプログラマブル分周
器と、Ｄ−Ａ変換器に入力し、下位桁N1はＤ−
Ａ変換器を介して、前記Ｄ−Ａ変換された上位桁
N2と下位桁N1を割算器に入力してN1／N2の電圧を 得て容量ダイオードを備えた水晶発振器の基準発
振器に入力して細かい周波数変化を得る構成であ
る。
し、上位桁N2はPLL回路のプログラマブル分周
器と、Ｄ−Ａ変換器に入力し、下位桁N1はＤ−
Ａ変換器を介して、前記Ｄ−Ａ変換された上位桁
N2と下位桁N1を割算器に入力してN1／N2の電圧を 得て容量ダイオードを備えた水晶発振器の基準発
振器に入力して細かい周波数変化を得る構成であ
る。
第１図は本発明の一実施例のPLL発振器制御
回路のブロツク図であつて、図中１は電圧制御発
振器、２はプログラマブル分周器、３は位相比較
器、４は基準周波数発振器でPLL発振回路を構
成する。位相比較器３と電圧制御発振器１との間
にはLPFがあるが、動作説明上は関係がないの
で省略した。また位相比較器３に入力する周波数
は1kHz程度であるのに対して基準周波数発振器
４は水晶発振器で数ＭHzのものが作り易いので、
中間にプログラマブル分周器２を入れて周波数を
合わせるが、分周比は定数であるので説明は省略
する。
回路のブロツク図であつて、図中１は電圧制御発
振器、２はプログラマブル分周器、３は位相比較
器、４は基準周波数発振器でPLL発振回路を構
成する。位相比較器３と電圧制御発振器１との間
にはLPFがあるが、動作説明上は関係がないの
で省略した。また位相比較器３に入力する周波数
は1kHz程度であるのに対して基準周波数発振器
４は水晶発振器で数ＭHzのものが作り易いので、
中間にプログラマブル分周器２を入れて周波数を
合わせるが、分周比は定数であるので説明は省略
する。
１０はパルスを出力する周波数調整手段、１１
はＮ進のパルス積算カウンタであり、発振周波数
の下位桁に相当するN1を出力する。１２は周波
数の上位桁を計測する。パルス積算カウンタで、
N2を出力してPLL回路のプログラマブル分周器
３の分周比を固定する。前記パルス積算カウンタ
１１と１２の出力N1とN2は一般にデジタル値で
あるから、それぞれＤ−Ａ変換器１３，１４を通
してアナログ電圧に直し、割算器１５に加えて
N1／N2を求め、これでPLL回路の基準発振周波数を 制御することによりN1に出力された下位桁周波
数に等しい周波数変化が電圧制御発振器１の出力
として得られるものである。この際の基準発振器
４の周波数制御量は後述のように極めて僅かでよ
いから、図では周波数安定度の良い水晶発振器の
水晶発振子５と直列または並列に挿入した容量ダ
イオード６に前記のN1／N2に相当する電圧を加えて 所望の変化量とするためには電圧調整器１６を通
すことで行つているが、その他の電圧または電流
値によつて周波数が制御できる回路であつても差
しつかえない。
はＮ進のパルス積算カウンタであり、発振周波数
の下位桁に相当するN1を出力する。１２は周波
数の上位桁を計測する。パルス積算カウンタで、
N2を出力してPLL回路のプログラマブル分周器
３の分周比を固定する。前記パルス積算カウンタ
１１と１２の出力N1とN2は一般にデジタル値で
あるから、それぞれＤ−Ａ変換器１３，１４を通
してアナログ電圧に直し、割算器１５に加えて
N1／N2を求め、これでPLL回路の基準発振周波数を 制御することによりN1に出力された下位桁周波
数に等しい周波数変化が電圧制御発振器１の出力
として得られるものである。この際の基準発振器
４の周波数制御量は後述のように極めて僅かでよ
いから、図では周波数安定度の良い水晶発振器の
水晶発振子５と直列または並列に挿入した容量ダ
イオード６に前記のN1／N2に相当する電圧を加えて 所望の変化量とするためには電圧調整器１６を通
すことで行つているが、その他の電圧または電流
値によつて周波数が制御できる回路であつても差
しつかえない。
第２図は前記のN1／N2を得るための別の方法の示
す例であつて、パルス積算カウンタ１１と１２の
出力N1とN2をデジタル割算器に掛けてN1／N2を得 て、これをＤ−Ａ変換器１８でアナログ電圧に直
したものを電圧調整器１６を通して基準発振器４
に加える構成である。
出力N1とN2をデジタル割算器に掛けてN1／N2を得 て、これをＤ−Ａ変換器１８でアナログ電圧に直
したものを電圧調整器１６を通して基準発振器４
に加える構成である。
上記以外の各部の符号名称は第１図と同じであ
るから説明は省略する。
るから説明は省略する。
本発明のPLL発振器制御回路の特徴は基準周
波数をアナログ電圧の変化で制御するため細かい
変化が容量に得られることと、所要変化量が小さ
くてよいためアナログ制御でも実用上十分の精度
が得られることである。例えばPLL発振器出力
が1000kHzで位相比較器３に入力される基準周波
数が1kHzであれば、出力周波数を1KHz変化させ
る基準周波数の変化量は発振周波数の1/1000でよ
いのである。ただし出力周波数の変化量は上位桁
のみならず下位桁についてもN2の影響を受ける
ので、単にパルス演算カウンタの下位桁の出力
N1によつて基準周波数を制御したのでは不能な
ことは明らかである。
波数をアナログ電圧の変化で制御するため細かい
変化が容量に得られることと、所要変化量が小さ
くてよいためアナログ制御でも実用上十分の精度
が得られることである。例えばPLL発振器出力
が1000kHzで位相比較器３に入力される基準周波
数が1kHzであれば、出力周波数を1KHz変化させ
る基準周波数の変化量は発振周波数の1/1000でよ
いのである。ただし出力周波数の変化量は上位桁
のみならず下位桁についてもN2の影響を受ける
ので、単にパルス演算カウンタの下位桁の出力
N1によつて基準周波数を制御したのでは不能な
ことは明らかである。
本発明の方式においては、パルス積算カウンタ
１１，１２の下位桁出力N1と上位桁出力N2とよ
り導いたN1／N2により基準周波数を制御して所望の 結果が得られることを以下に証明する。
１１，１２の下位桁出力N1と上位桁出力N2とよ
り導いたN1／N2により基準周波数を制御して所望の 結果が得られることを以下に証明する。
PLL（電圧制御発振器）発振周波数をFp、基準
周波数をFr、プログラマブル分周比をN2とする
と、 Fp＝FrN2 ………(1) N1によるFrの変化量をΔFr、Fpの変化量をΔFp
とすると、 変化後の基準周波数は Fr＋ΔFr ………(2) 変化後の出力周波数は(1)、(2)式より （Fr＋ΔFr）N2 ………(3) 出力周波数の変化は(1)、(3)式より ΔF＝（Fr＋ΔFr）N2−FrN2 ＝ΔFrN2 ………(4) カウンタはＮ進なので、N1の１ステツプ変化
でのFpの変化量はFr／Ｎでなければならない。従つ て N1ステツプではFrN1／Ｎ ………(5) (4)式と(5)式が同時に満足する条件は ΔFrN2＝FrN1／Ｎ ΔFr＝Fr／Ｎ×N1／N2………(6
) (6)式のFr／Ｎは定数であるから、ΔFrはN1／N2と比 例して変化する。
周波数をFr、プログラマブル分周比をN2とする
と、 Fp＝FrN2 ………(1) N1によるFrの変化量をΔFr、Fpの変化量をΔFp
とすると、 変化後の基準周波数は Fr＋ΔFr ………(2) 変化後の出力周波数は(1)、(2)式より （Fr＋ΔFr）N2 ………(3) 出力周波数の変化は(1)、(3)式より ΔF＝（Fr＋ΔFr）N2−FrN2 ＝ΔFrN2 ………(4) カウンタはＮ進なので、N1の１ステツプ変化
でのFpの変化量はFr／Ｎでなければならない。従つ て N1ステツプではFrN1／Ｎ ………(5) (4)式と(5)式が同時に満足する条件は ΔFrN2＝FrN1／Ｎ ΔFr＝Fr／Ｎ×N1／N2………(6
) (6)式のFr／Ｎは定数であるから、ΔFrはN1／N2と比 例して変化する。
またΔFrは基準発振回路の容量ダイオードに加
える電圧量によつて制御する。第１図の回路で
は、N1／N2はアナログの制御電圧Ｅに、電圧−周波 数変換係数Ｋを掛けたKEで置き換えることによ
り回路条件が成立する。
える電圧量によつて制御する。第１図の回路で
は、N1／N2はアナログの制御電圧Ｅに、電圧−周波 数変換係数Ｋを掛けたKEで置き換えることによ
り回路条件が成立する。
従つてΔFr＝Fr／Ｎ×N1／N2＝Fr／Ｎ×KE
またはＥ＝N1／N2×１／Ｋ
であつて、制御電圧ＥはN1／N2に比例関係という簡
単な条件が成立するから、N1とN2をＤ−Ａ変換
器を通して、アナログ割算器でN1／N2を求めるか、 デジタル割算器でN1／N2を得て、出力をＤ−Ａ変換 したアナログ電圧を利用すればよい。
器を通して、アナログ割算器でN1／N2を求めるか、 デジタル割算器でN1／N2を得て、出力をＤ−Ａ変換 したアナログ電圧を利用すればよい。
以上に詳述したように、本発明のPLL発振器
制御回路によれば、制御電圧と周波数の関係は必
ずしも直線比例ではないが、実施例に述べたよう
に所要変化量が極めて小さいので直線変化として
取り扱うことができ、比較定数Ｋは、希望の周波
数変化範囲が得られるように電圧調整器を設定す
ることで、自動的に所要の値を得る効果がある。
制御回路によれば、制御電圧と周波数の関係は必
ずしも直線比例ではないが、実施例に述べたよう
に所要変化量が極めて小さいので直線変化として
取り扱うことができ、比較定数Ｋは、希望の周波
数変化範囲が得られるように電圧調整器を設定す
ることで、自動的に所要の値を得る効果がある。
第１図は、本発明のPLL発振器制御回路の一
実施例を示すブロツク図であり、第２図は本発明
の他の実施例を示すブロツク図である。 １……電圧制御発振器、２……プログラマブル
分周器、３……位相比較器、４……基準発振器、
５……水晶発振子、６……容量ダイオード、１０
……周波数調整手段、１１，１２……パルス積算
カウンタ、１３，１４，１８……Ｄ−Ａ変換器、
１５，１７……割算器、１６……電圧調整器。
実施例を示すブロツク図であり、第２図は本発明
の他の実施例を示すブロツク図である。 １……電圧制御発振器、２……プログラマブル
分周器、３……位相比較器、４……基準発振器、
５……水晶発振子、６……容量ダイオード、１０
……周波数調整手段、１１，１２……パルス積算
カウンタ、１３，１４，１８……Ｄ−Ａ変換器、
１５，１７……割算器、１６……電圧調整器。
Claims (1)
- 【特許請求の範囲】 １ 電圧制御発振器の発振周波数をプログラマブ
ル分周器を通して基準発振周波数と位相比較し、
その位相差成分をローパスフイルタを通して前記
電圧制御発振器に加えることにより発振周波数を
安定化するPLL発振器において、前記プログラ
マブル分周器の分周比は周波数調整手段の発生す
るパルスを積算するパルス積算カウンタの上位桁
の並列出力N2により設定し、かつパルス積算カ
ウンタの下位桁の並列出力N1と上位桁の並列出
力とを割算器を通して得た出力N1／N2により基準発 振周波数を変化してPLL発振器の下位桁の周波
数を調整するよう構成したことを特徴とする
PLL発振器制御回路。 ２ パルス積算カウンタの下位桁の並列出力N1
と上位桁の並列出力N2とをそれぞれＤ−Ａ変換
してアナログ割算器に加えて得た出力N1／N2により 基準発振周波数を変化させることを特徴とする特
許請求の範囲第１項記載のPLL発振器制御回路。 ３ パルス積算カウンタの下位桁の並列出力N1
と上位桁の並列出力N2とをデジタル割算器に加
えて得たN1／N2をＤ−Ａ変換した出力により基準発 振周波数を変化させることを特徴とする特許請求
の範囲第１項記載のPLL発振器制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048521A JPS58165427A (ja) | 1982-03-26 | 1982-03-26 | Ｐｌｌ発振器制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048521A JPS58165427A (ja) | 1982-03-26 | 1982-03-26 | Ｐｌｌ発振器制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165427A JPS58165427A (ja) | 1983-09-30 |
| JPH0224414B2 true JPH0224414B2 (ja) | 1990-05-29 |
Family
ID=12805654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048521A Granted JPS58165427A (ja) | 1982-03-26 | 1982-03-26 | Ｐｌｌ発振器制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165427A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943634A (ja) * | 1982-09-06 | 1984-03-10 | Trio Kenwood Corp | Ｐｌｌ周波数シンセサイザ |
| US5193013A (en) * | 1990-05-29 | 1993-03-09 | Olive Tree Technology, Inc. | Scanner with non-linearity compensating pixel clock |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412209A (en) * | 1977-06-28 | 1979-01-29 | Alps Electric Co Ltd | Pll tv tuner |
-
1982
- 1982-03-26 JP JP57048521A patent/JPS58165427A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412209A (en) * | 1977-06-28 | 1979-01-29 | Alps Electric Co Ltd | Pll tv tuner |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58165427A (ja) | 1983-09-30 |
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