JPH06132820A - 周波数変換回路 - Google Patents
周波数変換回路Info
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- JPH06132820A JPH06132820A JP4265178A JP26517892A JPH06132820A JP H06132820 A JPH06132820 A JP H06132820A JP 4265178 A JP4265178 A JP 4265178A JP 26517892 A JP26517892 A JP 26517892A JP H06132820 A JPH06132820 A JP H06132820A
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- 238000010586 diagram Methods 0.000 description 15
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- 238000004891 communication Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、通信分野、ディジタル位相同期系
等に利用する周波数合成器に関し、高速引き込みが可能
な新しい周波数合成器を目的とする。 【構成】 本発明の周波数合成器は、新しい制御方法を
用いたパルス除去回路とパルス付加回路を多段使用して
電圧制御発振器（ＶＣＯ）の出力周波数を変化させる。
このパルス除去回路とパルス付加回路を通過した信号
を、従来の周波数合成器より小さい分周比の分周器に入
力するので、帰還周波数が高くなる。従って、基準周波
数を高くすることができ、従来のものより高い帰還周波
数と基準周波数とを比較することで、引き込み時間を大
幅に短縮できる。
等に利用する周波数合成器に関し、高速引き込みが可能
な新しい周波数合成器を目的とする。 【構成】 本発明の周波数合成器は、新しい制御方法を
用いたパルス除去回路とパルス付加回路を多段使用して
電圧制御発振器（ＶＣＯ）の出力周波数を変化させる。
このパルス除去回路とパルス付加回路を通過した信号
を、従来の周波数合成器より小さい分周比の分周器に入
力するので、帰還周波数が高くなる。従って、基準周波
数を高くすることができ、従来のものより高い帰還周波
数と基準周波数とを比較することで、引き込み時間を大
幅に短縮できる。
Description
【０００１】
【産業上の利用分野】周波数合成器を必要とする通信分
野、ディジタル位相同期系など様々な分野で利用でき
る。
野、ディジタル位相同期系など様々な分野で利用でき
る。
【０００２】
【従来の技術】従来の周波数合成器では必要な各周波数
の間隔を基準周波数としていたので、周波数間隔が小さ
い場合には引き込み時間を短縮できなかった。
の間隔を基準周波数としていたので、周波数間隔が小さ
い場合には引き込み時間を短縮できなかった。
【０００３】
【発明が解決しようとする課題】本発明は、パルス除去
回路あるいはパルス付加回路の入力信号あるいは出力を
分周した信号を該回路の制御入力とし、該回路の入力信
号の周波数の非整数倍に相当する周波数の出力信号を得
るので、原理上基準周波数は自由にとれる。従って、基
準周波数を高くすることにより引き込み速度を極めて大
きくできる特微を持っている。
回路あるいはパルス付加回路の入力信号あるいは出力を
分周した信号を該回路の制御入力とし、該回路の入力信
号の周波数の非整数倍に相当する周波数の出力信号を得
るので、原理上基準周波数は自由にとれる。従って、基
準周波数を高くすることにより引き込み速度を極めて大
きくできる特微を持っている。
【０００４】
【課題を解決するための手段】本発明は、パルス除去回
路と分周比Ｍの分周器を図１に示すように接続した装置
であり、入力信号周波数の（１−１／Ｍ）倍に相当する
周波数の出力信号が得られる。もしパルス除去回路の代
わりにパルス付加回路を用いた場合には分周器の分周比
をＬとした場合、入力周波数の（１＋１／Ｌ）倍に相当
するの周波数の出力信号が得られる。
路と分周比Ｍの分周器を図１に示すように接続した装置
であり、入力信号周波数の（１−１／Ｍ）倍に相当する
周波数の出力信号が得られる。もしパルス除去回路の代
わりにパルス付加回路を用いた場合には分周器の分周比
をＬとした場合、入力周波数の（１＋１／Ｌ）倍に相当
するの周波数の出力信号が得られる。
【０００５】この装置でパルス除去回路と分周比が各々
Ｍ１，Ｍ２，・・・，Ｍｎの分周器を用いたｎ個の周波
数変換回路と、パルス付加回路と分周器が各々Ｌ１，Ｌ
２，・・・，Ｌｉの分周器を用いたｉ個の周波数変換回
路を請求項５の方法で図２のように直列接続した装置に
おいて、入力周波数の（１−１／Ｍ１）（１−１／Ｍ
２）・・・（１−１／Ｍｎ）（１＋１／Ｌ１）（１＋１
／Ｌ２）・・・（１＋１／Ｌｉ）倍に相当する出力周波
数が得られる。
Ｍ１，Ｍ２，・・・，Ｍｎの分周器を用いたｎ個の周波
数変換回路と、パルス付加回路と分周器が各々Ｌ１，Ｌ
２，・・・，Ｌｉの分周器を用いたｉ個の周波数変換回
路を請求項５の方法で図２のように直列接続した装置に
おいて、入力周波数の（１−１／Ｍ１）（１−１／Ｍ
２）・・・（１−１／Ｍｎ）（１＋１／Ｌ１）（１＋１
／Ｌ２）・・・（１＋１／Ｌｉ）倍に相当する出力周波
数が得られる。
【０００６】また、前記のパルス除去回路とパルス付加
回路を請求項６の方法で図３０のように並列接続した装
置において、入力周波数の（１＋（・・・（１＋（１＋
（１−（・・・（１−（１−１／Ｍ１）／Ｍ２）・・
・）／Ｍｎ）／Ｌ１）／Ｌ２）・・・）／Ｌｉ）倍に相
当する出力周波数が得られる。
回路を請求項６の方法で図３０のように並列接続した装
置において、入力周波数の（１＋（・・・（１＋（１＋
（１−（・・・（１−（１−１／Ｍ１）／Ｍ２）・・
・）／Ｍｎ）／Ｌ１）／Ｌ２）・・・）／Ｌｉ）倍に相
当する出力周波数が得られる。
【０００７】更に位相比較器、低域通過フィルタ、電圧
制御発振器、請求項５または請求項６の周波数変換器と
固定分周器または可変分周器を図３のように接続した装
置において、電圧制御発振器の出力周波数ｆｏは請求項
５と請求項６の手段によって周波数が変換される。
制御発振器、請求項５または請求項６の周波数変換器と
固定分周器または可変分周器を図３のように接続した装
置において、電圧制御発振器の出力周波数ｆｏは請求項
５と請求項６の手段によって周波数が変換される。
【０００８】このとき請求項５によって変換される周波
数（ｆｃ）は ｆｃ＝ｆｏ（１−１／Ｍ１）（１−１／Ｍ２）・・・ （１−１／Ｍｎ）（１＋１／Ｌ１）（１＋１／Ｌ２）・・・（１＋１／Ｌｉ） となる。
数（ｆｃ）は ｆｃ＝ｆｏ（１−１／Ｍ１）（１−１／Ｍ２）・・・ （１−１／Ｍｎ）（１＋１／Ｌ１）（１＋１／Ｌ２）・・・（１＋１／Ｌｉ） となる。
【０００９】また、請求項６によって変換される周波数
（ｆｃ）は ｆｃ＝ｆｏ（１＋（・・・（１＋（１＋（１−（・・・（１−（１−１／Ｍ１ ）／Ｍ２）・・・）／Ｍｎ）／Ｌ１）／Ｌ２）・・・）／Ｌｉ） となる。このｆｃは更に固定分周器または可変分周器で
１／Ｎに分周され周波数ｆｂの帰還信号を形成し、基準
信号と帰還信号は位相比較器で比較され、その出力信号
は低域通過フィルタを通じて電圧制御発振器に入力さ
れ、基準周波数（ｆｒ）と帰還周波数（ｆｂ）が等しく
なるように制御される。
（ｆｃ）は ｆｃ＝ｆｏ（１＋（・・・（１＋（１＋（１−（・・・（１−（１−１／Ｍ１ ）／Ｍ２）・・・）／Ｍｎ）／Ｌ１）／Ｌ２）・・・）／Ｌｉ） となる。このｆｃは更に固定分周器または可変分周器で
１／Ｎに分周され周波数ｆｂの帰還信号を形成し、基準
信号と帰還信号は位相比較器で比較され、その出力信号
は低域通過フィルタを通じて電圧制御発振器に入力さ
れ、基準周波数（ｆｒ）と帰還周波数（ｆｂ）が等しく
なるように制御される。
【００１０】以上は請求項７の周波数変換回路を用いて
電圧制御発振器の出力周波数を変換する場合について述
べたが、請求項８で示したように周波数変換回路を用い
て固定周波数の信号を周波数変換し、これを基準周波数
として用い電圧制御発振器の出力周波数を固定分周器あ
るいは可変分周器に直接入力して、その出力を帰還周波
数とする手段を用いてもよい。
電圧制御発振器の出力周波数を変換する場合について述
べたが、請求項８で示したように周波数変換回路を用い
て固定周波数の信号を周波数変換し、これを基準周波数
として用い電圧制御発振器の出力周波数を固定分周器あ
るいは可変分周器に直接入力して、その出力を帰還周波
数とする手段を用いてもよい。
【００１１】また、請求項７で電圧制御発振器の出力周
波数が高くなると電力の消費が大きくなる可能性がある
が、この問題は請求項９の方法を用いれば解決ができ
る。請求項９は請求項７の制御方法と同じであるが、図
３１のように図３の電圧制御発振器と多段周波数変換回
路の間に分周比Ｋを持っている分周器を設置して、電圧
制御発振器の高い出力周波数をある程度低い周波数（ｆ
ｋ）に落とし、この低い周波数（ｆｋ）を請求項１、
３、５または６に記載の周波数を変換する周波数変換手
段の入力となるので、電力の消費を大幅に減少すること
ができる。
波数が高くなると電力の消費が大きくなる可能性がある
が、この問題は請求項９の方法を用いれば解決ができ
る。請求項９は請求項７の制御方法と同じであるが、図
３１のように図３の電圧制御発振器と多段周波数変換回
路の間に分周比Ｋを持っている分周器を設置して、電圧
制御発振器の高い出力周波数をある程度低い周波数（ｆ
ｋ）に落とし、この低い周波数（ｆｋ）を請求項１、
３、５または６に記載の周波数を変換する周波数変換手
段の入力となるので、電力の消費を大幅に減少すること
ができる。
【００１２】
【作用】各分周器の分周比Ｍ１，Ｍ２，・・・，Ｍｎ，
Ｌ１，Ｌ２，・・・，Ｌｉの組合せを変えることによっ
て電圧制御発振器の出力周波数を変えることができる
が、各分周比を変えてから電圧制御発振器の出力周波数
が一定になるまでの時間（引き込み時間）は基準周波数
（ｆｒ）に反比例する。従って、基準周波数（ｆｒ）を
高くすることにより引き込み時間を短縮できる。
Ｌ１，Ｌ２，・・・，Ｌｉの組合せを変えることによっ
て電圧制御発振器の出力周波数を変えることができる
が、各分周比を変えてから電圧制御発振器の出力周波数
が一定になるまでの時間（引き込み時間）は基準周波数
（ｆｒ）に反比例する。従って、基準周波数（ｆｒ）を
高くすることにより引き込み時間を短縮できる。
【００１３】
【実施例】請求項５を用いた請求項７の実施例としてパ
ルス除去回路を直列に接続した場合に対して考える。
ルス除去回路を直列に接続した場合に対して考える。
【００１４】２５ＫＨｚの基準周波数を用いる従来の周
波数合成器の場合、出力周波数（ｆｏ）を１．４００Ｇ
Ｈｚから１．４１２６ＧＨｚに変化させるとき、分周器
の分周比（Ｎ）を５６０００から５６５０４に変化させ
なければならないが、本発明の周波数合成器の場合、分
周器の分周比（Ｎ）を５５０に固定して帰還周波数と基
準周波数を２．５ＭＨｚにし、３段周波数変換器の各分
周器の分周比（Ｍ１，Ｍ２，Ｍ３）を１１２，１８５，
２７６から５５，１９２，２９４に変えることによって
従来の周波数合成器と同じ周波数変化が得られる。
波数合成器の場合、出力周波数（ｆｏ）を１．４００Ｇ
Ｈｚから１．４１２６ＧＨｚに変化させるとき、分周器
の分周比（Ｎ）を５６０００から５６５０４に変化させ
なければならないが、本発明の周波数合成器の場合、分
周器の分周比（Ｎ）を５５０に固定して帰還周波数と基
準周波数を２．５ＭＨｚにし、３段周波数変換器の各分
周器の分周比（Ｍ１，Ｍ２，Ｍ３）を１１２，１８５，
２７６から５５，１９２，２９４に変えることによって
従来の周波数合成器と同じ周波数変化が得られる。
【００１５】基準周波数２．５ＭＨｚ、固定分周器の分
周比Ｎ＝５５０，ｆｃ＝１．３７５ＧＨｚ，周波数変換
回路として分周比が各々Ｍ１，Ｍ２，Ｍ３の３個の周波
数変換回路を用いた場合Ｍ１，Ｍ２，Ｍ３の値を図１３
〜図２８に示す表のように選ぶことにより周波数１．４
００ＧＨｚ〜１．４２５ＧＨｚの間で２５ＫＨｚ間隔の
出力周波数１００１個が±１０２Ｈｚ〜０Ｈｚの誤差範
囲ですべて得られる。
周比Ｎ＝５５０，ｆｃ＝１．３７５ＧＨｚ，周波数変換
回路として分周比が各々Ｍ１，Ｍ２，Ｍ３の３個の周波
数変換回路を用いた場合Ｍ１，Ｍ２，Ｍ３の値を図１３
〜図２８に示す表のように選ぶことにより周波数１．４
００ＧＨｚ〜１．４２５ＧＨｚの間で２５ＫＨｚ間隔の
出力周波数１００１個が±１０２Ｈｚ〜０Ｈｚの誤差範
囲ですべて得られる。
【００１６】従って、１．４００ＧＨｚから１．４２５
ＧＨｚの間で、２５ＫＨｚ間隔の１００１個の周波数に
対応するＭ１，Ｍ２，Ｍ３の値を予めＲＯＭなどに記憶
しておけば、Ｍ１，Ｍ２，Ｍ３を変えることにより上記
の１００１個の周波数間の切り換えが可能である。
ＧＨｚの間で、２５ＫＨｚ間隔の１００１個の周波数に
対応するＭ１，Ｍ２，Ｍ３の値を予めＲＯＭなどに記憶
しておけば、Ｍ１，Ｍ２，Ｍ３を変えることにより上記
の１００１個の周波数間の切り換えが可能である。
【００１７】ここまでは図３の分周器の分周比（Ｎ）を
固定としたが、上の例と同じように電圧制御発振器の出
力周波数間隔および基準周波数（ｆｒ）をそれぞれ２５
ＫＨｚおよび２．５ＭＨｚの条件の下で、Ｎを可変と
し、ｆｃ＝Ｎ×２．５ＭＨｚとなるように該周波数変換
回路の各分周器の分周比（Ｍ１，Ｍ２，Ｍ３）を選ぶこ
とにより電圧制御発振器の出力周波数の間隔の誤差を±
０．５Ｈｚ以下におさえることができる。図２９は上記
のＮとｆｃの条件を満足する２５ＫＨｚ間隔の１００１
個の電圧制御発振器の出力周波数のうちの一部を示す。
固定としたが、上の例と同じように電圧制御発振器の出
力周波数間隔および基準周波数（ｆｒ）をそれぞれ２５
ＫＨｚおよび２．５ＭＨｚの条件の下で、Ｎを可変と
し、ｆｃ＝Ｎ×２．５ＭＨｚとなるように該周波数変換
回路の各分周器の分周比（Ｍ１，Ｍ２，Ｍ３）を選ぶこ
とにより電圧制御発振器の出力周波数の間隔の誤差を±
０．５Ｈｚ以下におさえることができる。図２９は上記
のＮとｆｃの条件を満足する２５ＫＨｚ間隔の１００１
個の電圧制御発振器の出力周波数のうちの一部を示す。
【００１８】また、請求項６の方法としてパルス除去回
路を並列に用いた場合、図３０に示したようにパルス除
去回路を並列に接続し、分周器の分周比Ｎを可変とし、
上記の条件の下で２５ＫＨｚ間隔の１００１個の電圧制
御発振器の出力周波数を満足する３段周波数変換回路の
各分周比Ｍ１，Ｍ２，Ｍ３と、そのとき分周器の分周比
Ｎを得ることができる。
路を並列に用いた場合、図３０に示したようにパルス除
去回路を並列に接続し、分周器の分周比Ｎを可変とし、
上記の条件の下で２５ＫＨｚ間隔の１００１個の電圧制
御発振器の出力周波数を満足する３段周波数変換回路の
各分周比Ｍ１，Ｍ２，Ｍ３と、そのとき分周器の分周比
Ｎを得ることができる。
【００１９】図３２と図３３は請求項９の実施例を示し
ている。図３２と図３３では電圧制御発振器の出力周波
数（ｆｏ）を図３１の分周器の分周比（Ｋ）によって１
／Ｋに落とした周波数（ｆｋ）を用いて請求項５と請求
項６を適用したものである。まず、図３２はＫを１０、
パルス除去回路は直列に接続、周波数変換回路の段数３
段、基準周波数１ＭＨｚ、出力周波数（ｆｏ）の変化範
囲１．４００ＧＨｚ〜１．４２５ＧＨｚ、出力周波数の
間隔２５ＫＨｚとした場合、周波数変換回路の各分周比
Ｍ１，Ｍ２，Ｍ３と可変分周器の分周比Ｎを示してい
る。図３３はＫを８、パルス除去回路は並列に接続、他
は図３２と同じ条件の下で、周波数変換回路の各分周比
Ｍ１，Ｍ２，Ｍ３と、そのとき分周器の分周比Ｎを示し
ている。図３２は電圧制御発振器の出力周波数の間隔
（２５ＫＨｚ）の誤差を±１３７Ｈｚ以下、図３３は±
２３Ｈｚ以下におさえることができる。図３２と図３３
は各２５ＫＨｚ間隔の１００１個の電圧制御発振器の出
力周波数のうちの一部を示す。請求項９は電圧制御発振
器の出力周波数（ｆｏ）が高くなって消費電力が大きい
場合、ｆｏを１／Ｋに落とすことにより電力の消費を大
幅に減少できる。請求項９の実施例の図３２と図３３は
請求項７の実施例と異なり、基準周波数を１ＭＨｚと設
定して周波数変換回路の各分周比Ｍ１，Ｍ２，Ｍ３と、
そのとき分周器の分周比Ｎを示している。この理由は請
求項７と同じように基準周波数を２．５ＭＨｚと設定す
れば、出力周波数の間隔にかなり大きな誤差が生ずるか
らである。しかし、請求項９の実施例の図３２と図３３
は周波数変換回路の段数を３段を使用しているが、段数
を増加することにより基準周波数を２．５ＭＨｚに設定
しても、出力周波数の間隔（２５ＫＨｚ）の誤差が小さ
い１００１個の出力周波数（ｆｏ）を得ることができ
る。
ている。図３２と図３３では電圧制御発振器の出力周波
数（ｆｏ）を図３１の分周器の分周比（Ｋ）によって１
／Ｋに落とした周波数（ｆｋ）を用いて請求項５と請求
項６を適用したものである。まず、図３２はＫを１０、
パルス除去回路は直列に接続、周波数変換回路の段数３
段、基準周波数１ＭＨｚ、出力周波数（ｆｏ）の変化範
囲１．４００ＧＨｚ〜１．４２５ＧＨｚ、出力周波数の
間隔２５ＫＨｚとした場合、周波数変換回路の各分周比
Ｍ１，Ｍ２，Ｍ３と可変分周器の分周比Ｎを示してい
る。図３３はＫを８、パルス除去回路は並列に接続、他
は図３２と同じ条件の下で、周波数変換回路の各分周比
Ｍ１，Ｍ２，Ｍ３と、そのとき分周器の分周比Ｎを示し
ている。図３２は電圧制御発振器の出力周波数の間隔
（２５ＫＨｚ）の誤差を±１３７Ｈｚ以下、図３３は±
２３Ｈｚ以下におさえることができる。図３２と図３３
は各２５ＫＨｚ間隔の１００１個の電圧制御発振器の出
力周波数のうちの一部を示す。請求項９は電圧制御発振
器の出力周波数（ｆｏ）が高くなって消費電力が大きい
場合、ｆｏを１／Ｋに落とすことにより電力の消費を大
幅に減少できる。請求項９の実施例の図３２と図３３は
請求項７の実施例と異なり、基準周波数を１ＭＨｚと設
定して周波数変換回路の各分周比Ｍ１，Ｍ２，Ｍ３と、
そのとき分周器の分周比Ｎを示している。この理由は請
求項７と同じように基準周波数を２．５ＭＨｚと設定す
れば、出力周波数の間隔にかなり大きな誤差が生ずるか
らである。しかし、請求項９の実施例の図３２と図３３
は周波数変換回路の段数を３段を使用しているが、段数
を増加することにより基準周波数を２．５ＭＨｚに設定
しても、出力周波数の間隔（２５ＫＨｚ）の誤差が小さ
い１００１個の出力周波数（ｆｏ）を得ることができ
る。
【００２０】さらに、上記の例の中で請求項７の分周器
の分周比Ｎを固定した場合を下記の実験で実証した。引
き込み時間（Ｔ）は、上記に説明したように基準周波数
（ｆｒ）と帰還周波数（ｆｂ）の影響を大きく受ける。
従って、分周比（Ｎ）を小さくし、基準周波数（ｆｒ）
と帰還周波数（ｆｂ）を大きくするとループ利得（Ｎに
反比例）は大きくなり、引き込み速度も速くなる。従来
は図４で示すように、Ｄ／Ａ変換器によるバイアス電圧
（Ｖｒ）とリセット回路を共に使用することによって速
い引き込み速度を得ていた。
の分周比Ｎを固定した場合を下記の実験で実証した。引
き込み時間（Ｔ）は、上記に説明したように基準周波数
（ｆｒ）と帰還周波数（ｆｂ）の影響を大きく受ける。
従って、分周比（Ｎ）を小さくし、基準周波数（ｆｒ）
と帰還周波数（ｆｂ）を大きくするとループ利得（Ｎに
反比例）は大きくなり、引き込み速度も速くなる。従来
は図４で示すように、Ｄ／Ａ変換器によるバイアス電圧
（Ｖｒ）とリセット回路を共に使用することによって速
い引き込み速度を得ていた。
【００２１】しかし、ＶＣＯの周波数特性を正確に把握
することは極めて難しく、また、その特性が分かってい
てもバイアス電圧を補正のは困難である。しかし、本発
明の周波数合成器は、前記のように基準周波数（ｆｒ）
と帰還周波数（ｆｂ）を従来の周波数合成器の１００倍
に高めることができ、また低域フィルタの時定数を小さ
くすることができるので、極めて高速の引き込みが可能
であり、たとえバイアス電圧に誤差があっても従来の周
波数合成器より高速引き込みが可能である。特に、バイ
アス電圧を正規の１００％加えると、引き込み時間は極
めて短くなり、ステップ周波数（周波数間隔）の１周期
の１／１０程度におさめることができる。
することは極めて難しく、また、その特性が分かってい
てもバイアス電圧を補正のは困難である。しかし、本発
明の周波数合成器は、前記のように基準周波数（ｆｒ）
と帰還周波数（ｆｂ）を従来の周波数合成器の１００倍
に高めることができ、また低域フィルタの時定数を小さ
くすることができるので、極めて高速の引き込みが可能
であり、たとえバイアス電圧に誤差があっても従来の周
波数合成器より高速引き込みが可能である。特に、バイ
アス電圧を正規の１００％加えると、引き込み時間は極
めて短くなり、ステップ周波数（周波数間隔）の１周期
の１／１０程度におさめることができる。
【００２２】本発明の周波数合成器の特性を確認するた
めに、次のようなパラメータを用いて本発明の周波数合
成器と従来の周波数合成器との引き込み時間を比較検討
する。
めに、次のようなパラメータを用いて本発明の周波数合
成器と従来の周波数合成器との引き込み時間を比較検討
する。
【００２３】◆ 周波数合成器の共通パラメータ 出力周波数（ｆｏ）の変化範囲：４．１ＭＨｚ〜４．２
ＭＨｚ 出力周波数間隔（Δｆ）：１００Ｈｚ 出力周波数の変化分：４０７ステップ（４０７個の周波
数間隔） ４．１００１ＭＨｚ〜４．１４０８ＭＨｚ（４０．７Ｋ
Ｈｚ） ◆ 本発明の周波数合成器のパラメータ 固定分周器の入力周波数（ｆ３）：４．０ＭＨｚ 基準周波数（ｆｒ）：１０ＫＨｚ 固定分周器の分周比（Ｎ）：４００ ◆ 従来の周波数合成器のパラメータ 基準周波数（ｆｒ）：１００Ｈｚ 分周器の分周比（Ｎ）：４１，０００〜４２，０００ ２つの実験パラメータは同じ出力周波数の変化分を持っ
ているが、本発明の周波数合成器は、多段の周波数変換
器を使用することによって基準周波数を上げ、分周比を
下げることができる。
ＭＨｚ 出力周波数間隔（Δｆ）：１００Ｈｚ 出力周波数の変化分：４０７ステップ（４０７個の周波
数間隔） ４．１００１ＭＨｚ〜４．１４０８ＭＨｚ（４０．７Ｋ
Ｈｚ） ◆ 本発明の周波数合成器のパラメータ 固定分周器の入力周波数（ｆ３）：４．０ＭＨｚ 基準周波数（ｆｒ）：１０ＫＨｚ 固定分周器の分周比（Ｎ）：４００ ◆ 従来の周波数合成器のパラメータ 基準周波数（ｆｒ）：１００Ｈｚ 分周器の分周比（Ｎ）：４１，０００〜４２，０００ ２つの実験パラメータは同じ出力周波数の変化分を持っ
ているが、本発明の周波数合成器は、多段の周波数変換
器を使用することによって基準周波数を上げ、分周比を
下げることができる。
【００２４】図５と図６は電圧制御発振器（ＶＣＯ）の
入力にバイアス電圧を加えず、また分周器にリセットを
加えない場合の従来の周波数合成器と本発明の周波数合
成器の引き込み時間を示している。
入力にバイアス電圧を加えず、また分周器にリセットを
加えない場合の従来の周波数合成器と本発明の周波数合
成器の引き込み時間を示している。
【００２５】従来の方式では引き込み時間は７ｓｅｃで
あるのに対し、本発明の方式では０．１ｓｅｃ程度であ
り、本発明の周波数合成器はバイアス電圧とリセット信
号を加えなくても引き込み時間は相当改善されているこ
とが分かる。
あるのに対し、本発明の方式では０．１ｓｅｃ程度であ
り、本発明の周波数合成器はバイアス電圧とリセット信
号を加えなくても引き込み時間は相当改善されているこ
とが分かる。
【００２６】また、図７、図８と図９（図８の時間軸を
拡大したもの）は切り換えるとき、図４に示すように新
しい周波数に相当するバイアス電圧をD/A変換器よりＶ
ＣＯに加え、制御装置（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）に
より基準周波数分周器と固定分周器をリセットし、初期
化した場合の引き込み時間を示す。
拡大したもの）は切り換えるとき、図４に示すように新
しい周波数に相当するバイアス電圧をD/A変換器よりＶ
ＣＯに加え、制御装置（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）に
より基準周波数分周器と固定分周器をリセットし、初期
化した場合の引き込み時間を示す。
【００２７】この場合、従来の方式では引き込み時間が
約６００ｍｓｅｃであるのに対し、本方式では約１ｍｓ
ｅｃになっており改善効果が著しいことがわかる。従っ
て、本発明の周波数合成器の引き込み時間は従来の周波
数合成器の基準周波数（周波数間隔）の周期の１０分の
１程度となる。
約６００ｍｓｅｃであるのに対し、本方式では約１ｍｓ
ｅｃになっており改善効果が著しいことがわかる。従っ
て、本発明の周波数合成器の引き込み時間は従来の周波
数合成器の基準周波数（周波数間隔）の周期の１０分の
１程度となる。
【００２８】このことを前記の例に示した周波数範囲
１．４００ＧＨｚ〜１．４２５ＧＨｚ、周波数間隔２５
ＫＨｚ、基準周波数２．５ＭＨｚの場合にあてはめてみ
ると引き込み時間は４μｓｅｃとなる。
１．４００ＧＨｚ〜１．４２５ＧＨｚ、周波数間隔２５
ＫＨｚ、基準周波数２．５ＭＨｚの場合にあてはめてみ
ると引き込み時間は４μｓｅｃとなる。
【００２９】また、基準周波数を２５ＭＨｚに上げると
引き込み時間が０．４μｓｅｃ程度になる筈であるが、
この場合には分周器の分周比（Ｎ）が小さいため分周器
出力の位相ジッタがかなり大きくなるので、周波数合成
器出力のスプリアス成分が多くなり、適当ではない。
引き込み時間が０．４μｓｅｃ程度になる筈であるが、
この場合には分周器の分周比（Ｎ）が小さいため分周器
出力の位相ジッタがかなり大きくなるので、周波数合成
器出力のスプリアス成分が多くなり、適当ではない。
【００３０】しかし、周波数を切り換えた直後は基準周
波数を２５ＭＨｚとし、その後で２．５ＭＨｚにするこ
とにより引き込み時間を４μｓｅｃよりさらに短くする
ことができ、１μｓｅｃ以下にすることも不可能ではな
いと思われる。
波数を２５ＭＨｚとし、その後で２．５ＭＨｚにするこ
とにより引き込み時間を４μｓｅｃよりさらに短くする
ことができ、１μｓｅｃ以下にすることも不可能ではな
いと思われる。
【００３１】また、ＶＣＯは温度変化によって周波数ド
リフトが発生するので、このドリフト特性が引き込み時
間に与える影響を検討しなければならない。図１０と図
１１はＶＣＯの周波数ドリフトによる引き込み特性の変
化を把握するため、ＶＣＯの入力バイアス電圧を正規電
圧の９５％加えた時の引き込み時間を示す。５％のドリ
フトが発生しても本発明の周波数合成器の引き込み時間
はステップ周波数（周波数間隔）の周期の４周期程度に
おさめられることが分かる。
リフトが発生するので、このドリフト特性が引き込み時
間に与える影響を検討しなければならない。図１０と図
１１はＶＣＯの周波数ドリフトによる引き込み特性の変
化を把握するため、ＶＣＯの入力バイアス電圧を正規電
圧の９５％加えた時の引き込み時間を示す。５％のドリ
フトが発生しても本発明の周波数合成器の引き込み時間
はステップ周波数（周波数間隔）の周期の４周期程度に
おさめられることが分かる。
【００３２】図１２は本発明の周波数合成器の出力スペ
クトラムであり、スプリアスが小さいことがわかる。
クトラムであり、スプリアスが小さいことがわかる。
【００３３】
【発明の効果】高速引き込みが要求されるすべての分
野、特に周波数ホッピング・スベクトル拡散通信方式や
移動無線通データ通信方式など高速周波数切換が必要な
分野での効果が大である。
野、特に周波数ホッピング・スベクトル拡散通信方式や
移動無線通データ通信方式など高速周波数切換が必要な
分野での効果が大である。
【図１】本発明の１、２、３及び４の実施例の周波数変
換器を示す図である。
換器を示す図である。
【図２】本発明の５実施例の多段周波数変換回路を示す
図である。
図である。
【図３】本発明の７実施例の周波数合成器を示す図であ
る。
る。
【図４】本発明の７実施例を実現するために使用した回
路の全体構成図である。
路の全体構成図である。
【図５】バイアス電圧とリセットを加えない場合の従来
の周波数合成器の引き込み時間を示す図である。
の周波数合成器の引き込み時間を示す図である。
【図６】本発明の７実施例としてバイアス電圧とリセッ
トを加えない場合の本発明の周波数合成器の引き込み時
間を示す図である。
トを加えない場合の本発明の周波数合成器の引き込み時
間を示す図である。
【図７】バイアスとリセットを加えた場合の従来の周波
数合成器の引き込み時間を示す図である。
数合成器の引き込み時間を示す図である。
【図８】バイアスとリセットを加えた場合の本発明の周
波数合成器の引き込み時間を示す図である。
波数合成器の引き込み時間を示す図である。
【図９】図８の時間軸を拡大した引き込み時間を示す図
である。
である。
【図１０】バイアス電圧誤差がある場合の従来の周波数
合成器の引き込み時間を示す図である。
合成器の引き込み時間を示す図である。
【図１１】バイアス電圧誤差がある場合の本発明の周波
数合成器の引き込み時間を示す図である。
数合成器の引き込み時間を示す図である。
【図１２】本発明の周波数合成器の出力信号のスペクト
ルを示す図である。
ルを示す図である。
【図１３】本発明の３段周波数変換回路の分周比の例を
示す図表（その１）である。
示す図表（その１）である。
【図１４】本発明の３段周波数変換回路の分周比の例を
示す図表（その２）である。
示す図表（その２）である。
【図１５】本発明の３段周波数変換回路の分周比の例を
示す図表（その３）である。
示す図表（その３）である。
【図１６】本発明の３段周波数変換回路の分周比の例を
示す図表（その４）である。
示す図表（その４）である。
【図１７】本発明の３段周波数変換回路の分周比の例を
示す図表（その５）である。
示す図表（その５）である。
【図１８】本発明の３段周波数変換回路の分周比の例を
示す図表（その６）である。
示す図表（その６）である。
【図１９】本発明の３段周波数変換回路の分周比の例を
示す図表（その７）である。
示す図表（その７）である。
【図２０】本発明の３段周波数変換回路の分周比の例を
示す図表（その８）である。
示す図表（その８）である。
【図２１】本発明の３段周波数変換回路の分周比の例を
示す図表（その９）である。
示す図表（その９）である。
【図２２】本発明の３段周波数変換回路の分周比の例を
示す図表（その１０）である。
示す図表（その１０）である。
【図２３】本発明の３段周波数変換回路の分周比の例を
示す図表（その１１）である。
示す図表（その１１）である。
【図２４】本発明の３段周波数変換回路の分周比の例を
示す図表（その１２）である。
示す図表（その１２）である。
【図２５】本発明の３段周波数変換回路の分周比の例を
示す図表（その１３）である。
示す図表（その１３）である。
【図２６】本発明の３段周波数変換回路の分周比の例を
示す図表（その１４）である。
示す図表（その１４）である。
【図２７】本発明の３段周波数変換回路の分周比の例を
示す図表（その１５）である。
示す図表（その１５）である。
【図２８】本発明の３段周波数変換回路の分周比の例を
示す図表（その１６）である。
示す図表（その１６）である。
【図２９】可変分周器を用いる周波数合成器の各分周器
の例を示す図である。
の例を示す図である。
【図３０】本発明の６実施例の多段周波数変換回路を示
す図である。
す図である。
【図３１】本発明の９実施例の周波数合成器を示す図で
ある。
ある。
【図３２】本発明の３段周波数変換回路の分周比と分周
器の分周比Ｎを示す図表である。
器の分周比Ｎを示す図表である。
【図３３】本発明の３段周波数変換回路の分周比と分周
器の分周比Ｎを示す図表である。
器の分周比Ｎを示す図表である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮城 弘 神奈川県横浜市港北区新吉田町1265−１− 204
Claims (9)
- 【請求項１】 パルス除去回路の入力信号、または出力
信号を分周した信号を該回路の制御入力とし、該回路の
入力信号の周波数の非整数倍に相当する周波数の出力信
号を得ることを特微とする周波数変換回路。 - 【請求項２】 前記非整数倍は前記分周器の分周比をＭ
としたとき、（１−１／Ｍ）倍であることを特微とする
請求項１記載の周波数変換回路。 - 【請求項３】 パルス付加回路の入力信号、または出力
信号を分周した信号を該回路の制御入力とし、該回路の
入力信号の周波数の非整数倍に相当する周波数の出力信
号を得ることを特徴とする周波数変換回路。 - 【請求項４】 前記非整数倍は前記分周器の分周比をＬ
としたとき、（１＋１／Ｌ）倍であることを特微とする
請求項３記載の周波数変換回路。 - 【請求項５】 請求項１あるいは３記載の周波数変換回
路、または請求項１および３の周波数変換回路の復数個
を直列に組み合わせることによって構成されることを特
徴とする多段周波数変換回路。 - 【請求項６】 請求項１あるいは３記載の周波数変換回
路、または請求項１および３記載の周波数変換回路の復
数個を図３０に示すように並列に組み合わせること、あ
るいは請求項１、３、５記載の周波数変換回路と共に組
み合わせることによって構成されることを特徴とする多
段周波数変換回路。 - 【請求項７】 基準周波数と帰還周波数とを比較する位
相比較手段と、 該位相比較手段に接続され低域周波数を通過させるフィ
ルタ手段と、該フィルタ手段に接続された電圧制御型発
振手段と、 前記電圧制御型発振手段による発振信号を入力とする請
求項１、３、５または６に記載の周波数を変換する周波
数変換手段と、 前記周波数変換手段による出力を分周し、前記帰還周波
数を形成する分周手段とから成り、 前記基準周波数と前記帰還周波数が等しくなるように制
御されることを特徴とする周波数合成器。 - 【請求項８】 固定周波数の発振手段による信号を入力
とし、請求項１、３、５または６記載の周波数を変換す
る周波数変換手段と、 該周波数変換手段による出力信号を基準周波数とし該基
準周波数と帰還周波数とを比較する位相比較手段と、 該位相比較手段に接続され、低域周波数を通過させるフ
ィルタ手段と、 該フィルタに接続され電圧に対応した周波数を発生する
電圧制御型発振手段と、 前記電圧制御発振手段による発振信号を分周し、前記帰
還周波数を形成する分周手段とから成り、 前記基準周波数と前記帰還周波数が等しくなるように制
御されることを特徴とする周波数合成器。 - 【請求項９】 前記請求項７の電圧制御発振手段と請求
項１、３、５または６記載の周波数を変換する周波数変
換手段の間に図３１に示すように分周器を設置し、分周
器のある分周比によって電圧制御発振手段の出力信号の
周波数を低くし、低くした周波数を請求項１、３、５ま
たは６記載の周波数を変換する周波数変換手段の入力と
し、その他は請求項７と同じように動作することを特徴
とする周波数合成器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26517892A JP3425976B2 (ja) | 1991-10-17 | 1992-10-02 | 周波数変換回路 |
| EP19920921477 EP0563400A1 (en) | 1991-10-17 | 1992-10-16 | Frequency converter, multistage frequency converter, and frequency synthesizer using them |
| PCT/JP1992/001349 WO1993008645A1 (en) | 1991-10-17 | 1992-10-16 | Frequency converter, multistage frequency converter, and frequency synthesizer using them |
| US08/482,797 US5578968A (en) | 1991-10-17 | 1995-06-07 | Frequency converter, multistage frequency converter and frequency synthesizer utilizing them |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP26978491 | 1991-10-17 | ||
| JP4-237532 | 1992-09-07 | ||
| JP23753292 | 1992-09-07 | ||
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| JP (1) | JP3425976B2 (ja) |
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- 1995-06-07 US US08/482,797 patent/US5578968A/en not_active Expired - Fee Related
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Legal Events
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Free format text: PAYMENT UNTIL: 20080509 Year of fee payment: 5 |
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