JPH04286248A - ベースバンド遅延検波器 - Google Patents
ベースバンド遅延検波器Info
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- JPH04286248A JPH04286248A JP3074777A JP7477791A JPH04286248A JP H04286248 A JPH04286248 A JP H04286248A JP 3074777 A JP3074777 A JP 3074777A JP 7477791 A JP7477791 A JP 7477791A JP H04286248 A JPH04286248 A JP H04286248A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はπ／４シフトＱＰＳＫ方
式などにおけるベースバンド遅延検波器に関し、特に遅
延検波演算後の出力に基づき遅延検波に用いるクロック
位相を制御しつつクロックを発生するベースバンド遅延
検波器に関する。
式などにおけるベースバンド遅延検波器に関し、特に遅
延検波演算後の出力に基づき遅延検波に用いるクロック
位相を制御しつつクロックを発生するベースバンド遅延
検波器に関する。
【０００２】
【従来の技術】従来のπ／４シフトＱＰＳＫベースバン
ド遅延検波器の構成例が図６に示される。図中、５１、
５２は入力されたＩＦ信号をベースバンド帯に変換する
ミクサ、５３はベースバンド帯への変換のためのローカ
ル信号を発生するローカル発振器、５４はローカル信号
をπ／２位相シフトするπ／２移相器、５５、５６は変
換後のベースバンド信号の和成分をカットし差成分を通
す低域フィルタ、５７、５８はＡ／Ｄ変換器、５９はベ
ースバンド信号に基づきＩチャネルおよびＱチャネルデ
ータを遅延検波演算する演算回路、６３はＡ／Ｄ変換器
５７、５８、演算回路５９で用いるタイミングクロック
を発生するクロック発生器、６０、６１は演算データを
データ識別するデータ識別器、６２は並直列変換器、６
４は演算回路５９の出力のエッジ検出を行いタイミング
抽出してデータ識別器６０、６１および並直列変換器６
２で用いるクロックを再生するＢＴＲ（Ｂｉｔ Ｔｉｍ
ｉｎｇ Ｒｅｃｏｖａｒｙ）回路である。
ド遅延検波器の構成例が図６に示される。図中、５１、
５２は入力されたＩＦ信号をベースバンド帯に変換する
ミクサ、５３はベースバンド帯への変換のためのローカ
ル信号を発生するローカル発振器、５４はローカル信号
をπ／２位相シフトするπ／２移相器、５５、５６は変
換後のベースバンド信号の和成分をカットし差成分を通
す低域フィルタ、５７、５８はＡ／Ｄ変換器、５９はベ
ースバンド信号に基づきＩチャネルおよびＱチャネルデ
ータを遅延検波演算する演算回路、６３はＡ／Ｄ変換器
５７、５８、演算回路５９で用いるタイミングクロック
を発生するクロック発生器、６０、６１は演算データを
データ識別するデータ識別器、６２は並直列変換器、６
４は演算回路５９の出力のエッジ検出を行いタイミング
抽出してデータ識別器６０、６１および並直列変換器６
２で用いるクロックを再生するＢＴＲ（Ｂｉｔ Ｔｉｍ
ｉｎｇ Ｒｅｃｏｖａｒｙ）回路である。
【０００３】いま、入力ＩＦ信号を、ｃｏｓ（ωＣ ｔ
＋φ）、ローカル信号をｃｏｓ（ωＬ ｔ＋θ）とする
。ここでφは変調信号成分であり、ωＣ ≒ωＬ であ
るものとする。
＋φ）、ローカル信号をｃｏｓ（ωＬ ｔ＋θ）とする
。ここでφは変調信号成分であり、ωＣ ≒ωＬ であ
るものとする。
【０００４】ＩＦ信号を２分岐し、二つのミクサ５１、
５２にそれぞれ入力する。さらに一方のミクサ５１には
ローカル信号ｃｏｓ（ωＬ ｔ＋θ）を入力し、もう一
方のミクサ５２にはローカル信号の位相をπ／２進ませ
た−ｓｉｎ（ωＬ ｔ＋θ）を入力する。各ミクサ５１
、５２からは２入力の信号の和成分と差成分が出力され
るので、これを低域フィルタ５５、５６にそれぞれ通し
て和成分は減衰させる。ここで、差成分はそれぞれ、ｃ
ｏｓ（Δωｔ＋φ−θ）、ｓｉｎ（Δωｔ＋φ−θ）と
表せる。ここでΔω＝ωＣ −ωＬ である。
５２にそれぞれ入力する。さらに一方のミクサ５１には
ローカル信号ｃｏｓ（ωＬ ｔ＋θ）を入力し、もう一
方のミクサ５２にはローカル信号の位相をπ／２進ませ
た−ｓｉｎ（ωＬ ｔ＋θ）を入力する。各ミクサ５１
、５２からは２入力の信号の和成分と差成分が出力され
るので、これを低域フィルタ５５、５６にそれぞれ通し
て和成分は減衰させる。ここで、差成分はそれぞれ、ｃ
ｏｓ（Δωｔ＋φ−θ）、ｓｉｎ（Δωｔ＋φ−θ）と
表せる。ここでΔω＝ωＣ −ωＬ である。
【０００５】ここで、Δω＝０の場合、上記の差成分は
ｃｏｓ（φ−θ）、ｓｉｎ（φ−θ）となり、低域フィ
ルタ通過後の信号で時間と共に変化するのはφのみなの
で、アイパターンは止まってみえる。この時、ＩＦ信号
とローカル信号の位相差θがあるため、アイパターンは
θの値により図７に示されるように、（Ａ）の状態、（
Ｂ）の状態、あるいはこれらの中間の状態となる。また
、Δω≠０の場合は、時間の経過と共に、（Ａ）→（Ｂ
）→（Ａ）→（Ｂ）→・・・・と除々に変化する。
ｃｏｓ（φ−θ）、ｓｉｎ（φ−θ）となり、低域フィ
ルタ通過後の信号で時間と共に変化するのはφのみなの
で、アイパターンは止まってみえる。この時、ＩＦ信号
とローカル信号の位相差θがあるため、アイパターンは
θの値により図７に示されるように、（Ａ）の状態、（
Ｂ）の状態、あるいはこれらの中間の状態となる。また
、Δω≠０の場合は、時間の経過と共に、（Ａ）→（Ｂ
）→（Ａ）→（Ｂ）→・・・・と除々に変化する。
【０００６】ベースバンド遅延検波器では、ωＣ とω
Ｌ は非同期であるので、アイパターンは常に変化して
いる。
Ｌ は非同期であるので、アイパターンは常に変化して
いる。
【０００７】低域フィルタ５５、５６を通過後、Ａ／Ｄ
変換器５７、５８でＡ／Ｄ変換した信号をＸＫ 、ＹＫ
とする。 ＸＫ ＝ｃｏｓ（ΔωｔＫ ＋φＫ −θ）ＹＫ ＝ｓ
ｉｎ（ΔωｔＫ ＋φＫ −θ）
変換器５７、５８でＡ／Ｄ変換した信号をＸＫ 、ＹＫ
とする。 ＸＫ ＝ｃｏｓ（ΔωｔＫ ＋φＫ −θ）ＹＫ ＝ｓ
ｉｎ（ΔωｔＫ ＋φＫ −θ）
【０００８】演算回路
５９では、これらの信号ＸＫ 、ＹＫ に対して以下の
演算を行う。 ＩＫ ’＝ＸＫ ＸＫ−１ ＋ＹＫ ＹＫ−１ ＝ｃｏ
ｓ ｛Δω（ｔＫ −ｔＫ−１ ） ＋（φＫ−φＫ−
１ ）｝ＱＫ ’＝ＹＫ ＸＫ−１ −ＸＫ ＹＫ−１
＝ｓｉｎ ｛Δω（ｔＫ −ｔＫ−１ ） ＋（φＫ
−φＫ−１ ）｝ここで、ｔＫ はＡ／Ｄ変換した時刻
、ｔＫ−１ はｔＫに対して１シンボル時間前の時刻で
あり、ＸＫ 、ＹＫ 、φＫ は時刻ｔＫ の時のＸ、
Ｙ、φであり、ＸＫ−１、ＹＫ−１ 、φＫ−１ は時
刻ｔＫ−１ の時のＸ、Ｙ、φである。
５９では、これらの信号ＸＫ 、ＹＫ に対して以下の
演算を行う。 ＩＫ ’＝ＸＫ ＸＫ−１ ＋ＹＫ ＹＫ−１ ＝ｃｏ
ｓ ｛Δω（ｔＫ −ｔＫ−１ ） ＋（φＫ−φＫ−
１ ）｝ＱＫ ’＝ＹＫ ＸＫ−１ −ＸＫ ＹＫ−１
＝ｓｉｎ ｛Δω（ｔＫ −ｔＫ−１ ） ＋（φＫ
−φＫ−１ ）｝ここで、ｔＫ はＡ／Ｄ変換した時刻
、ｔＫ−１ はｔＫに対して１シンボル時間前の時刻で
あり、ＸＫ 、ＹＫ 、φＫ は時刻ｔＫ の時のＸ、
Ｙ、φであり、ＸＫ−１、ＹＫ−１ 、φＫ−１ は時
刻ｔＫ−１ の時のＸ、Ｙ、φである。
【０００９】ｔＫ −ｔＫ−１ ＝Δｔは１シンボル時
間で一定であり、Δω≒０と一定であるので、ＩＫ ’
≒ｃｏｓ（φＫ −φＫ−１ ）ＱＫ ’≒ｓｉｎ（φ
Ｋ −φＫ−１ ）となる。
間で一定であり、Δω≒０と一定であるので、ＩＫ ’
≒ｃｏｓ（φＫ −φＫ−１ ）ＱＫ ’≒ｓｉｎ（φ
Ｋ −φＫ−１ ）となる。
【００１０】送信側で以下のようなデータと位相シフト
量の関係、すなわち 〔Ｉ〕〔Ｑ〕 〔θ〕 １ １ π／４ ０ １ ３π／４０ ０
−３π／４１ ０
−π／４を持たせているとすると、受信データは、Ｉ
Ｋ ’＞ならば、ＩＫ ＝１ ＩＫ ’＜ならば、ＩＫ ＝０ ＱＫ ’＞ならば、ＱＫ ＝１ ＱＫ ’＜ならば、ＱＫ ＝０ となり、これを並直列変換することにより、データの復
調ができる。
量の関係、すなわち 〔Ｉ〕〔Ｑ〕 〔θ〕 １ １ π／４ ０ １ ３π／４０ ０
−３π／４１ ０
−π／４を持たせているとすると、受信データは、Ｉ
Ｋ ’＞ならば、ＩＫ ＝１ ＩＫ ’＜ならば、ＩＫ ＝０ ＱＫ ’＞ならば、ＱＫ ＝１ ＱＫ ’＜ならば、ＱＫ ＝０ となり、これを並直列変換することにより、データの復
調ができる。
【００１１】
【発明が解決しようとする課題】以上に説明したベース
バンド遅延検波器では、Ａ／Ｄ変換器５７、５８、演算
回路５９、データ識別器６０、６１、並直列変換器６２
ではタイミングクロックが必要である。
バンド遅延検波器では、Ａ／Ｄ変換器５７、５８、演算
回路５９、データ識別器６０、６１、並直列変換器６２
ではタイミングクロックが必要である。
【００１２】しかし演算回路５９より前段の回路ではア
イパターンは時間と共に変化しているので、変調信号の
エッジを検出してそれに基づき適正な位相のクロックを
生成し使用するということができない。そのため、Ａ／
Ｄ変換器５７、５８と演算回路５９に用いるクロックと
しては、クロック発生器６３でシンボルレート以上の周
波数のクロックを発生して使用し演算後にＤ／Ａ変換す
るか、あるいはクロック発生器６３でシンボルレートに
比べて非常に高い周波数のクロックを発生して使用しな
ければならなかった。
イパターンは時間と共に変化しているので、変調信号の
エッジを検出してそれに基づき適正な位相のクロックを
生成し使用するということができない。そのため、Ａ／
Ｄ変換器５７、５８と演算回路５９に用いるクロックと
しては、クロック発生器６３でシンボルレート以上の周
波数のクロックを発生して使用し演算後にＤ／Ａ変換す
るか、あるいはクロック発生器６３でシンボルレートに
比べて非常に高い周波数のクロックを発生して使用しな
ければならなかった。
【００１３】このように演算回路以前でシンボルレート
以上の周波数のクロックを使用して演算後Ｄ／Ａ変換を
行う方法の場合、Ｄ／Ａ変換器およびその周辺回路が必
要となり、回路規模が大きくなり、また消費電力が増え
るという問題が生じる。またシンボルレートに比べて非
常に高い周波数のクロックを使用する方法の場合も、消
費電力が大きいという問題が生じる。
以上の周波数のクロックを使用して演算後Ｄ／Ａ変換を
行う方法の場合、Ｄ／Ａ変換器およびその周辺回路が必
要となり、回路規模が大きくなり、また消費電力が増え
るという問題が生じる。またシンボルレートに比べて非
常に高い周波数のクロックを使用する方法の場合も、消
費電力が大きいという問題が生じる。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、回路規模や消費電
力の増大をもたらすことなく、遅延検波に用いる適正な
位相のクロックを生成できるようにすることにある。
のであり、その目的とするところは、回路規模や消費電
力の増大をもたらすことなく、遅延検波に用いる適正な
位相のクロックを生成できるようにすることにある。
【００１５】
【課題を解決するための手段】図１は本発明にかかる原
理説明図である。
理説明図である。
【００１６】本発明に係るベースバンド遅延検波器は、
一つの形態として、入力信号をクロックを用いサンプリ
ングして遅延検波演算しデータを復調するベースバンド
遅延検波器のクロック発生回路であって、クロックとし
てシンボルレートの２倍の周波数のクロックを用い、遅
延検波演算後のデータからクロックの位相の進み／遅れ
を検出してクロックの位相制御を行うように構成したも
のである。
一つの形態として、入力信号をクロックを用いサンプリ
ングして遅延検波演算しデータを復調するベースバンド
遅延検波器のクロック発生回路であって、クロックとし
てシンボルレートの２倍の周波数のクロックを用い、遅
延検波演算後のデータからクロックの位相の進み／遅れ
を検出してクロックの位相制御を行うように構成したも
のである。
【００１７】また本発明に係るベースバンド遅延検波器
は、他の形態として、入力信号をクロックを用いサンプ
リングして遅延検波演算しデータを復調するベースバン
ド遅延検波器であって、クロックとしてシンボルレート
の２倍の周波数のクロックを生成するクロック生成部９
１と、このクロックに基づき発生されるデータ検出クロ
ックで遅延検波演算出力のアイパターン開口部付近をサ
ンプリングするデータ検出サンプリング部９２と、この
クロックに基づき発生されるゼロクロス検出クロックで
遅延検波演算出力のアイパターンのゼロクロス点付近を
サンプリングするゼロクロス検出サンプリング部９３と
、データ検出サンプリング部９２のサンプリングデータ
とゼロクロス検出サンプリング部９３のサンプリングデ
ータを比較してクロックの位相の進み／遅れを検出する
検出部９４と、検出部９４の検出結果に従ってクロック
生成部９１で発生されるクロックの位相を制御する位相
制御部９５とを備えて成るものである。
は、他の形態として、入力信号をクロックを用いサンプ
リングして遅延検波演算しデータを復調するベースバン
ド遅延検波器であって、クロックとしてシンボルレート
の２倍の周波数のクロックを生成するクロック生成部９
１と、このクロックに基づき発生されるデータ検出クロ
ックで遅延検波演算出力のアイパターン開口部付近をサ
ンプリングするデータ検出サンプリング部９２と、この
クロックに基づき発生されるゼロクロス検出クロックで
遅延検波演算出力のアイパターンのゼロクロス点付近を
サンプリングするゼロクロス検出サンプリング部９３と
、データ検出サンプリング部９２のサンプリングデータ
とゼロクロス検出サンプリング部９３のサンプリングデ
ータを比較してクロックの位相の進み／遅れを検出する
検出部９４と、検出部９４の検出結果に従ってクロック
生成部９１で発生されるクロックの位相を制御する位相
制御部９５とを備えて成るものである。
【００１８】また本発明に係るベースバンド遅延検波器
は、上述の二つの形態において、入力信号が４相位相変
調波であり、クロックの位相の進み／遅れの判定はＩチ
ャネルデータまたはＱチャネルデータの何れか一方につ
いて行うよう構成される。
は、上述の二つの形態において、入力信号が４相位相変
調波であり、クロックの位相の進み／遅れの判定はＩチ
ャネルデータまたはＱチャネルデータの何れか一方につ
いて行うよう構成される。
【００１９】また本発明に係るベースバンド遅延検波器
は、前述の二つの各形態において、入力信号が４相位相
変調波であり、クロックの位相の進み／遅れの判定はＩ
チャネルデータおよびＱチャネルデータのそれぞれにつ
いて行い、その両方の結果の論理和に基づいてクロック
の位相制御を行うよう構成される。
は、前述の二つの各形態において、入力信号が４相位相
変調波であり、クロックの位相の進み／遅れの判定はＩ
チャネルデータおよびＱチャネルデータのそれぞれにつ
いて行い、その両方の結果の論理和に基づいてクロック
の位相制御を行うよう構成される。
【００２０】
【作用】本発明に係るベースバンド遅延検波器では、遅
延検波演算後のデータに基づいて、クロックの位相の進
み／遅れを検出し、クロック位相が適切となるようその
クロック位相を制御する。
延検波演算後のデータに基づいて、クロックの位相の進
み／遅れを検出し、クロック位相が適切となるようその
クロック位相を制御する。
【００２１】例えば、データ検出サンプリング部９２で
遅延検波演算出力のアイパターン開口部付近をサンプリ
ングし、一方、ゼロクロス検出サンプリング部９３で遅
延検波演算出力のゼロクロス点付近をサンプリングし、
両者のサンプリングデータを検出部９４で比較すること
でクロックの位相の進み／遅れを検出し、その結果に基
づきクロック位相が適正となるように位相制御部９５に
よりクロック生成部９１で生成されるクロックの位相を
変える。
遅延検波演算出力のアイパターン開口部付近をサンプリ
ングし、一方、ゼロクロス検出サンプリング部９３で遅
延検波演算出力のゼロクロス点付近をサンプリングし、
両者のサンプリングデータを検出部９４で比較すること
でクロックの位相の進み／遅れを検出し、その結果に基
づきクロック位相が適正となるように位相制御部９５に
よりクロック生成部９１で生成されるクロックの位相を
変える。
【００２２】π／４シフト４相位相変調波の場合、クロ
ックの位相の進み／遅れの判定はＩチャネルデータまた
はＱチャネルデータの何れか一方について行ってもよい
し、双方について行ってその結果の論理和に基づいて位
相制御を行ってもよい。後者によれば、より信頼性のあ
るクロック位相制御ができる。
ックの位相の進み／遅れの判定はＩチャネルデータまた
はＱチャネルデータの何れか一方について行ってもよい
し、双方について行ってその結果の論理和に基づいて位
相制御を行ってもよい。後者によれば、より信頼性のあ
るクロック位相制御ができる。
【００２３】クロック生成部９１で生成するクロックの
周波数としては、シンボルレートの２倍とすることがで
きる。
周波数としては、シンボルレートの２倍とすることがで
きる。
【００２４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、以下の各図を通じて同一参照記号は同一機
能の回路要素または信号を表すものとする。
する。なお、以下の各図を通じて同一参照記号は同一機
能の回路要素または信号を表すものとする。
【００２５】図２には本発明の一実施例としてのベース
バンド遅延検波器が示される。この実施例は本発明をπ
／４シフトＱＰＳＫベースバンド遅延検波器のＢＴＲ（
ビットタイミングリカバリ）回路に適用した場合のもの
である。
バンド遅延検波器が示される。この実施例は本発明をπ
／４シフトＱＰＳＫベースバンド遅延検波器のＢＴＲ（
ビットタイミングリカバリ）回路に適用した場合のもの
である。
【００２６】図２において、ミクサ５１、５２、ローカ
ル発振器５３、π／２移相器５４、低域フィルタ５５、
５６、Ａ／Ｄ変換器５７、５８、演算回路５９、データ
識別器６０、６１、並直列変換器６２等は従来技術で説
明したものと同じものである。
ル発振器５３、π／２移相器５４、低域フィルタ５５、
５６、Ａ／Ｄ変換器５７、５８、演算回路５９、データ
識別器６０、６１、並直列変換器６２等は従来技術で説
明したものと同じものである。
【００２７】１はＢＴＲ回路であり、位相比較結果検出
部２とディジタルＰＬＬ部３からなり、演算回路５９の
Ｉチャネル側の出力信号（ａ）に基づいて、シンボルレ
ートｆＳ のデータ検出クロック（ｄ）を発生してデー
タ識別器６０、６１および並直列変換器６２に供給し、
一方、シンボルレートの２倍の周波数２ｆＳ のクロッ
ク（ｂ）を発生してＡ／Ｄ変換器５７、５８、演算回路
５９および並直列変換器６２に供給するものである。
部２とディジタルＰＬＬ部３からなり、演算回路５９の
Ｉチャネル側の出力信号（ａ）に基づいて、シンボルレ
ートｆＳ のデータ検出クロック（ｄ）を発生してデー
タ識別器６０、６１および並直列変換器６２に供給し、
一方、シンボルレートの２倍の周波数２ｆＳ のクロッ
ク（ｂ）を発生してＡ／Ｄ変換器５７、５８、演算回路
５９および並直列変換器６２に供給するものである。
【００２８】位相比較結果検出部２は、演算回路５９の
Ｉチャネル出力信号（ａ）の極性ビットとなるＭＳＢ（
最上位ビット）をデータ検出クロック（ｄ）のタイミン
グでサンプリングするデータ検出フリップフロップ２１
、演算回路５９のＩチャネル出力信号（ａ）のＭＳＢを
データ検出クロック（ｄ）をインバータ２５で反転して
生成したゼロクロス検出クロック（ｃ）のタイミングで
サンプリングするゼロクロス検出フリップフロップ２２
、データ検出フリップフロップ２１とゼロクロス検出フ
リップフロップ２２の出力信号の排他的論理和をとるＸ
ＯＲ回路２３、このＸＯＲ回路２３から出力される変化
点検出信号（ｆ）とゼロクロス検出クロック（ｃ）の排
他的論理和を求めて位相比較信号（ｇ）を出力するＸＯ
Ｒ回路２４を含み構成される。
Ｉチャネル出力信号（ａ）の極性ビットとなるＭＳＢ（
最上位ビット）をデータ検出クロック（ｄ）のタイミン
グでサンプリングするデータ検出フリップフロップ２１
、演算回路５９のＩチャネル出力信号（ａ）のＭＳＢを
データ検出クロック（ｄ）をインバータ２５で反転して
生成したゼロクロス検出クロック（ｃ）のタイミングで
サンプリングするゼロクロス検出フリップフロップ２２
、データ検出フリップフロップ２１とゼロクロス検出フ
リップフロップ２２の出力信号の排他的論理和をとるＸ
ＯＲ回路２３、このＸＯＲ回路２３から出力される変化
点検出信号（ｆ）とゼロクロス検出クロック（ｃ）の排
他的論理和を求めて位相比較信号（ｇ）を出力するＸＯ
Ｒ回路２４を含み構成される。
【００２９】またディジタルＰＬＬ部３は、固定周波数
のパルスを発生する固定発振器３１、シーケンシャルフ
ィルタ３５を介した位相比較信号（ｇ）に応じて固定発
振器３１からのパルス列のパルス付加／除去を行うパル
ス付加／除去回路３２、パルス付加／除去後のパルス列
を分周して周波数２ｆＳ のクロック（ｂ）を発生する
分周器３３、この分周器３３から出力されるクロック（
ｂ）を２分周して周波数ｆＳ のデータ検出クロック（
ｄ）を発生する２分周器３４を含み構成される。なおシ
ーケンシャルフィルタ３５はカウンタを有し、変化点検
出信号（ｆ）をクロックとして位相比較信号（ｇ）の“
Ｈ”／“Ｌ”に応じてアップ／ダウンカウントを行い、
オーバフローまたはアンダーフローした時にその情報を
パルス付加／除去回路３２に送出する。これにより、不
要なパルス付加／除去を行わないようにし、クロックの
ジッタを抑圧する。
のパルスを発生する固定発振器３１、シーケンシャルフ
ィルタ３５を介した位相比較信号（ｇ）に応じて固定発
振器３１からのパルス列のパルス付加／除去を行うパル
ス付加／除去回路３２、パルス付加／除去後のパルス列
を分周して周波数２ｆＳ のクロック（ｂ）を発生する
分周器３３、この分周器３３から出力されるクロック（
ｂ）を２分周して周波数ｆＳ のデータ検出クロック（
ｄ）を発生する２分周器３４を含み構成される。なおシ
ーケンシャルフィルタ３５はカウンタを有し、変化点検
出信号（ｆ）をクロックとして位相比較信号（ｇ）の“
Ｈ”／“Ｌ”に応じてアップ／ダウンカウントを行い、
オーバフローまたはアンダーフローした時にその情報を
パルス付加／除去回路３２に送出する。これにより、不
要なパルス付加／除去を行わないようにし、クロックの
ジッタを抑圧する。
【００３０】この実施例回路の動作が図３を参照しつつ
以下に説明される。図３は実施例回路の各部信号のタイ
ムチャートであり、演算回路５９からのＩチャネル出力
信号（ａ）、クロック（ｂ）、ゼロクロス検出クロック
（ｃ）、データ検出クロック（ｄ）、クロック（ｂ）の
立上りタイミングでＩチャネル出力信号（ａ）の極性（
ＭＳＢ）を検出した演算後極性ビット（ｅ）、変化点検
出信号（ｆ）、位相比較信号（ｇ）がそれぞれ示される
。
以下に説明される。図３は実施例回路の各部信号のタイ
ムチャートであり、演算回路５９からのＩチャネル出力
信号（ａ）、クロック（ｂ）、ゼロクロス検出クロック
（ｃ）、データ検出クロック（ｄ）、クロック（ｂ）の
立上りタイミングでＩチャネル出力信号（ａ）の極性（
ＭＳＢ）を検出した演算後極性ビット（ｅ）、変化点検
出信号（ｆ）、位相比較信号（ｇ）がそれぞれ示される
。
【００３１】演算回路５９で演算を行った後は、Ｉチャ
ネル出力信号（ａ）は図３に示すものと同じものになる
はずであるが、いまの場合、Ａ／Ｄ変換回路５７、５８
および演算回路５９はクロック（ｂ）でサンプリングお
よび演算を行っているので、実際には演算後のＩチャネ
ル出力信号（ａ）のＭＳＢは図３に示される演算後極性
ビット（ｅ）となる。ここでクロック（ｂ）はゼロクロ
ス検出クロック（ｃ）とデータ検出クロック（ｄ）に分
解することができる。ゼロクロス検出クロック（ｃ）は
Ｉチャネル出力信号（ａ）のアイパターンのゼロクロス
付近をサンプリングするクロック、データ検出クロック
（ｄ）はＩチャネル出力信号（ａ）のアイパターンの開
口部をサンプリングするクロックとなる。
ネル出力信号（ａ）は図３に示すものと同じものになる
はずであるが、いまの場合、Ａ／Ｄ変換回路５７、５８
および演算回路５９はクロック（ｂ）でサンプリングお
よび演算を行っているので、実際には演算後のＩチャネ
ル出力信号（ａ）のＭＳＢは図３に示される演算後極性
ビット（ｅ）となる。ここでクロック（ｂ）はゼロクロ
ス検出クロック（ｃ）とデータ検出クロック（ｄ）に分
解することができる。ゼロクロス検出クロック（ｃ）は
Ｉチャネル出力信号（ａ）のアイパターンのゼロクロス
付近をサンプリングするクロック、データ検出クロック
（ｄ）はＩチャネル出力信号（ａ）のアイパターンの開
口部をサンプリングするクロックとなる。
【００３２】演算後極性ビット（ｅ）はＩチャネル出力
信号（ａ）をクロック（ｂ）でサンプリングした時の極
性を表していることになる。Ｉチャネル出力信号（ａ）
の極性（ＭＳＢ）をデータ検出クロック（ｄ）でサンプ
リングしたものがデータの極性を表している。ゼロクロ
ス検出クロック（ｃ）でＩチャネル出力信号（ａ）の極
性をサンプリングしたものは、クロックとアイパターン
との位相関係の情報を含んでいる。つまり、Ｉチャネル
出力信号（ａ）の波形がゼロクロスした時に、ゼロクロ
ス検出クロック（ｃ）でサンプリングしたＩチャネル出
力信号（ａ）の極性が、データ検出クロック（ｄ）でサ
ンプリングした前のデータの極性と一致している時には
、データ検出クロック（ｄ）の立上りとゼロクロス検出
クロック（ｃ）の立上りの間にゼロクロスがなかったの
で、アイパターンの位相に比べてクロック（ｂ）の位相
が進んでいると判定できる。一方、後のデータの極性と
一致している時には、データ検出クロック（ｄ）の立上
りとゼロクロス検出クロック（ｃ）の立上りの間にゼロ
クロスがあったので、遅れていると判定できる。
信号（ａ）をクロック（ｂ）でサンプリングした時の極
性を表していることになる。Ｉチャネル出力信号（ａ）
の極性（ＭＳＢ）をデータ検出クロック（ｄ）でサンプ
リングしたものがデータの極性を表している。ゼロクロ
ス検出クロック（ｃ）でＩチャネル出力信号（ａ）の極
性をサンプリングしたものは、クロックとアイパターン
との位相関係の情報を含んでいる。つまり、Ｉチャネル
出力信号（ａ）の波形がゼロクロスした時に、ゼロクロ
ス検出クロック（ｃ）でサンプリングしたＩチャネル出
力信号（ａ）の極性が、データ検出クロック（ｄ）でサ
ンプリングした前のデータの極性と一致している時には
、データ検出クロック（ｄ）の立上りとゼロクロス検出
クロック（ｃ）の立上りの間にゼロクロスがなかったの
で、アイパターンの位相に比べてクロック（ｂ）の位相
が進んでいると判定できる。一方、後のデータの極性と
一致している時には、データ検出クロック（ｄ）の立上
りとゼロクロス検出クロック（ｃ）の立上りの間にゼロ
クロスがあったので、遅れていると判定できる。
【００３３】位相比較結果検出部２でこの判定を行うに
は、Ｉチャネル出力信号（ａ）の極性（ＭＳＢ）を、デ
ータ検出クロック（ｄ）によりアイパターン開口部でサ
ンプリングしたデータ検出フリップフロップ２１の出力
信号と、ゼロクロス検出クロック（ｃ）によりアイパタ
ーンゼロクロス点でサンプリングしたゼロクロス検出フ
リップフロップ２２の出力信号との排他的論理和をＸＯ
Ｒ回路２３でとって（いわゆる微分全波整流を行い）変
化点を示す変化点検出信号（ｆ）を生成し、更にこの変
化点検出信号（ｆ）とアイパターン開口部をサンプリン
グするためのデータ検出クロック（ｄ）との排他的論理
和をＸＯＲ回路２４でとって位相比較信号（ｇ）を求め
る。
は、Ｉチャネル出力信号（ａ）の極性（ＭＳＢ）を、デ
ータ検出クロック（ｄ）によりアイパターン開口部でサ
ンプリングしたデータ検出フリップフロップ２１の出力
信号と、ゼロクロス検出クロック（ｃ）によりアイパタ
ーンゼロクロス点でサンプリングしたゼロクロス検出フ
リップフロップ２２の出力信号との排他的論理和をＸＯ
Ｒ回路２３でとって（いわゆる微分全波整流を行い）変
化点を示す変化点検出信号（ｆ）を生成し、更にこの変
化点検出信号（ｆ）とアイパターン開口部をサンプリン
グするためのデータ検出クロック（ｄ）との排他的論理
和をＸＯＲ回路２４でとって位相比較信号（ｇ）を求め
る。
【００３４】ここで、変化点検出信号（ｆ）の波形が“
Ｈ”の時に位相比較信号（ｇ）に注目すると、位相比較
信号（ｇ）が“Ｈ”の時にクロック（ｂ）の位相が進ん
でいることになり、“Ｌ”の時はクロック（ｂ）の位相
が遅れていることになる。
Ｈ”の時に位相比較信号（ｇ）に注目すると、位相比較
信号（ｇ）が“Ｈ”の時にクロック（ｂ）の位相が進ん
でいることになり、“Ｌ”の時はクロック（ｂ）の位相
が遅れていることになる。
【００３５】クロック（ｂ）を適正なクロック位相にす
るためには、ゼロクロス検出クロック（ｃ）の立上り位
相とアイパターンゼロクロス点相を一致させればよく、
この時、クロックによりアイパターン開口の中央部でデ
ータがサンプリングされて安定した復調が行われること
になる。そこで、位相比較信号（ｇ）に基づいてディジ
タルＰＬＬ部３で発生されるクロックの位相を制御すれ
ばよい。
るためには、ゼロクロス検出クロック（ｃ）の立上り位
相とアイパターンゼロクロス点相を一致させればよく、
この時、クロックによりアイパターン開口の中央部でデ
ータがサンプリングされて安定した復調が行われること
になる。そこで、位相比較信号（ｇ）に基づいてディジ
タルＰＬＬ部３で発生されるクロックの位相を制御すれ
ばよい。
【００３６】このためには、位相比較信号（ｇ）に応じ
てディジタルＰＬＬ部３のパルス付加／除去回路３２で
、固定発振器３１からのパルス列のパルスの付加／除去
を行って、分周器３３、２分周器３４で生成されるクロ
ック（ｂ）、（ｄ）の位相を変える。平衡のとれた状態
では位相比較信号（ｇ）が交互に“Ｈ”、“Ｌ”となる
ようになる。
てディジタルＰＬＬ部３のパルス付加／除去回路３２で
、固定発振器３１からのパルス列のパルスの付加／除去
を行って、分周器３３、２分周器３４で生成されるクロ
ック（ｂ）、（ｄ）の位相を変える。平衡のとれた状態
では位相比較信号（ｇ）が交互に“Ｈ”、“Ｌ”となる
ようになる。
【００３７】本発明の実施にあたっては種々の変形形態
が可能である。例えば上述の実施例では、位相比較信号
（ｇ）を変化点検出信号（ｆ）とゼロクロス検出クロッ
ク（ｃ）の排他的論理和から生成したが、これに限られ
ず、変化点検出信号（ｆ）とデータ検出クロック（ｄ）
の排他的論理和から生成することもでき、この場合には
位相比較信号（ｇ）の“Ｈ”／“Ｌ”によるクロックの
位相の進み／遅れの関係は逆となる。
が可能である。例えば上述の実施例では、位相比較信号
（ｇ）を変化点検出信号（ｆ）とゼロクロス検出クロッ
ク（ｃ）の排他的論理和から生成したが、これに限られ
ず、変化点検出信号（ｆ）とデータ検出クロック（ｄ）
の排他的論理和から生成することもでき、この場合には
位相比較信号（ｇ）の“Ｈ”／“Ｌ”によるクロックの
位相の進み／遅れの関係は逆となる。
【００３８】また上述の実施例では、演算回路５９のＩ
チャネル側の出力信号に基づきクロック位相を検出する
ようしたが、もちろんＱチャネル側の出力信号に基づき
クロック位相を検出するものであってもよい。さらに、
Ｉチャネル側とＱチャネル側についてそれぞれクロック
位相を検出してそれぞれ位相比較信号（ｇ）を生成し、
その両者の論理和をとった結果に基づいてクロック位相
制御を行うようにすれば、一層信頼性を上げることがで
きる。
チャネル側の出力信号に基づきクロック位相を検出する
ようしたが、もちろんＱチャネル側の出力信号に基づき
クロック位相を検出するものであってもよい。さらに、
Ｉチャネル側とＱチャネル側についてそれぞれクロック
位相を検出してそれぞれ位相比較信号（ｇ）を生成し、
その両者の論理和をとった結果に基づいてクロック位相
制御を行うようにすれば、一層信頼性を上げることがで
きる。
【００３９】また上述の実施例では、ＢＴＲ回路１のＰ
ＬＬ部をディジタル回路で構成したが、もちろんアナロ
グ回路で構成することもできる。図４にはかかる他の実
施例が示される。図４において、ＢＴＲ回路１’内の位
相比較結果検出部２からの位相比較信号（ｇ）はアナロ
グＰＬＬ部４に入力される。アナログＰＬＬ部４はルー
プフィルタ４４、電圧制御発振器４１、分周器４２、２
分周器４３を含み構成されている。この実施例の動作は
前述の実施例と同様であり、位相比較結果検出部２から
の位相比較信号（ｇ）がチャージポンプおよびループフ
ィルタ４４を通って電圧制御発振器４１の制御電圧とな
り、したがって位相比較信号（ｇ）に応じて電圧制御発
振器４１の発振周波数が変化して、分周器４２、２分周
器４３で生成されるクロックの位相が変えられる。なお
、チャージポンプは変化点検出信号（ｆ）が“Ｈ”の時
、位相比較信号（ｇ）の値に対応した電圧を出力し、“
Ｌ”の時、高インピーダンスになる。
ＬＬ部をディジタル回路で構成したが、もちろんアナロ
グ回路で構成することもできる。図４にはかかる他の実
施例が示される。図４において、ＢＴＲ回路１’内の位
相比較結果検出部２からの位相比較信号（ｇ）はアナロ
グＰＬＬ部４に入力される。アナログＰＬＬ部４はルー
プフィルタ４４、電圧制御発振器４１、分周器４２、２
分周器４３を含み構成されている。この実施例の動作は
前述の実施例と同様であり、位相比較結果検出部２から
の位相比較信号（ｇ）がチャージポンプおよびループフ
ィルタ４４を通って電圧制御発振器４１の制御電圧とな
り、したがって位相比較信号（ｇ）に応じて電圧制御発
振器４１の発振周波数が変化して、分周器４２、２分周
器４３で生成されるクロックの位相が変えられる。なお
、チャージポンプは変化点検出信号（ｆ）が“Ｈ”の時
、位相比較信号（ｇ）の値に対応した電圧を出力し、“
Ｌ”の時、高インピーダンスになる。
【００４０】以上の実施例では、本発明のクロック発生
回路をＢＴＲ回路に適用した場合について述べたが、本
発明はこれに限られるものではなく、例えば図５に示さ
れるようなクロック再生回路に適用することもできる。 この図５の実施例は前述同様にπ／４シフトＱＰＳＫベ
ースバンド遅延検波器に本発明を適用した場合のもので
あり、受信信号のシンボルレートと同一周波数のクロッ
ク（位相は同期していない）が自装置側で得られるよう
になっている。これは、例えば移動通信システムにおけ
る基地局からの送信信号に対して移動機がそのクロック
を抽出してそれを用いて基地局に対して送信信号を返す
ような場合であり、基地局では自身の送信信号のシンボ
ルレートと受信信号のシンボルレートとは一致すること
になるので、受信信号と同一周波数のクロックを自身で
提供することができる。
回路をＢＴＲ回路に適用した場合について述べたが、本
発明はこれに限られるものではなく、例えば図５に示さ
れるようなクロック再生回路に適用することもできる。 この図５の実施例は前述同様にπ／４シフトＱＰＳＫベ
ースバンド遅延検波器に本発明を適用した場合のもので
あり、受信信号のシンボルレートと同一周波数のクロッ
ク（位相は同期していない）が自装置側で得られるよう
になっている。これは、例えば移動通信システムにおけ
る基地局からの送信信号に対して移動機がそのクロック
を抽出してそれを用いて基地局に対して送信信号を返す
ような場合であり、基地局では自身の送信信号のシンボ
ルレートと受信信号のシンボルレートとは一致すること
になるので、受信信号と同一周波数のクロックを自身で
提供することができる。
【００４１】図５において、７はクロック再生回路であ
り、このクロック再生回路７は、自装置で発生した周波
数ｆＳ のクロックを２逓倍する２逓倍器７１、２逓倍
器７１で２逓倍された周波数２ｆＳ のクロックの位相
をシーケンシャルフィルタ７４を介した位相比較結果検
出部２からの位相比較信号（ｇ）に応じて位相シフトし
てクロック（ｂ）を生成するする移相器７２、この位相
シフト後のクロック（ｂ）を２分周してデータ検出クロ
ック（ｄ）を生成する２分周器７３を含み構成される。
り、このクロック再生回路７は、自装置で発生した周波
数ｆＳ のクロックを２逓倍する２逓倍器７１、２逓倍
器７１で２逓倍された周波数２ｆＳ のクロックの位相
をシーケンシャルフィルタ７４を介した位相比較結果検
出部２からの位相比較信号（ｇ）に応じて位相シフトし
てクロック（ｂ）を生成するする移相器７２、この位相
シフト後のクロック（ｂ）を２分周してデータ検出クロ
ック（ｄ）を生成する２分周器７３を含み構成される。
【００４２】この図５の実施例回路の動作も前述の各実
施例とほぼ同じであり、位相比較結果検出部２からの位
相比較信号（ｇ）に応じて、移相器７２で周波数ｆＳ
のクロックの位相をシフトすることで、出力側のクロッ
ク（ｂ）およびデータ検出クロック（ｄ）の位相を制御
している。
施例とほぼ同じであり、位相比較結果検出部２からの位
相比較信号（ｇ）に応じて、移相器７２で周波数ｆＳ
のクロックの位相をシフトすることで、出力側のクロッ
ク（ｂ）およびデータ検出クロック（ｄ）の位相を制御
している。
【００４３】また、上述の各実施例における位相比較結
果検出部の構成は、各実施例に示したものに限られるも
のではなく、クロックとアイパターンの位相関係の情報
が得られるものであれば、他の構成によっても勿論よい
。またＢＴＲ回路あるいはクロック再生回路の構成も実
施例のものに限られないことは明白である。
果検出部の構成は、各実施例に示したものに限られるも
のではなく、クロックとアイパターンの位相関係の情報
が得られるものであれば、他の構成によっても勿論よい
。またＢＴＲ回路あるいはクロック再生回路の構成も実
施例のものに限られないことは明白である。
【００４４】
【発明の効果】以上に説明したように、本発明によれば
、シンボルレートに比べて非常に高い周波数のクロック
でＡ／Ｄ変換器や演算回路を動かさないで済む、あるい
はＤ／Ａ変換器とその周辺回路を使用しなくても済むた
め、回路規模が大きくならず、また消費電力の低減が可
能になる。
、シンボルレートに比べて非常に高い周波数のクロック
でＡ／Ｄ変換器や演算回路を動かさないで済む、あるい
はＤ／Ａ変換器とその周辺回路を使用しなくても済むた
め、回路規模が大きくならず、また消費電力の低減が可
能になる。
【図１】本発明に係る原理説明図である。
【図２】本発明の一実施例としてのベースバンド遅延検
波器を示すブロック図である。
波器を示すブロック図である。
【図３】実施例回路の各部信号のタイムチャートである
。
。
【図４】本発明の他の実施例を示すブロック図である。
【図５】本発明の更に他の実施例を示すブロック図であ
る。
る。
【図６】従来例のπ／４シフトベースバンド遅延検波器
を示すブロック図である。
を示すブロック図である。
【図７】従来例回路のアイパターンの状態を説明する図
である。
である。
１、１’ ＢＴＲ回路
２ 位相比較結果検出部
３ ディジタルＰＬＬ部
４ アナログＰＬＬ部
５ クロック再生回路
２１ データ検出フリップフロップ
２２ ゼロクロス検出フリップフロップ２３、２４
ＸＯＲ回路 ３１ 固定発振器 ３２ パルス付加／削除回路 ３３、４２ 分周器 ３４、４３、７３ ２分周器 ３５、７４ シーケンシャルフィルタ４４ ループ
フィルタ ４１ 電圧制御発振器 ５７、５８ Ａ／Ｄ変換器 ５９ 演算回路 ６０、６１ データ識別器 ６２ 並直列変換器 ７１ ２逓倍器 ７２ 移相器
ＸＯＲ回路 ３１ 固定発振器 ３２ パルス付加／削除回路 ３３、４２ 分周器 ３４、４３、７３ ２分周器 ３５、７４ シーケンシャルフィルタ４４ ループ
フィルタ ４１ 電圧制御発振器 ５７、５８ Ａ／Ｄ変換器 ５９ 演算回路 ６０、６１ データ識別器 ６２ 並直列変換器 ７１ ２逓倍器 ７２ 移相器
Claims (4)
- 【請求項１】 入力信号をクロックを用いサンプリン
グして遅延検波演算しデータを復調するベースバンド遅
延検波器であって、該クロックとしてシンボルレートの
２倍の周波数のクロックを用い、遅延検波演算後のデー
タから該クロックの位相の進み／遅れを検出して該クロ
ックの位相制御を行うように構成したベースバンド遅延
検波器。 - 【請求項２】 入力信号をクロックを用いサンプリン
グして遅延検波演算しデータを復調するベースバンド遅
延検波器であって、該クロックとしてシンボルレートの
２倍の周波数のクロックを生成するクロック生成部（９
１）と、該クロックに基づき発生されるデータ検出クロ
ックで遅延検波演算出力のアイパターン開口部付近をサ
ンプリングするデータ検出サンプリング部（９２）と、
該クロックに基づき発生されるゼロクロス検出クロック
で遅延検波演算出力のアイパターンのゼロクロス点付近
をサンプリングするゼロクロス検出サンプリング部（９
３）と、該データ検出サンプリング部のサンプリングデ
ータと該ゼロクロス検出サンプリング部のサンプリング
データを比較して該クロックの位相の進み／遅れを検出
する検出部（９４）と、該検出部の検出結果に従って該
クロック生成部で発生されるクロックの位相を制御する
位相制御部（９５）とを備えたベースバンド遅延検波器
。 - 【請求項３】 該入力信号はπ／４シフト４相位相変
調波であり、該クロックの位相の進み／遅れの判定はＩ
チャネルデータまたはＱチャネルデータの何れか一方に
ついて行うよう構成された請求項１または２記載のベー
スバンド遅延検波器。 - 【請求項４】 該入力信号はπ／４シフト４相位相変
調波であり、該クロックの位相の進み／遅れの判定はＩ
チャネルデータおよびＱチャネルデータのそれぞれにつ
いて行い、その両方の結果の論理和に基づいてクロック
の位相制御を行うよう構成された請求項１または２記載
のベースバンド遅延検波器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074777A JPH04286248A (ja) | 1991-03-14 | 1991-03-14 | ベースバンド遅延検波器 |
| EP92104295A EP0503632B1 (en) | 1991-03-14 | 1992-03-12 | Bit timing recovery circuit |
| DE69232880T DE69232880T2 (de) | 1991-03-14 | 1992-03-12 | Bittaktrückgewinnungsschaltung |
| US07/851,559 US5317602A (en) | 1991-03-14 | 1992-03-13 | Base-band delayed detector with synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074777A JPH04286248A (ja) | 1991-03-14 | 1991-03-14 | ベースバンド遅延検波器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286248A true JPH04286248A (ja) | 1992-10-12 |
Family
ID=13557063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074777A Withdrawn JPH04286248A (ja) | 1991-03-14 | 1991-03-14 | ベースバンド遅延検波器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5317602A (ja) |
| EP (1) | EP0503632B1 (ja) |
| JP (1) | JPH04286248A (ja) |
| DE (1) | DE69232880T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (9)
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|---|---|---|---|---|
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| US5550869A (en) * | 1992-12-30 | 1996-08-27 | Comstream Corporation | Demodulator for consumer uses |
| JPH0746217A (ja) * | 1993-07-26 | 1995-02-14 | Sony Corp | ディジタル復調装置 |
| JP3403849B2 (ja) * | 1995-03-17 | 2003-05-06 | 富士通株式会社 | 多重無線装置の受信部に設けられるクロック位相検出回路及びクロック再生回路 |
| US6363129B1 (en) * | 1998-11-09 | 2002-03-26 | Broadcom Corporation | Timing recovery system for a multi-pair gigabit transceiver |
| FR2793570A1 (fr) * | 1999-05-11 | 2000-11-17 | Koninkl Philips Electronics Nv | Processeur ayant une frequence de fonctionnement adaptable |
| US6127884A (en) * | 1999-05-24 | 2000-10-03 | Philips Electronics North America Corp. | Differentiate and multiply based timing recovery in a quadrature demodulator |
| US7450944B2 (en) * | 2005-11-03 | 2008-11-11 | Motorola, Inc. | Method and apparatus for base station synchronization |
| CN100578378C (zh) * | 2006-01-25 | 2010-01-06 | 株式会社理光 | 图像形成装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3993956A (en) * | 1975-11-03 | 1976-11-23 | Motorola, Inc. | Digital detection system for differential phase shift keyed signals |
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