JPH06132995A - デイジタルクロック抽出回路 - Google Patents
デイジタルクロック抽出回路Info
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- JPH06132995A JPH06132995A JP4279083A JP27908392A JPH06132995A JP H06132995 A JPH06132995 A JP H06132995A JP 4279083 A JP4279083 A JP 4279083A JP 27908392 A JP27908392 A JP 27908392A JP H06132995 A JPH06132995 A JP H06132995A
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- JP
- Japan
- Prior art keywords
- phase rotation
- qch
- ich
- digital
- clock
- Prior art date
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 デイジタル多重無線装置に使用するデイジタ
ルクロック抽出回路に関し、回路規模の縮小を図ること
を目的とする。 【構成】 第１，第２のアナログ／デイジタル変換部分
2a, 2bと、第１の位相回転補償部分3aと、等化・制御部
分6 と、クロック抽出部分7 とを有する準同期検波復調
部において、印加した該制御信号のうちの一部分を用い
て、該第１，第２のアナログ／デイジタル変換部分から
送出されたIch 及びQch のデイジタル信号に対して位相
回転演算を行ってIch 及びQch の復調データを取り出す
が、動作速度が該第１の位相回転補償部分よりもｎ倍の
動作速度で動作する第２の位相回転補償部分3bを設け、
該第２の位相回転補償部の出力を用いてクロック抽出部
分がクロックを抽出するように構成する。
ルクロック抽出回路に関し、回路規模の縮小を図ること
を目的とする。 【構成】 第１，第２のアナログ／デイジタル変換部分
2a, 2bと、第１の位相回転補償部分3aと、等化・制御部
分6 と、クロック抽出部分7 とを有する準同期検波復調
部において、印加した該制御信号のうちの一部分を用い
て、該第１，第２のアナログ／デイジタル変換部分から
送出されたIch 及びQch のデイジタル信号に対して位相
回転演算を行ってIch 及びQch の復調データを取り出す
が、動作速度が該第１の位相回転補償部分よりもｎ倍の
動作速度で動作する第２の位相回転補償部分3bを設け、
該第２の位相回転補償部の出力を用いてクロック抽出部
分がクロックを抽出するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、デイジタル多重無線装
置に使用するクロック抽出回路に関するものである。
置に使用するクロック抽出回路に関するものである。
【０００２】準同期検波は復調部のデイジタル化に極め
て有効な技術であり、２相PSK 変調方式及び4 相PSK 変
調方式を用いる一部のデイジタル多重無線装置に使用さ
れている。一方、装置の小型化の傾向に対応してクロッ
ク抽出回路も回路規模の縮小を図ることが必要である。
て有効な技術であり、２相PSK 変調方式及び4 相PSK 変
調方式を用いる一部のデイジタル多重無線装置に使用さ
れている。一方、装置の小型化の傾向に対応してクロッ
ク抽出回路も回路規模の縮小を図ることが必要である。
【０００３】
【従来の技術】図４は準同期検波復調部の構成図例、図
５は図４の動作説明図で、(a) は図4中の位相回転部分
の要部構成図の一例、(b) は図４中のデイジタル形電圧
制御発振器の要部構成図の一例である。また、図６はク
ロック抽出原理説明図、図７はクロック抽出器の構成図
例、図８は従来例の構成図である。
５は図４の動作説明図で、(a) は図4中の位相回転部分
の要部構成図の一例、(b) は図４中のデイジタル形電圧
制御発振器の要部構成図の一例である。また、図６はク
ロック抽出原理説明図、図７はクロック抽出器の構成図
例、図８は従来例の構成図である。
【０００４】以下、図５を参照して、図４の動作を説明
する。なお、図４はデイジタルクロック抽出回路は省略
してある。先ず、図４において、中間周波数帯の信号
（以下、IF信号と省略する) がハイブリット10を介して
検波器11, 13に入力する。これらの検波器には、90度ハ
イブリッド15を介して相互に位相が90度異なる発振器17
のキャリア（復調側キャリア）も加えられているので、
IF信号からIch, Qchのベースバンド信号が取り出され、
低域通過フイルタ12, 14を介してアナログ/ デイジタル
変換器2a, 2bに入力する。なお、上記の復調側キャリア
は図示しない変調側キャリアとは非同期状態にある。
する。なお、図４はデイジタルクロック抽出回路は省略
してある。先ず、図４において、中間周波数帯の信号
（以下、IF信号と省略する) がハイブリット10を介して
検波器11, 13に入力する。これらの検波器には、90度ハ
イブリッド15を介して相互に位相が90度異なる発振器17
のキャリア（復調側キャリア）も加えられているので、
IF信号からIch, Qchのベースバンド信号が取り出され、
低域通過フイルタ12, 14を介してアナログ/ デイジタル
変換器2a, 2bに入力する。なお、上記の復調側キャリア
は図示しない変調側キャリアとは非同期状態にある。
【０００５】さて、アナログ/ デイジタル変換器2a, 2b
は、Ich, Qchのベースバンド信号を、例えば、８ビット
のIch, Qchのデイジタル信号に変換して位相回転部分3a
を介してトランスバーサル等化部分４に送出する。
は、Ich, Qchのベースバンド信号を、例えば、８ビット
のIch, Qchのデイジタル信号に変換して位相回転部分3a
を介してトランスバーサル等化部分４に送出する。
【０００６】トランスバーサル等化部分は、周知の様に
同相フイルタ部分と直交フイルタ部分と加算部分などか
ら構成されているが、フイルタ特性を変化させて入力し
たIch, Qchのデイジタル信号を等化し、例えば、ビット
D0( 最上位ビット= 極性ビット) とビットD1を有効デー
タとして外部に送出すると共に、ビットD0とビットD
2（誤差信号でE1と示す) を検波器51に送出する。
同相フイルタ部分と直交フイルタ部分と加算部分などか
ら構成されているが、フイルタ特性を変化させて入力し
たIch, Qchのデイジタル信号を等化し、例えば、ビット
D0( 最上位ビット= 極性ビット) とビットD1を有効デー
タとして外部に送出すると共に、ビットD0とビットD
2（誤差信号でE1と示す) を検波器51に送出する。
【０００７】検波器51は、例えば、Ich のビットD0( 以
下,Di と省略する) とQch の誤差信号E1( 以下,Eq と省
略する) の排他的論理和演算をした演算結果を低域通過
フイルタ52を介してデイジタル電圧制御発振器(D-VCO)
53に送出する。
下,Di と省略する) とQch の誤差信号E1( 以下,Eq と省
略する) の排他的論理和演算をした演算結果を低域通過
フイルタ52を介してデイジタル電圧制御発振器(D-VCO)
53に送出する。
【０００８】デイジタル電圧制御発振器は、図５(b) に
示す構成になっているので、低域通過フイルタを通過し
た検波器の出力は、遅延部分531 でT(一周期) だけ遅延
された後、排他的論理和部分532 に印加される。ここに
は、前回までの加算値も印加されているので累積加算さ
れてROM 534 にアドレスとして加えられる。
示す構成になっているので、低域通過フイルタを通過し
た検波器の出力は、遅延部分531 でT(一周期) だけ遅延
された後、排他的論理和部分532 に印加される。ここに
は、前回までの加算値も印加されているので累積加算さ
れてROM 534 にアドレスとして加えられる。
【０００９】ROM には様々な累積加算値に対応するsin
θ, cos θの値が格納されているので、排他的論理和部
分532 の出力値に対応するsin θ, cos θの値が読み出
されて位相回転部分３に送出される。なお、対応するsi
n θ, cos θの値が変調側キャリアと復調側キャリアと
の位相差に対応する。
θ, cos θの値が格納されているので、排他的論理和部
分532 の出力値に対応するsin θ, cos θの値が読み出
されて位相回転部分３に送出される。なお、対応するsi
n θ, cos θの値が変調側キャリアと復調側キャリアと
の位相差に対応する。
【００１０】位相回転部分3aは図５(a) に示す様に、乗
算部分31a, 32a, 36a, 37aと排他的論理和部分38a, 39a
で構成されているので、例えば、乗算部分31a, 36aでIc
h, Qchのデイジタル信号にcos(−θ),sin(−θ) の値を
それぞれ乗算した後、排他論理和部分38a で排他的論理
和を取る位相回転演算を行って、変調側キャリアと同期
状態の復調キャリアで検波した時に得られるIch のデイ
ジタル信号を求めている。Qch のデイジタル信号に対し
ても同様な演算が行われる。
算部分31a, 32a, 36a, 37aと排他的論理和部分38a, 39a
で構成されているので、例えば、乗算部分31a, 36aでIc
h, Qchのデイジタル信号にcos(−θ),sin(−θ) の値を
それぞれ乗算した後、排他論理和部分38a で排他的論理
和を取る位相回転演算を行って、変調側キャリアと同期
状態の復調キャリアで検波した時に得られるIch のデイ
ジタル信号を求めている。Qch のデイジタル信号に対し
ても同様な演算が行われる。
【００１１】次に、図６〜図８を用いて、クロック抽出
動作について説明する。図６において、図中の曲線はデ
イジタルクロック抽出回路に入力する信号の為、デイジ
タル信号であるが、説明を容易にする為にアナログ信号
にしてある。
動作について説明する。図６において、図中の曲線はデ
イジタルクロック抽出回路に入力する信号の為、デイジ
タル信号であるが、説明を容易にする為にアナログ信号
にしてある。
【００１２】さて、図６中の復調された信号をクロック
周波数ｆ（図中のA-C 間がクロック周期T= 1/f )の２倍
の周波数2fでサンプルすると、A 点, B 点, C 点におけ
る状態が得られるが、これらの状態がしきい値(GND) の
上にあるのか下にあるのかをチェックする。
周波数ｆ（図中のA-C 間がクロック周期T= 1/f )の２倍
の周波数2fでサンプルすると、A 点, B 点, C 点におけ
る状態が得られるが、これらの状態がしきい値(GND) の
上にあるのか下にあるのかをチェックする。
【００１３】この時、２つのデータ確定点（周期T だけ
離れた点）が共に上／下であればデータ変化点は存在せ
ず、上と下であればデータ変化点が存在することを示
す。そして、データ変換点の存在がわかれば、この変換
点はクロック同期が取れていれば図中のGND にくる筈で
あり、同期が取れていなければ図に示す様にGND より
上、または下にずれる。そこで、このずれをチェックす
ることにより、クロック位相が、取り出したデイジタル
信号に対して遅れているのか、進んでいるのかが判る。
離れた点）が共に上／下であればデータ変化点は存在せ
ず、上と下であればデータ変化点が存在することを示
す。そして、データ変換点の存在がわかれば、この変換
点はクロック同期が取れていれば図中のGND にくる筈で
あり、同期が取れていなければ図に示す様にGND より
上、または下にずれる。そこで、このずれをチェックす
ることにより、クロック位相が、取り出したデイジタル
信号に対して遅れているのか、進んでいるのかが判る。
【００１４】図７は図６の原理を実現する為の回路で、
図中の遅延部分711 〜715 はフリップフロップで構成さ
れているが、遅延部分715 の動作周波数が2f、他の遅延
部分の動作周波数はf である。また、EX-OR ゲート716
は図６の A点, C 点の極性が同一か否かをチェックし、
EX-OR ゲート717 は図６の A点, B 点、 B点, C 点の極
性が同一か否かをチェックしている。
図中の遅延部分711 〜715 はフリップフロップで構成さ
れているが、遅延部分715 の動作周波数が2f、他の遅延
部分の動作周波数はf である。また、EX-OR ゲート716
は図６の A点, C 点の極性が同一か否かをチェックし、
EX-OR ゲート717 は図６の A点, B 点、 B点, C 点の極
性が同一か否かをチェックしている。
【００１５】さて、入力したIch またはQch の最上位ビ
ットの一部分は、遅延部分711,712を介してT と 2T 遅
延してEX-OR ゲート716 に印加する。また、残り部分は
遅延部分715, 713を介して(3/2)Tだけ遅延してEX-OR ゲ
ート717 に印加する。
ットの一部分は、遅延部分711,712を介してT と 2T 遅
延してEX-OR ゲート716 に印加する。また、残り部分は
遅延部分715, 713を介して(3/2)Tだけ遅延してEX-OR ゲ
ート717 に印加する。
【００１６】これにより、EX-OR ゲート716 はT 遅延す
る前後( 図６の A点とC 点) の極性が反転していれば、
H レベルを送出してAND ゲート718 がオン状態になり、
周波数f のクロックが遅延部分714 に供給される。
る前後( 図６の A点とC 点) の極性が反転していれば、
H レベルを送出してAND ゲート718 がオン状態になり、
周波数f のクロックが遅延部分714 に供給される。
【００１７】また、EX-OR ゲート717 には遅延部分712
の出力も印加するので、T/2 遅延する前後( 図６のA 点
とB 点) の極性が反転しているか否かをチェックし、１
または０のチェック結果が遅延部分714 に印加する。そ
こで、AND ゲート718 とEX-OR ゲート717 の出力が同時
に遅延部分714 に印加した時、チェック結果が取り込ま
れ、ループフイルタ717 を介して電圧制御発振器718 の
発振周波数を制御するが、安定状態では遅延部分714 の
出力は１と０の発生確率が 50%となる。
の出力も印加するので、T/2 遅延する前後( 図６のA 点
とB 点) の極性が反転しているか否かをチェックし、１
または０のチェック結果が遅延部分714 に印加する。そ
こで、AND ゲート718 とEX-OR ゲート717 の出力が同時
に遅延部分714 に印加した時、チェック結果が取り込ま
れ、ループフイルタ717 を介して電圧制御発振器718 の
発振周波数を制御するが、安定状態では遅延部分714 の
出力は１と０の発生確率が 50%となる。
【００１８】なお、電圧制御発振器の発振周波数は2f
で、この周波数を２分周して周波数fの信号を生成する
が、発振周波数2fの信号は遅延部分715 で使用し、他の
部分は周波数f の信号を使用する。
で、この周波数を２分周して周波数fの信号を生成する
が、発振周波数2fの信号は遅延部分715 で使用し、他の
部分は周波数f の信号を使用する。
【００１９】図８はデイジタルクロック抽出回路７を準
同期検波復調部に組み込んだ時の接続を示すが、図８に
示す様に第１，第２のアナログ／デイジタル変換部分2
a, 2bから送出された位相面が回転しているIch, Qchの
デイジタル信号を、第１の位相回転補償部分3aで位相面
の回転を止めてIch 及びQchcの復調データを取り出す。
デイジタルクロック抽出回路はIch 及びQchcの復調デー
タのうちの何れか一方の復調データを用いて上記の様に
復調データに同期した周波数2fのクロックを抽出して第
１，第２のアナログ／デイジタル変換部分に供給してい
る。
同期検波復調部に組み込んだ時の接続を示すが、図８に
示す様に第１，第２のアナログ／デイジタル変換部分2
a, 2bから送出された位相面が回転しているIch, Qchの
デイジタル信号を、第１の位相回転補償部分3aで位相面
の回転を止めてIch 及びQchcの復調データを取り出す。
デイジタルクロック抽出回路はIch 及びQchcの復調デー
タのうちの何れか一方の復調データを用いて上記の様に
復調データに同期した周波数2fのクロックを抽出して第
１，第２のアナログ／デイジタル変換部分に供給してい
る。
【００２０】
【発明が解決しようとする課題】上記の様にデイジタル
クロック抽出回路は、通常のデータクロックの２倍の周
波数で動作し、入力信号も２倍の周波数のデータでなけ
ればならない。
クロック抽出回路は、通常のデータクロックの２倍の周
波数で動作し、入力信号も２倍の周波数のデータでなけ
ればならない。
【００２１】これを、図８の構成で行うとすれば、アナ
ログ／デイジタル変換後の構成部分（位相回転部分、等
化・制御部分、デイジタルクロック抽出回路）を２倍の
周波数で動作させなければならない。
ログ／デイジタル変換後の構成部分（位相回転部分、等
化・制御部分、デイジタルクロック抽出回路）を２倍の
周波数で動作させなければならない。
【００２２】この為、動作速度が高速になるので消費電
力が大きくなって、放熱が必要となり回路規模が大きく
なると云う問題がある。本発明は回路規模の縮小を図る
ことを目的とする。
力が大きくなって、放熱が必要となり回路規模が大きく
なると云う問題がある。本発明は回路規模の縮小を図る
ことを目的とする。
【００２３】
【課題を解決するための手段】図１は本発明の原理説明
図である。図中、2a, 2bは印加するクロックを用いて、
入力した直交変調波を準同期検波して得たIch, Qchのベ
ースバンド信号をデイジタル信号に変換する第１，第２
のアナログ／デイジタル変換部分、3aは印加した制御信
号を用いて、入力したIch及びQch のデイジタル信号に
対して位相回転演算を行って、Ich 及びQch の復調デー
タを取り出す第１の位相回転補償部分である。
図である。図中、2a, 2bは印加するクロックを用いて、
入力した直交変調波を準同期検波して得たIch, Qchのベ
ースバンド信号をデイジタル信号に変換する第１，第２
のアナログ／デイジタル変換部分、3aは印加した制御信
号を用いて、入力したIch及びQch のデイジタル信号に
対して位相回転演算を行って、Ich 及びQch の復調デー
タを取り出す第１の位相回転補償部分である。
【００２４】６は位相回転補償部分の出力を等化して得
たIch 及びQch の等化データから取り出した最上位ビッ
トと誤差信号とを用いて変調側キャリアと復調側キャリ
アの周波数差に対応する周波数を有し、位相が相互に90
度異なる該制御信号を生成する等化・制御部分、７は入
力信号からクロックを抽出して第１，第２のアナログ／
デイジタル変換部分に送出するクロック抽出部分であ
る。
たIch 及びQch の等化データから取り出した最上位ビッ
トと誤差信号とを用いて変調側キャリアと復調側キャリ
アの周波数差に対応する周波数を有し、位相が相互に90
度異なる該制御信号を生成する等化・制御部分、７は入
力信号からクロックを抽出して第１，第２のアナログ／
デイジタル変換部分に送出するクロック抽出部分であ
る。
【００２５】3bは印加した該制御信号のうちの一部分を
用いて、該第１，第２のアナログ／デイジタル変換部分
から送出されたIch 及びQch のデイジタル信号に対して
位相回転演算を行ってIch 及びQch の復調データを取り
出すが、動作速度が該第１の位相回転補償部分よりもｎ
倍の動作速度で動作する第２の位相回転補償部分であ
る。
用いて、該第１，第２のアナログ／デイジタル変換部分
から送出されたIch 及びQch のデイジタル信号に対して
位相回転演算を行ってIch 及びQch の復調データを取り
出すが、動作速度が該第１の位相回転補償部分よりもｎ
倍の動作速度で動作する第２の位相回転補償部分であ
る。
【００２６】そして、第２の位相回転補償部の出力を用
いてクロック抽出部分がクロックを抽出する構成にし
た。
いてクロック抽出部分がクロックを抽出する構成にし
た。
【００２７】
【作用】本発明は、第１の位相回転補償部分よりも、例
えば、２倍の動作速度で動作する第２の位相回転補償部
分を設ける。
えば、２倍の動作速度で動作する第２の位相回転補償部
分を設ける。
【００２８】そして、第２の位相回転補償部分で第１，
第２のアナログ／デイジタル変換部分から送出されたIc
h 及びQch のデイジタル信号に対して位相回転演算を行
い、位相回転が停止したIch 及びQchcの復調データをク
ロック抽出部分に加える様にした。
第２のアナログ／デイジタル変換部分から送出されたIc
h 及びQch のデイジタル信号に対して位相回転演算を行
い、位相回転が停止したIch 及びQchcの復調データをク
ロック抽出部分に加える様にした。
【００２９】この方法にすることにより、第１の位相回
転補償部分以降の等化・制御部分の動作を２ｆにする必
要がなくなり、回路規模の増大も軽減される。何故な
ら、第１の位相回転補償部分では、第１，第２のアナロ
グ/ デイジタル変換部分から出力されるデイジタル信号
が10ビット、等化・制御部分からの制御信号が10ビット
とすると、10ビット×10ビット以上の乗算、あるいは10
ビット以上の加算といった精度を要求される部分である
が、第２の位相回転補償部分では、クロック抽出部分に
入力する信号はMSB の１ビットでよいから、第１の位相
回転補償部分ほどの精度は必要なく、余裕をみても４ビ
ット×４ビットの乗算、あいは４ビットほどの精度で充
分であるからである。
転補償部分以降の等化・制御部分の動作を２ｆにする必
要がなくなり、回路規模の増大も軽減される。何故な
ら、第１の位相回転補償部分では、第１，第２のアナロ
グ/ デイジタル変換部分から出力されるデイジタル信号
が10ビット、等化・制御部分からの制御信号が10ビット
とすると、10ビット×10ビット以上の乗算、あるいは10
ビット以上の加算といった精度を要求される部分である
が、第２の位相回転補償部分では、クロック抽出部分に
入力する信号はMSB の１ビットでよいから、第１の位相
回転補償部分ほどの精度は必要なく、余裕をみても４ビ
ット×４ビットの乗算、あいは４ビットほどの精度で充
分であるからである。
【００３０】なお、第２の位相回転補償部分は構成は同
じであるが、等化・制御部分からの制御信号は、例え
ば、上位４ビットだけを取ればよい。
じであるが、等化・制御部分からの制御信号は、例え
ば、上位４ビットだけを取ればよい。
【００３１】
【実施例】図２は本発明の実施例の構成図、図３は本発
明の別の実施例の構成図である。ここで、クロック抽出
器72, 73, 74はクロック抽出部分７の構成部分である。
明の別の実施例の構成図である。ここで、クロック抽出
器72, 73, 74はクロック抽出部分７の構成部分である。
【００３２】以下、図３を参照して図２の動作を説明す
るが、上記で詳細説明した部分については概略説明し、
本発明の部分を詳細説明する。なお、全図を通じて同一
符号は同一対象物を示す。
るが、上記で詳細説明した部分については概略説明し、
本発明の部分を詳細説明する。なお、全図を通じて同一
符号は同一対象物を示す。
【００３３】図２において、図示しないアナログ/ デイ
ジタル変換器2a, 2bはIch, Qchのベースバンド信号を、
例えば、８ビットのIch, Qchのデイジタル信号に変換す
るが、最上位ビットのみが第２の位相回転補償部分3bに
加えられる。
ジタル変換器2a, 2bはIch, Qchのベースバンド信号を、
例えば、８ビットのIch, Qchのデイジタル信号に変換す
るが、最上位ビットのみが第２の位相回転補償部分3bに
加えられる。
【００３４】第２の位相回転補償部分には図示しない等
化・制御部分から位相が相互に90度異なる該制御信号(c
os, sin)のうちの上位所定ビットが、(T/2) 遅延部分を
介して加えられるので、位相回転演算をして位相回転が
停止したIch 及びQch の復調データをクロック抽出部分
72, 73に印加する。
化・制御部分から位相が相互に90度異なる該制御信号(c
os, sin)のうちの上位所定ビットが、(T/2) 遅延部分を
介して加えられるので、位相回転演算をして位相回転が
停止したIch 及びQch の復調データをクロック抽出部分
72, 73に印加する。
【００３５】クロック抽出部分は72, 73は、上記で詳細
に説明した様に、T/2 遅延する前後の極性が反転してい
るか否かをチェックし、１または０のチェック結果が遅
延部分、4, 734に印加する。
に説明した様に、T/2 遅延する前後の極性が反転してい
るか否かをチェックし、１または０のチェック結果が遅
延部分、4, 734に印加する。
【００３６】遅延部分724, 734 はクロックが供給され
た時、印加したチェック結果が取り込むが、遅延部分72
4 の出力は遅延部分743 のクロックとして印加すると共
に、遅延部分734 とEX-OR ゲート741 でEX-OR が取ら
れ、AND ゲートで周波数f のクロックに同期された後、
遅延部分743 に印加される。
た時、印加したチェック結果が取り込むが、遅延部分72
4 の出力は遅延部分743 のクロックとして印加すると共
に、遅延部分734 とEX-OR ゲート741 でEX-OR が取ら
れ、AND ゲートで周波数f のクロックに同期された後、
遅延部分743 に印加される。
【００３７】なお、EX-OR ゲート741 により、遅延部分
724,734 の出力が同極性なら、周期T の間に変化点がな
いので、FCLKがAND ゲートを通過するのを阻止し、遅延
部分724 の出力がループフイルタに送出されない様にし
ている。
724,734 の出力が同極性なら、周期T の間に変化点がな
いので、FCLKがAND ゲートを通過するのを阻止し、遅延
部分724 の出力がループフイルタに送出されない様にし
ている。
【００３８】そして、遅延部分724 の出力がクロックと
して遅延部分743 に印加算した時のAND ゲート742 の出
力がループフイルタに送られる。なお、Ich 及びQch か
らのデータを利用しているので、１つのｃｈの場合より
もよりクロック抽出確率が高くなる。
して遅延部分743 に印加算した時のAND ゲート742 の出
力がループフイルタに送られる。なお、Ich 及びQch か
らのデータを利用しているので、１つのｃｈの場合より
もよりクロック抽出確率が高くなる。
【００３９】図３は図２の同じ機能を持つが、Ich また
はQch からのデータを利用しているので、クロックの抽
出確率が図２よりも低下するが、回路規模が小さくな
る。
はQch からのデータを利用しているので、クロックの抽
出確率が図２よりも低下するが、回路規模が小さくな
る。
【００４０】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路規模の縮小を図ることができると云う効果があ
る。
ば、回路規模の縮小を図ることができると云う効果があ
る。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成図である。
【図３】本発明の別の実施例の構成図である。
【図４】準同期検波復調部の構成図例である。
【図５】図４の動作説明図で、(a) は図4 中の位相回転
部分の要部構成図の一例、(b)は図４中のデイジタル形
電圧制御発振器の要部構成図の一例である。
部分の要部構成図の一例、(b)は図４中のデイジタル形
電圧制御発振器の要部構成図の一例である。
【図６】クロック抽出原理説明図である。
【図７】クロック抽出器の構成図例である。
【図８】従来例の構成図である。
2a 第１のアナログ／デイジタル変換部分 2b 第２のアナログ／デイジタル変換部分 3a 第１の位相回転補償部分 3b 第２の位相回転補償部分 ６ 等化・制御部分 ７ クロック抽出部分
Claims (1)
- 【請求項１】 印加するクロックを用いて、入力した直
交変調波を準同期検波して得たIch, Qchのベースバンド
信号をデイジタル信号に変換する第１，第２のアナログ
／デイジタル変換部分(2a, 2b)と、印加した制御信号を
用いて、入力したIch 及びQch のデイジタル信号に対し
て位相回転演算を行って、Ich 及びQch の復調データを
取り出す第１の位相回転補償部分(3a)と、 該位相回転補償部分の出力を等化して得たIch 及びQch
の等化データから取り出した最上位ビットと誤差信号と
を用いて変調側キャリアと復調側キャリアの周波数差に
対応する周波数を有し、位相が相互に90度異なる該制御
信号を生成する等化・制御部分(6) と、入力信号からク
ロックを抽出して第１，第２のアナログ／デイジタル変
換部分に送出するクロック抽出部分(7) とを有する準同
期検波復調部において、 印加した該制御信号のうちの一部分を用いて、該第１，
第２のアナログ／デイジタル変換部分から送出されたIc
h 及びQch のデイジタル信号に対して位相回転演算を行
ってIch 及びQch の復調データを取り出すが、動作速度
が該第１の位相回転補償部分よりもｎ倍（ｎ≧２の正の
整数）の動作速度で動作する第２の位相回転補償部分(3
b)を設け、 該第２の位相回転補償部の出力を用いてクロック抽出部
分がクロックを抽出する構成にしたことを特徴とするデ
イジタルクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279083A JPH06132995A (ja) | 1992-10-19 | 1992-10-19 | デイジタルクロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4279083A JPH06132995A (ja) | 1992-10-19 | 1992-10-19 | デイジタルクロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132995A true JPH06132995A (ja) | 1994-05-13 |
Family
ID=17606182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4279083A Withdrawn JPH06132995A (ja) | 1992-10-19 | 1992-10-19 | デイジタルクロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132995A (ja) |
-
1992
- 1992-10-19 JP JP4279083A patent/JPH06132995A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |