JP2003069540A - システムクロック同期化回路 - Google Patents
システムクロック同期化回路Info
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- JP2003069540A JP2003069540A JP2001258188A JP2001258188A JP2003069540A JP 2003069540 A JP2003069540 A JP 2003069540A JP 2001258188 A JP2001258188 A JP 2001258188A JP 2001258188 A JP2001258188 A JP 2001258188A JP 2003069540 A JP2003069540 A JP 2003069540A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0041—Delay of data signal
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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Abstract
(57)【要約】
【課題】入力クロックにノイズが重畳しても、誤った出
力データと出力イネーブル信号を出力せず、システムク
ロックに同期した正常な出力データと出力イネーブル信
号とを出力することが可能なシステムクロック同期化回
路を提供する。 【解決手段】入力クロックＣＬＫに重畳したノイズによ
り、フリップフロップ回路１４１，１４２でラッチされ
た不定データである入力イネーブル信号Ｓｅｎと入力デ
ータＳｄａｔａが、それぞれ同期化およびタイミングデ
ィレイ回路１２，１３を介して出力される。一方、入力
クロックＣＬＫをシステムクロックＳＣＬＫで同期化
し、この同期化した信号を遅延させた信号Ｓ７を基に生
成したマスク信号Ｓ８、およびマスク信号Ｓ８を入力と
するＡＮＤゲート１５の出力信号Ｓ１１により、上記の
不定データをそれぞれマスクする。
力データと出力イネーブル信号を出力せず、システムク
ロックに同期した正常な出力データと出力イネーブル信
号とを出力することが可能なシステムクロック同期化回
路を提供する。 【解決手段】入力クロックＣＬＫに重畳したノイズによ
り、フリップフロップ回路１４１，１４２でラッチされ
た不定データである入力イネーブル信号Ｓｅｎと入力デ
ータＳｄａｔａが、それぞれ同期化およびタイミングデ
ィレイ回路１２，１３を介して出力される。一方、入力
クロックＣＬＫをシステムクロックＳＣＬＫで同期化
し、この同期化した信号を遅延させた信号Ｓ７を基に生
成したマスク信号Ｓ８、およびマスク信号Ｓ８を入力と
するＡＮＤゲート１５の出力信号Ｓ１１により、上記の
不定データをそれぞれマスクする。
Description
【０００１】
【発明の属する技術分野】本発明はシステムクロック同
期化回路に関し、特に入力したクロック信号にノイズが
重畳した場合においても、ディジタル放送受信装置を構
成するシステムクロック同期化回路以降の回路に供給す
るシステムクロックに同期した正常な入力データと入力
イネーブル信号とを出力することが可能なシステムクロ
ック同期化回路に関する。
期化回路に関し、特に入力したクロック信号にノイズが
重畳した場合においても、ディジタル放送受信装置を構
成するシステムクロック同期化回路以降の回路に供給す
るシステムクロックに同期した正常な入力データと入力
イネーブル信号とを出力することが可能なシステムクロ
ック同期化回路に関する。
【０００２】
【従来の技術】ディジタル放送受信装置は、図１２に示
すように、放送信号を受けてチャネルを選局するチュー
ナ１２１と、チューナ１２１からの出力信号をディジタ
ル信号に変換するＡ／Ｄ変換器１２２Ａと、Ａ／Ｄ変換
器１２２Ａからのディジタル信号を復調する復調回路１
２２Ｂと、伝送経路で発生した誤りデータを補正するた
めの誤り訂正回路１２２Ｃと、バッファ１２３Ａ〜１２
３Ｃと、システムクロック同期化回路１２４と、ストリ
ーム分離回路１２５と、ＭＰＥＧデコーダ１２６とを備
えている。
すように、放送信号を受けてチャネルを選局するチュー
ナ１２１と、チューナ１２１からの出力信号をディジタ
ル信号に変換するＡ／Ｄ変換器１２２Ａと、Ａ／Ｄ変換
器１２２Ａからのディジタル信号を復調する復調回路１
２２Ｂと、伝送経路で発生した誤りデータを補正するた
めの誤り訂正回路１２２Ｃと、バッファ１２３Ａ〜１２
３Ｃと、システムクロック同期化回路１２４と、ストリ
ーム分離回路１２５と、ＭＰＥＧデコーダ１２６とを備
えている。
【０００３】ここで、Ａ／Ｄ変換器１２２Ａと、復調回
路１２２Ｂと、誤り訂正回路１２２Ｃとは受信信号前処
理回路１２２を構成しており、この受信信号前処理回路
１２２から受信データＳｄａｔａ’と、受信イネーブル
信号Ｓｅｎ’と、受信クロックＣＬＫ’とを出力する。
路１２２Ｂと、誤り訂正回路１２２Ｃとは受信信号前処
理回路１２２を構成しており、この受信信号前処理回路
１２２から受信データＳｄａｔａ’と、受信イネーブル
信号Ｓｅｎ’と、受信クロックＣＬＫ’とを出力する。
【０００４】受信データＳｄａｔａ’と、受信イネーブ
ル信号Ｓｅｎ’と、受信クロックＣＬＫ’は、立ち上が
り時および立ち下がり時に瞬時的に高インピーダンスと
なるバッファ１２３Ａ〜１２３Ｃにより駆動され、それ
ぞれ入力データＳｄａｔａと、入力イネーブル信号Ｓｅ
ｎと、入力クロックＣＬＫとしてシステムクロック同期
化回路１２４に入力する。
ル信号Ｓｅｎ’と、受信クロックＣＬＫ’は、立ち上が
り時および立ち下がり時に瞬時的に高インピーダンスと
なるバッファ１２３Ａ〜１２３Ｃにより駆動され、それ
ぞれ入力データＳｄａｔａと、入力イネーブル信号Ｓｅ
ｎと、入力クロックＣＬＫとしてシステムクロック同期
化回路１２４に入力する。
【０００５】システムクロック同期化回路１２４は、入
力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、
入力クロックＣＬＫと、システムクロックＳＣＬＫとを
入力し、システムクロックＳＣＬＫに同期した入力デー
タである出力データＶｄａｔａと、システムクロックＳ
ＣＬＫに同期した入力イネーブル信号Ｓｅｎである出力
イネーブル信号Ｖｅｎとを出力する。
力データＳｄａｔａと、入力イネーブル信号Ｓｅｎと、
入力クロックＣＬＫと、システムクロックＳＣＬＫとを
入力し、システムクロックＳＣＬＫに同期した入力デー
タである出力データＶｄａｔａと、システムクロックＳ
ＣＬＫに同期した入力イネーブル信号Ｓｅｎである出力
イネーブル信号Ｖｅｎとを出力する。
【０００６】ストリーム分離回路１２５は、出力データ
Ｖｄａｔａと出力イネーブル信号Ｖｅｎとを入力し、多
重化されたストリームデータを各ストリームデータに分
離し、ＭＰＥＧデコーダ１２６は、分離された各ストリ
ームデータをＭＰＥＧフォーマットに従ってデコードす
る。
Ｖｄａｔａと出力イネーブル信号Ｖｅｎとを入力し、多
重化されたストリームデータを各ストリームデータに分
離し、ＭＰＥＧデコーダ１２６は、分離された各ストリ
ームデータをＭＰＥＧフォーマットに従ってデコードす
る。
【０００７】次に図１２に示すシステムクロック同期化
回路１２４の動作について、図１３に示すタイミングチ
ャートを参照してより具体的に説明する。
回路１２４の動作について、図１３に示すタイミングチ
ャートを参照してより具体的に説明する。
【０００８】図１３の受信データＳｄａｔａ’と、受信
イネーブル信号Ｓｅｎ’とは、受信クロックＣＬＫ’に
同期し、かつ受信クロックＣＬＫ’の立ち下がり時に変
化するように受信信号前処理回路１２２から出力され
る。すなわち、受信データＳｄａｔａ’と、受信イネー
ブル信号Ｓｅｎ’は、１受信クロックＣＬＫ’単位のデ
ータとなっている。
イネーブル信号Ｓｅｎ’とは、受信クロックＣＬＫ’に
同期し、かつ受信クロックＣＬＫ’の立ち下がり時に変
化するように受信信号前処理回路１２２から出力され
る。すなわち、受信データＳｄａｔａ’と、受信イネー
ブル信号Ｓｅｎ’は、１受信クロックＣＬＫ’単位のデ
ータとなっている。
【０００９】また受信データＳｄａｔａ’には、ＭＰＥ
Ｇデコーダ１２６においてデコードする際に用いられる
有効データと、廃棄される無効データとがあり、図１３
では無効データを左下下がりの斜線部で示している。受
信イネーブル信号Ｓｅｎ’が活性化された場合、すなわ
ち図１３の場合は受信イネーブル信号Ｓｅｎ’が“１”
に設定された場合、有効データが受信信号前処理回路１
２２から出力され、受信イネーブル信号Ｓｅｎ’が非活
性化された場合、すなわち図１３の場合は受信イネーブ
ル信号Ｓｅｎ’が“０”に設定された場合は、無効デー
タが受信信号前処理回路１２２から出力される。入力デ
ータＳｄａｔａと出力データＶｄａｔａの左下下がりの
斜線部も同様に、無効データを表す。
Ｇデコーダ１２６においてデコードする際に用いられる
有効データと、廃棄される無効データとがあり、図１３
では無効データを左下下がりの斜線部で示している。受
信イネーブル信号Ｓｅｎ’が活性化された場合、すなわ
ち図１３の場合は受信イネーブル信号Ｓｅｎ’が“１”
に設定された場合、有効データが受信信号前処理回路１
２２から出力され、受信イネーブル信号Ｓｅｎ’が非活
性化された場合、すなわち図１３の場合は受信イネーブ
ル信号Ｓｅｎ’が“０”に設定された場合は、無効デー
タが受信信号前処理回路１２２から出力される。入力デ
ータＳｄａｔａと出力データＶｄａｔａの左下下がりの
斜線部も同様に、無効データを表す。
【００１０】図１３において、時刻ｔ２で受信クロック
ＣＬＫ’の立ち下がりに同期して受信イネーブル信号Ｓ
ｅｎ’が“１”になると、受信データＳｄａｔａ’は無
効データから有効データ１に変化し、この有効データ１
はバッファ１２３Ａで駆動され、入力データＳｄａｔａ
としてシステムクロック同期化回路１２４に入力する。
また同様に、時刻ｔ２で“１”となった受信イネーブル
信号Ｓｅｎ’はバッファ１２３Ｂで駆動され、バッファ
１２３Ｂによる遅延だけ遅れて入力イネーブル信号Ｓｅ
ｎとしてシステムクロック同期化回路１２４に入力す
る。
ＣＬＫ’の立ち下がりに同期して受信イネーブル信号Ｓ
ｅｎ’が“１”になると、受信データＳｄａｔａ’は無
効データから有効データ１に変化し、この有効データ１
はバッファ１２３Ａで駆動され、入力データＳｄａｔａ
としてシステムクロック同期化回路１２４に入力する。
また同様に、時刻ｔ２で“１”となった受信イネーブル
信号Ｓｅｎ’はバッファ１２３Ｂで駆動され、バッファ
１２３Ｂによる遅延だけ遅れて入力イネーブル信号Ｓｅ
ｎとしてシステムクロック同期化回路１２４に入力す
る。
【００１１】次に時刻ｔ３で、入力クロックＣＬＫの立
ち上がり時に同期してシステムクロック同期化回路１２
４は有効データ１を取り込み、時刻ｔ４でシステムクロ
ック同期化回路１２４は、システムクロックＳＣＬＫに
同期してこのデータを出力データＶｄａｔａとしてスト
リーム分離回路１２５に出力する。
ち上がり時に同期してシステムクロック同期化回路１２
４は有効データ１を取り込み、時刻ｔ４でシステムクロ
ック同期化回路１２４は、システムクロックＳＣＬＫに
同期してこのデータを出力データＶｄａｔａとしてスト
リーム分離回路１２５に出力する。
【００１２】時刻ｔ４で“１”に立ち上がった出力イネ
ーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期
間“１”を保つパルス信号としてシステムクロック同期
化回路１２４において生成され、システムクロックＳＣ
ＬＫに同期してストリームデータ分離回路１２５に出力
される。
ーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期
間“１”を保つパルス信号としてシステムクロック同期
化回路１２４において生成され、システムクロックＳＣ
ＬＫに同期してストリームデータ分離回路１２５に出力
される。
【００１３】同様に時刻ｔ６で、入力クロックＣＬＫの
立ち上がり時に同期してシステムクロック同期化回路１
２４は有効データ２を取り込み、時刻ｔ７で、システム
クロックＳＣＬＫに同期してこのデータを出力データＶ
ｄａｔａとしてストリーム分離回路１２５に出力する。
立ち上がり時に同期してシステムクロック同期化回路１
２４は有効データ２を取り込み、時刻ｔ７で、システム
クロックＳＣＬＫに同期してこのデータを出力データＶ
ｄａｔａとしてストリーム分離回路１２５に出力する。
【００１４】時刻ｔ７で“１”に立ち上がった出力イネ
ーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期
間“１”を保つパルス信号としてシステムクロック同期
化回路１２４において生成され、システムクロックＳＣ
ＬＫに同期してストリームデータ分離回路１２５に出力
される。
ーブル信号Ｖｅｎは、１システムクロックＳＣＬＫの期
間“１”を保つパルス信号としてシステムクロック同期
化回路１２４において生成され、システムクロックＳＣ
ＬＫに同期してストリームデータ分離回路１２５に出力
される。
【００１５】このようにして入力した入力データＳｄａ
ｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣ
ＬＫは、それぞれシステムクロックＳＣＬＫにより同期
化され、システムクロックＳＣＬＫと同期化した出力デ
ータＶｄａｔａと出力イネーブル信号Ｖｅｎとして、シ
ステムクロック同期化回路１２４からストリーム分離回
路１２５に出力される。
ｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣ
ＬＫは、それぞれシステムクロックＳＣＬＫにより同期
化され、システムクロックＳＣＬＫと同期化した出力デ
ータＶｄａｔａと出力イネーブル信号Ｖｅｎとして、シ
ステムクロック同期化回路１２４からストリーム分離回
路１２５に出力される。
【００１６】次に図１４を参照して、システムクロック
同期化回路１２４の詳細回路について説明する。
同期化回路１２４の詳細回路について説明する。
【００１７】図１４に示すシステムクロック同期化回路
１２４は、入力イネーブル信号Ｓｅｎを入力とし入力ク
ロックＣＬＫに同期して動作するフリップフロップ回路
１４１と、入力データＳｄａｔａを入力とし入力クロッ
クＣＬＫに同期して動作するフリップフロップ回路１４
２と、リセット信号を一方の入力とするＯＲゲート１４
３と、フリップフロップ回路１４１から出力された信号
Ｓ１をシステムクロックＳＣＬＫで同期化した信号Ｓ２
を生成する同期化回路１４４と、信号Ｓ２を入力して、
システムクロックＳＣＬＫ１周期分のパルス幅を有する
マスク信号Ｓ５を生成するマスク信号生成回路１４５
と、マスク信号Ｓ５を入力としシステムクロックＳＣＬ
Ｋに同期して出力イネーブル信号Ｖｅｎを出力するフリ
ップフロップ回路１４６と、マスク信号Ｓ５をライトイ
ネーブル端子ｗｅに入力し、フリップフロップ回路１４
２からの出力信号Ｓ６を入力とし、システムクロックＳ
ＣＬＫに同期して出力データＶｄａｔａを出力するライ
トイネーブル付きフリップフロップ回路１４７とを備え
ている。マスク信号生成回路１４５は、ＯＲゲート１４
３にマスク信号Ｓ５を出力し、マスク信号Ｓ５が“１”
となるとＯＲゲート１４３を介してフリップフロップ回
路１４１をリセットする。
１２４は、入力イネーブル信号Ｓｅｎを入力とし入力ク
ロックＣＬＫに同期して動作するフリップフロップ回路
１４１と、入力データＳｄａｔａを入力とし入力クロッ
クＣＬＫに同期して動作するフリップフロップ回路１４
２と、リセット信号を一方の入力とするＯＲゲート１４
３と、フリップフロップ回路１４１から出力された信号
Ｓ１をシステムクロックＳＣＬＫで同期化した信号Ｓ２
を生成する同期化回路１４４と、信号Ｓ２を入力して、
システムクロックＳＣＬＫ１周期分のパルス幅を有する
マスク信号Ｓ５を生成するマスク信号生成回路１４５
と、マスク信号Ｓ５を入力としシステムクロックＳＣＬ
Ｋに同期して出力イネーブル信号Ｖｅｎを出力するフリ
ップフロップ回路１４６と、マスク信号Ｓ５をライトイ
ネーブル端子ｗｅに入力し、フリップフロップ回路１４
２からの出力信号Ｓ６を入力とし、システムクロックＳ
ＣＬＫに同期して出力データＶｄａｔａを出力するライ
トイネーブル付きフリップフロップ回路１４７とを備え
ている。マスク信号生成回路１４５は、ＯＲゲート１４
３にマスク信号Ｓ５を出力し、マスク信号Ｓ５が“１”
となるとＯＲゲート１４３を介してフリップフロップ回
路１４１をリセットする。
【００１８】ここで、ライトイネーブル付きフリップフ
ロップ回路１４７は、マスク信号Ｓ５が“１”のときは
通常のフリップフロップ回路の動作を行い、“０”のと
きは入力データをラッチせず前のデータを保持する動作
を行う。またリセット信号Ｒｓｅｔは、ディジタル放送
受信装置で受信開始する際に活性化してシステム全体を
リセットし、その後リセット信号を解除する。
ロップ回路１４７は、マスク信号Ｓ５が“１”のときは
通常のフリップフロップ回路の動作を行い、“０”のと
きは入力データをラッチせず前のデータを保持する動作
を行う。またリセット信号Ｒｓｅｔは、ディジタル放送
受信装置で受信開始する際に活性化してシステム全体を
リセットし、その後リセット信号を解除する。
【００１９】次に図１５を参照して、マスク信号生成回
路１４５の実施例について説明する。なお図１４の同期
化回路１４４を図１５に示すフリップフロップ回路１４
４１で構成している。
路１４５の実施例について説明する。なお図１４の同期
化回路１４４を図１５に示すフリップフロップ回路１４
４１で構成している。
【００２０】図１５に示すマスク信号生成回路１４５
は、フリップフロップ回路１４４１からの信号Ｓ２をシ
ステムクロックＳＣＬＫで同期化した信号Ｓ３を出力す
るフリップフロップ回路１４５１と、フリップフロップ
回路１４５１からの信号Ｓ３をシステムクロックＳＣＬ
Ｋで同期化した信号Ｓ４を出力するフリップフロップ回
路１４５２と、インバータ１４５３と、ＡＮＤゲート１
４５４とを備えている。
は、フリップフロップ回路１４４１からの信号Ｓ２をシ
ステムクロックＳＣＬＫで同期化した信号Ｓ３を出力す
るフリップフロップ回路１４５１と、フリップフロップ
回路１４５１からの信号Ｓ３をシステムクロックＳＣＬ
Ｋで同期化した信号Ｓ４を出力するフリップフロップ回
路１４５２と、インバータ１４５３と、ＡＮＤゲート１
４５４とを備えている。
【００２１】ここで、フリップフロップ回路１４５２
と、インバータ１４５３と、ＡＮＤゲート１４５４とで
信号Ｓ３の立ち上がりに同期し、システムクロックＳＣ
ＬＫの１周期分のパルス幅を有するマスク信号Ｓ５を生
成する。
と、インバータ１４５３と、ＡＮＤゲート１４５４とで
信号Ｓ３の立ち上がりに同期し、システムクロックＳＣ
ＬＫの１周期分のパルス幅を有するマスク信号Ｓ５を生
成する。
【００２２】次に図１６に示すタイミングチャートを参
照して、図１４及び図１５に示すシステムクロック同期
化回路１２４の正常動作時の動作について説明する。
照して、図１４及び図１５に示すシステムクロック同期
化回路１２４の正常動作時の動作について説明する。
【００２３】図１６において、入力データＳｄａｔａは
時刻ｔ１０で無効データから有効データ１となって、シ
ステムクロック同期化回路１２４に入力し、時刻ｔ１３
で有効データ１から有効データ２に変化してシステムク
ロック同期化回路１２４に入力する。
時刻ｔ１０で無効データから有効データ１となって、シ
ステムクロック同期化回路１２４に入力し、時刻ｔ１３
で有効データ１から有効データ２に変化してシステムク
ロック同期化回路１２４に入力する。
【００２４】ところが、図１２に示すように、入力デー
タＳｄａｔａ及び入力イネーブル信号Ｓｅｎは、入力ク
ロックＣＬＫの立ち下がり時に高インピーダンスとなる
バッファ１２３Ａ、１２３Ｂによって駆動されて生成さ
れる信号のため、入力クロックＣＬＫの立ち下がり時に
不定データとなる。
タＳｄａｔａ及び入力イネーブル信号Ｓｅｎは、入力ク
ロックＣＬＫの立ち下がり時に高インピーダンスとなる
バッファ１２３Ａ、１２３Ｂによって駆動されて生成さ
れる信号のため、入力クロックＣＬＫの立ち下がり時に
不定データとなる。
【００２５】図１６において、不定データは右下下がり
の鎖線部により示している。すなわち入力データＳｄａ
ｔａは、実際は有効データ１からいったん不定データと
なった後有効データ２となってシステムクロック同期化
回路１２４に入力する。
の鎖線部により示している。すなわち入力データＳｄａ
ｔａは、実際は有効データ１からいったん不定データと
なった後有効データ２となってシステムクロック同期化
回路１２４に入力する。
【００２６】同様に入力データＳｄａｔａは、有効デー
タ２から不定データとなった後有効データ３となって、
入力クロックＣＬＫに同期してシステムクロック同期化
回路１２４に入力する。同様に入力イネーブル信号Ｓｅ
ｎは、時刻ｔ１０，ｔ１３で右下下がりの斜線部で示す
ように、入力クロックＣＬＫの立ち下がり時において不
定となる。
タ２から不定データとなった後有効データ３となって、
入力クロックＣＬＫに同期してシステムクロック同期化
回路１２４に入力する。同様に入力イネーブル信号Ｓｅ
ｎは、時刻ｔ１０，ｔ１３で右下下がりの斜線部で示す
ように、入力クロックＣＬＫの立ち下がり時において不
定となる。
【００２７】次に時刻ｔ１１で、入力クロックＣＬＫの
立ち上がりに同期してフリップフロップ回路１４２は有
効データ１を取り込み、信号Ｓ６としてライトイネーブ
ル付きフリップフロップ回路１４７に出力する。またフ
リップフロップ回路１４１は、入力イネーブル信号Ｓｅ
ｎが“１”のデータを取り込み信号Ｓ１としてフリップ
フロップ回路１４４１に出力する。
立ち上がりに同期してフリップフロップ回路１４２は有
効データ１を取り込み、信号Ｓ６としてライトイネーブ
ル付きフリップフロップ回路１４７に出力する。またフ
リップフロップ回路１４１は、入力イネーブル信号Ｓｅ
ｎが“１”のデータを取り込み信号Ｓ１としてフリップ
フロップ回路１４４１に出力する。
【００２８】次に時刻ｔ１２でフリップフロップ回路１
４５１は“１”をラッチし、１システムクロックＳＣＬ
Ｋ後の時刻ｔ１３で“１”に立ち上がる信号Ｓ３を出力
する。フリップフロップ回路１４５２とインバータ１４
５３とＡＮＤゲート１４５４とで構成する回路は、信号
Ｓ３の立ち上がりに同期して立ち上がり、１システムク
ロックＳＣＬＫ分のパルス幅を有するマスク信号Ｓ５を
フリップフロップ回路１４６と、ライトイネーブル付き
フリップフロップ回路１４７のライトイネーブル端子ｗ
ｅと、ＯＲゲート１４３とに出力する。そしてマスク信
号Ｓ５が“１”となると、フリップフロップ回路１４１
はＯＲゲート１４３を介してリセットされるため“０”
に立ち下がる。
４５１は“１”をラッチし、１システムクロックＳＣＬ
Ｋ後の時刻ｔ１３で“１”に立ち上がる信号Ｓ３を出力
する。フリップフロップ回路１４５２とインバータ１４
５３とＡＮＤゲート１４５４とで構成する回路は、信号
Ｓ３の立ち上がりに同期して立ち上がり、１システムク
ロックＳＣＬＫ分のパルス幅を有するマスク信号Ｓ５を
フリップフロップ回路１４６と、ライトイネーブル付き
フリップフロップ回路１４７のライトイネーブル端子ｗ
ｅと、ＯＲゲート１４３とに出力する。そしてマスク信
号Ｓ５が“１”となると、フリップフロップ回路１４１
はＯＲゲート１４３を介してリセットされるため“０”
に立ち下がる。
【００２９】また時刻ｔ１４において、フリップフロッ
プ回路１４６はマスク信号Ｓ５の“１”レベルを入力
し、１システムクロックＳＣＬＫ後にマスク信号Ｓ５の
“０”レベルを出力する。すなわちフリップフロップ回
路１４６は、マスク信号Ｓ５を１システムクロックＳＣ
ＬＫ遅らせた出力イネーブル信号Ｖｅｎを出力する。
プ回路１４６はマスク信号Ｓ５の“１”レベルを入力
し、１システムクロックＳＣＬＫ後にマスク信号Ｓ５の
“０”レベルを出力する。すなわちフリップフロップ回
路１４６は、マスク信号Ｓ５を１システムクロックＳＣ
ＬＫ遅らせた出力イネーブル信号Ｖｅｎを出力する。
【００３０】このようにして入力した入力データＳｄａ
ｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣ
ＬＫは、それぞれシステムクロックＳＣＬＫにより同期
化され、システムクロックＳＣＬＫと同期化した出力デ
ータＶｄａｔａと出力イネーブル信号Ｖｅｎとして、シ
ステムクロック同期化回路１２４からストリーム分離回
路１２５に出力される。
ｔａと、入力イネーブル信号Ｓｅｎと、入力クロックＣ
ＬＫは、それぞれシステムクロックＳＣＬＫにより同期
化され、システムクロックＳＣＬＫと同期化した出力デ
ータＶｄａｔａと出力イネーブル信号Ｖｅｎとして、シ
ステムクロック同期化回路１２４からストリーム分離回
路１２５に出力される。
【００３１】次に図１７を参照して、入力クロックＣＬ
Ｋの立ち下がり時に入力クロックＣＬＫにノイズが重畳
した場合の図１４，１５に示すシステムクロック同期化
回路の動作について説明する。
Ｋの立ち下がり時に入力クロックＣＬＫにノイズが重畳
した場合の図１４，１５に示すシステムクロック同期化
回路の動作について説明する。
【００３２】最初に、入力クロックの立ち下がり時に入
力クロックＣＬＫにノイズが重畳する理由について説明
する。入力データＳｄａｔａと入力イネーブル信号Ｓｅ
ｎは、入力クロックＣＬＫの立ち下がりに同期して変化
するデータであるため、バッファ１２３Ａ，１２３Ｂ
は、入力クロックＣＬＫの立ち下がり時に瞬時的に大電
流を流す。この大電流によって発生したパルス性のノイ
ズは、入力データＳｄａｔａが伝達する伝送路と入力ク
ロックＣＬＫが伝達する伝送路間のクロストーク容量、
および入力イネーブル信号Ｓｅｎが伝達する伝送路と入
力クロックＣＬＫが伝達する伝送路間のクロストーク容
量を介して、入力クロックＣＬＫの立ち下がり時に入力
クロックＣＬＫに重畳する。
力クロックＣＬＫにノイズが重畳する理由について説明
する。入力データＳｄａｔａと入力イネーブル信号Ｓｅ
ｎは、入力クロックＣＬＫの立ち下がりに同期して変化
するデータであるため、バッファ１２３Ａ，１２３Ｂ
は、入力クロックＣＬＫの立ち下がり時に瞬時的に大電
流を流す。この大電流によって発生したパルス性のノイ
ズは、入力データＳｄａｔａが伝達する伝送路と入力ク
ロックＣＬＫが伝達する伝送路間のクロストーク容量、
および入力イネーブル信号Ｓｅｎが伝達する伝送路と入
力クロックＣＬＫが伝達する伝送路間のクロストーク容
量を介して、入力クロックＣＬＫの立ち下がり時に入力
クロックＣＬＫに重畳する。
【００３３】このとき、入力クロックＣＬＫを駆動する
バッファ１２３Ｃは高インピーダンスとなっているため
ノイズに対する感度が高く、ノイズを拾いやすい状態で
あり、入力クロックＣＬＫはノイズにより、図１７の
Ａ，Ｂに示すように立ち下がり時に“０”となった後、
瞬時的に“１”となるパルス波形となる。
バッファ１２３Ｃは高インピーダンスとなっているため
ノイズに対する感度が高く、ノイズを拾いやすい状態で
あり、入力クロックＣＬＫはノイズにより、図１７の
Ａ，Ｂに示すように立ち下がり時に“０”となった後、
瞬時的に“１”となるパルス波形となる。
【００３４】図１４，１５に示すシステムクロック同期
化回路は、入力クロックＣＬＫを直接フリップフロップ
回路１４１，１４２に入力していた為、入力クロックＣ
ＬＫの立ち下がり時にシステムクロックＳＣＬＫの周期
より幅が小さいノイズが重畳すると、フリップフロップ
回路１４１，１４２は入力クロックＣＬＫの立ち上がり
変化点と誤判断し、入力データＳｄａｔａと入力イネー
ブル信号Ｓｅｎを誤ったタイミングでラッチしてしま
い、システムクロック同期化回路が誤動作していた。
化回路は、入力クロックＣＬＫを直接フリップフロップ
回路１４１，１４２に入力していた為、入力クロックＣ
ＬＫの立ち下がり時にシステムクロックＳＣＬＫの周期
より幅が小さいノイズが重畳すると、フリップフロップ
回路１４１，１４２は入力クロックＣＬＫの立ち上がり
変化点と誤判断し、入力データＳｄａｔａと入力イネー
ブル信号Ｓｅｎを誤ったタイミングでラッチしてしま
い、システムクロック同期化回路が誤動作していた。
【００３５】次にノイズによるシステムクロック同期化
回路の誤動作について、図１５及び図１７を参照してよ
り具体的に説明する。
回路の誤動作について、図１５及び図１７を参照してよ
り具体的に説明する。
【００３６】時刻ｔ２１での入力クロックＣＬＫに同期
して、フリップフロップ回路１４１は不定となった入力
イネーブル信号Ｓｅｎをラッチし、信号Ｓ１としてフリ
ップフロップ回路１４４１に出力し、フリップフロップ
回路１４２は不定データとなった入力データＳｄａｔａ
を取り込み、信号Ｓ６としてライトイネーブル付きフリ
ップフロップ回路１４７に出力する。
して、フリップフロップ回路１４１は不定となった入力
イネーブル信号Ｓｅｎをラッチし、信号Ｓ１としてフリ
ップフロップ回路１４４１に出力し、フリップフロップ
回路１４２は不定データとなった入力データＳｄａｔａ
を取り込み、信号Ｓ６としてライトイネーブル付きフリ
ップフロップ回路１４７に出力する。
【００３７】次にフリップフロップ回路１４５１は、時
刻ｔ２２でシステムクロックＳＣＬＫの立ち上がりに同
期して信号Ｓ１の不定データをラッチし、１システムク
ロックＳＣＬＫ後のｔ２３に出力信号Ｓ３としてフリッ
プフロップ回路１４５２に出力する。
刻ｔ２２でシステムクロックＳＣＬＫの立ち上がりに同
期して信号Ｓ１の不定データをラッチし、１システムク
ロックＳＣＬＫ後のｔ２３に出力信号Ｓ３としてフリッ
プフロップ回路１４５２に出力する。
【００３８】フリップフロップ回路１４５２とインバー
タ１４５３とＡＮＤゲート１４５４とで構成する回路
は、信号Ｓ３をラッチし１システムクロックＳＣＬＫ分
のパルス幅を有する不定データのマスク信号Ｓ５をフリ
ップフロップ回路１４６に出力する。そしてマスク信号
Ｓ５が“１”となると、フリップフロップ回路１４１は
ＯＲゲート１４３を介してリセットされるため“０”に
立ち下がる。
タ１４５３とＡＮＤゲート１４５４とで構成する回路
は、信号Ｓ３をラッチし１システムクロックＳＣＬＫ分
のパルス幅を有する不定データのマスク信号Ｓ５をフリ
ップフロップ回路１４６に出力する。そしてマスク信号
Ｓ５が“１”となると、フリップフロップ回路１４１は
ＯＲゲート１４３を介してリセットされるため“０”に
立ち下がる。
【００３９】次に時刻ｔ２４において、ライトイネーブ
ル付きフリップフロップ回路１４７は、不定データであ
る信号Ｓ６をシステムクロックＳＣＬＫの立ち上がりに
同期してラッチし、出力データＶｄａｔａとして出力す
る。またフリップフロップ回路１４６は、不定データで
あるマスク信号Ｓ５をシステムクロックＳＣＬＫの立ち
上がりに同期してラッチし、出力イネーブル信号Ｖｅｎ
として出力する。この出力イネーブル信号Ｖｅｎは、時
刻ｔ２５においてフリップフロップ回路１４６で、シス
テムクロックＳＣＬＫの立ち上がりに同期して“０”レ
ベルのマスク信号Ｓ５をラッチした“０”に推移する。
ル付きフリップフロップ回路１４７は、不定データであ
る信号Ｓ６をシステムクロックＳＣＬＫの立ち上がりに
同期してラッチし、出力データＶｄａｔａとして出力す
る。またフリップフロップ回路１４６は、不定データで
あるマスク信号Ｓ５をシステムクロックＳＣＬＫの立ち
上がりに同期してラッチし、出力イネーブル信号Ｖｅｎ
として出力する。この出力イネーブル信号Ｖｅｎは、時
刻ｔ２５においてフリップフロップ回路１４６で、シス
テムクロックＳＣＬＫの立ち上がりに同期して“０”レ
ベルのマスク信号Ｓ５をラッチした“０”に推移する。
【００４０】このようにして、入力クロックＣＬＫの立
ち下がり時にシステムクロックＳＣＬＫの周期より幅が
小さいノイズが重畳すると、フリップフロップ回路１４
１，１４２は入力クロックＣＬＫの立ち上がり変化点と
誤判断し、不定データをラッチして次の回路に出力する
ため、この不定データが順次伝搬し最終的に不定データ
となった出力データＶｄａｔａと出力イネーブル信号Ｖ
ｅｎとがストリーム分離回路１２５に出力される。
ち下がり時にシステムクロックＳＣＬＫの周期より幅が
小さいノイズが重畳すると、フリップフロップ回路１４
１，１４２は入力クロックＣＬＫの立ち上がり変化点と
誤判断し、不定データをラッチして次の回路に出力する
ため、この不定データが順次伝搬し最終的に不定データ
となった出力データＶｄａｔａと出力イネーブル信号Ｖ
ｅｎとがストリーム分離回路１２５に出力される。
【００４１】このため、従来のディジタル放送受信装置
を構成するストリーム分離回路１２５及びＭＰＥＧデコ
ーダ１２６では、正常なデータと不定データとを区別し
て処理することが出来ず誤った動作を行う。
を構成するストリーム分離回路１２５及びＭＰＥＧデコ
ーダ１２６では、正常なデータと不定データとを区別し
て処理することが出来ず誤った動作を行う。
【００４２】
【発明が解決しようとする課題】上述した従来のシステ
ムクロック同期化回路は、ボード上に搭載されたバッフ
ァからのノイズに対して、ボード上にノイズフィルタを
挿入することで対策していたが、どのようなノイズフィ
ルタをどの位置に設けるかを決めるためのノイズシミュ
レーションと、実際のノイズとの差が大きく、試行錯誤
的にボード設計を行わなければならないのが実状であ
る。
ムクロック同期化回路は、ボード上に搭載されたバッフ
ァからのノイズに対して、ボード上にノイズフィルタを
挿入することで対策していたが、どのようなノイズフィ
ルタをどの位置に設けるかを決めるためのノイズシミュ
レーションと、実際のノイズとの差が大きく、試行錯誤
的にボード設計を行わなければならないのが実状であ
る。
【００４３】このため、満足するノイズレベルまでにノ
イズを低減するのに、長期の期間がかかるとともに、ノ
イズ対策の部品をボード上に追加しなければならないな
どコストアップの要因となっていた。
イズを低減するのに、長期の期間がかかるとともに、ノ
イズ対策の部品をボード上に追加しなければならないな
どコストアップの要因となっていた。
【００４４】このため本発明の目的は、入力クロックＣ
ＬＫにノイズが重畳した場合においても、誤った出力デ
ータと出力イネーブル信号を出力せず、システムクロッ
クに同期した正常な出力データと出力イネーブル信号と
を出力することが可能なシステムクロック同期化回路を
提供することである。
ＬＫにノイズが重畳した場合においても、誤った出力デ
ータと出力イネーブル信号を出力せず、システムクロッ
クに同期した正常な出力データと出力イネーブル信号と
を出力することが可能なシステムクロック同期化回路を
提供することである。
【００４５】
【課題を解決するための手段】そのため、本発明による
システムクロック同期化回路は、入力クロックをシステ
ムクロックで同期化し、同期化した信号を第１の遅延量
だけ遅延させた第１の信号を出力する第１の同期化およ
びタイミングディレイ回路と、前記入力クロックの第１
の変化点でデータが変化する入力データを、前記入力ク
ロックの第２の変化点に同期してラッチする入力データ
ラッチ手段と、前記入力データが有効のとき活性化し無
効のとき非活性化する入力イネーブル信号を、前記入力
クロックに同期してラッチする入力イネーブル信号ラッ
チ手段と、前記第１の信号に同期して所定のパルス幅を
有するマスク信号を生成するマスク信号生成回路と、前
記入力データラッチ手段からの出力信号を前記システム
クロックで同期化し、同期化した信号を第２の遅延量だ
け遅延させた第２の信号を出力する第２の同期化および
タイミングディレイ回路と、前記入力イネーブル信号ラ
ッチ手段からの出力信号を前記システムクロックで同期
化し、同期化した信号を第３の遅延量だけ遅延させた第
３の信号を出力する第３の同期化およびタイミングディ
レイ回路と、前記マスク信号と前記第３の信号とを入力
し、前記マスク信号が活性化されたときは前記第３の信
号を出力し、前記マスク信号が非活性化されたときは前
記第３の信号をマスクするマスク手段と、前記マスク手
段からの第４の信号をシステムクロックに同期してラッ
チし、出力イネーブル信号として出力する第１の出力ラ
ッチ手段と、前記第４の信号をライトイネーブル端子
に、前記第２の信号をデータ入力端子にそれぞれ入力
し、前記第４の信号が活性化されたときは前記第２の信
号をシステムクロックに同期してラッチし、前記第４の
信号が非活性化されたときは直前に入力した前記第２の
信号を保持して、出力データとして出力する第２の出力
ラッチ手段と、を備えている。
システムクロック同期化回路は、入力クロックをシステ
ムクロックで同期化し、同期化した信号を第１の遅延量
だけ遅延させた第１の信号を出力する第１の同期化およ
びタイミングディレイ回路と、前記入力クロックの第１
の変化点でデータが変化する入力データを、前記入力ク
ロックの第２の変化点に同期してラッチする入力データ
ラッチ手段と、前記入力データが有効のとき活性化し無
効のとき非活性化する入力イネーブル信号を、前記入力
クロックに同期してラッチする入力イネーブル信号ラッ
チ手段と、前記第１の信号に同期して所定のパルス幅を
有するマスク信号を生成するマスク信号生成回路と、前
記入力データラッチ手段からの出力信号を前記システム
クロックで同期化し、同期化した信号を第２の遅延量だ
け遅延させた第２の信号を出力する第２の同期化および
タイミングディレイ回路と、前記入力イネーブル信号ラ
ッチ手段からの出力信号を前記システムクロックで同期
化し、同期化した信号を第３の遅延量だけ遅延させた第
３の信号を出力する第３の同期化およびタイミングディ
レイ回路と、前記マスク信号と前記第３の信号とを入力
し、前記マスク信号が活性化されたときは前記第３の信
号を出力し、前記マスク信号が非活性化されたときは前
記第３の信号をマスクするマスク手段と、前記マスク手
段からの第４の信号をシステムクロックに同期してラッ
チし、出力イネーブル信号として出力する第１の出力ラ
ッチ手段と、前記第４の信号をライトイネーブル端子
に、前記第２の信号をデータ入力端子にそれぞれ入力
し、前記第４の信号が活性化されたときは前記第２の信
号をシステムクロックに同期してラッチし、前記第４の
信号が非活性化されたときは直前に入力した前記第２の
信号を保持して、出力データとして出力する第２の出力
ラッチ手段と、を備えている。
【００４６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００４７】図１は、本発明のシステムクロック同期化
回路の第１の実施の形態を示すブロック図であり、図１
４と共通の構成要素には共通の参照文字／数字を付して
ある。なお、本発明によるシステムクロック同期化回路
を搭載したディジタル放送受信装置の回路構成は、図１
２と同様である。
回路の第１の実施の形態を示すブロック図であり、図１
４と共通の構成要素には共通の参照文字／数字を付して
ある。なお、本発明によるシステムクロック同期化回路
を搭載したディジタル放送受信装置の回路構成は、図１
２と同様である。
【００４８】図１に示すシステムクロック同期化回路
は、入力イネーブル信号Ｓｅｎを入力とし入力クロック
ＣＬＫに同期して動作するフリップフロップ回路１４１
と、入力データＳｄａｔａを入力とし入力クロックＣＬ
Ｋに同期して動作するフリップフロップ回路１４２とを
備えている。
は、入力イネーブル信号Ｓｅｎを入力とし入力クロック
ＣＬＫに同期して動作するフリップフロップ回路１４１
と、入力データＳｄａｔａを入力とし入力クロックＣＬ
Ｋに同期して動作するフリップフロップ回路１４２とを
備えている。
【００４９】また図１に示すシステムクロック同期化回
路は、入力クロックＣＬＫをシステムクロックＳＣＬＫ
で同期化し、この同期化した信号をシステムクロックＳ
ＣＬＫに同期した第１の遅延量だけ遅延させた信号Ｓ７
を生成する同期化およびタイミングディレイ回路１１
と、フリップフロップ回路１４１から出力された信号Ｓ
１をシステムクロックＳＣＬＫで同期化し、この同期化
した信号をシステムクロックＳＣＬＫに同期した第２の
遅延量だけ遅延させた信号Ｓ９を生成する同期化および
タイミングディレイ回路１２と、フリップフロップ回路
１４２から出力された信号Ｓ６をシステムクロックＳＣ
ＬＫで同期化し、この同期化した信号をシステムクロッ
クＳＣＬＫに同期した第３の遅延量だけ遅延させた信号
Ｓ１０を生成する同期化およびタイミングディレイ回路
１３とを備えている。
路は、入力クロックＣＬＫをシステムクロックＳＣＬＫ
で同期化し、この同期化した信号をシステムクロックＳ
ＣＬＫに同期した第１の遅延量だけ遅延させた信号Ｓ７
を生成する同期化およびタイミングディレイ回路１１
と、フリップフロップ回路１４１から出力された信号Ｓ
１をシステムクロックＳＣＬＫで同期化し、この同期化
した信号をシステムクロックＳＣＬＫに同期した第２の
遅延量だけ遅延させた信号Ｓ９を生成する同期化および
タイミングディレイ回路１２と、フリップフロップ回路
１４２から出力された信号Ｓ６をシステムクロックＳＣ
ＬＫで同期化し、この同期化した信号をシステムクロッ
クＳＣＬＫに同期した第３の遅延量だけ遅延させた信号
Ｓ１０を生成する同期化およびタイミングディレイ回路
１３とを備えている。
【００５０】さらに図１に示すシステムクロック同期化
回路は、信号Ｓ７を入力して、システムクロックＳＣＬ
Ｋ１周期分のパルス幅を有するマスク信号Ｓ８を生成す
るマスク信号生成回路１４と、マスク信号Ｓ８と信号Ｓ
９とを入力とするＡＮＤゲート１５と、ＡＮＤゲート１
５の出力信号Ｓ１１を入力としシステムクロックＳＣＬ
Ｋに同期して出力イネーブル信号Ｖｅｎを出力するフリ
ップフロップ回路１４６と、信号Ｓ１１をライトイネー
ブル端子ｗｅに入力し、信号Ｓ１０を入力とし、システ
ムクロックＳＣＬＫに同期して出力データＶｄａｔａを
出力するライトイネーブル付きフリップフロップ回路１
４７とを備えている。
回路は、信号Ｓ７を入力して、システムクロックＳＣＬ
Ｋ１周期分のパルス幅を有するマスク信号Ｓ８を生成す
るマスク信号生成回路１４と、マスク信号Ｓ８と信号Ｓ
９とを入力とするＡＮＤゲート１５と、ＡＮＤゲート１
５の出力信号Ｓ１１を入力としシステムクロックＳＣＬ
Ｋに同期して出力イネーブル信号Ｖｅｎを出力するフリ
ップフロップ回路１４６と、信号Ｓ１１をライトイネー
ブル端子ｗｅに入力し、信号Ｓ１０を入力とし、システ
ムクロックＳＣＬＫに同期して出力データＶｄａｔａを
出力するライトイネーブル付きフリップフロップ回路１
４７とを備えている。
【００５１】次に図２を参照して、図１に示す同期化お
よびタイミングディレイ回路１１，１２，１３とマスク
信号生成回路１４の実施例について説明する。図２に示
す同期化およびタイミングディレイ回路１１は、入力ク
ロックＣＬＫをシステムクロックＳＣＬＫで同期化した
信号Ｓ１１１を出力するフリップフロップ回路１１１
と、フリップフロップ回路１１１からの信号Ｓ１１１を
システムクロックＳＣＬＫで同期化した信号Ｓ１１２を
出力するフリップフロップ回路１１２と、信号Ｓ１１２
をシステムクロックＳＣＬＫで同期化した信号Ｓ７を出
力するフリップフロップ回路１１３とを備えている。
よびタイミングディレイ回路１１，１２，１３とマスク
信号生成回路１４の実施例について説明する。図２に示
す同期化およびタイミングディレイ回路１１は、入力ク
ロックＣＬＫをシステムクロックＳＣＬＫで同期化した
信号Ｓ１１１を出力するフリップフロップ回路１１１
と、フリップフロップ回路１１１からの信号Ｓ１１１を
システムクロックＳＣＬＫで同期化した信号Ｓ１１２を
出力するフリップフロップ回路１１２と、信号Ｓ１１２
をシステムクロックＳＣＬＫで同期化した信号Ｓ７を出
力するフリップフロップ回路１１３とを備えている。
【００５２】また同期化およびタイミングディレイ回路
１２は、フリップフロップ回路１４１からの出力信号Ｓ
１をシステムクロックＳＣＬＫで同期化した信号Ｓ１２
１を出力するフリップフロップ回路１２１と、フリップ
フロップ回路１２１からの信号Ｓ１２１をシステムクロ
ックＳＣＬＫで同期化した信号Ｓ９を出力するフリップ
フロップ回路１２２とを備えている。
１２は、フリップフロップ回路１４１からの出力信号Ｓ
１をシステムクロックＳＣＬＫで同期化した信号Ｓ１２
１を出力するフリップフロップ回路１２１と、フリップ
フロップ回路１２１からの信号Ｓ１２１をシステムクロ
ックＳＣＬＫで同期化した信号Ｓ９を出力するフリップ
フロップ回路１２２とを備えている。
【００５３】また同期化およびタイミングディレイ回路
１３は、同期化およびタイミングディレイ回路１２と同
様な回路構成であり、フリップフロップ回路１４２から
の出力信号Ｓ６をシステムクロックＳＣＬＫで同期化し
た信号Ｓ１３１を出力するフリップフロップ回路１３１
と、フリップフロップ回路１３１からの信号Ｓ１３１を
システムクロックＳＣＬＫで同期化した信号Ｓ１０を出
力するフリップフロップ回路１３２とを備えている。
１３は、同期化およびタイミングディレイ回路１２と同
様な回路構成であり、フリップフロップ回路１４２から
の出力信号Ｓ６をシステムクロックＳＣＬＫで同期化し
た信号Ｓ１３１を出力するフリップフロップ回路１３１
と、フリップフロップ回路１３１からの信号Ｓ１３１を
システムクロックＳＣＬＫで同期化した信号Ｓ１０を出
力するフリップフロップ回路１３２とを備えている。
【００５４】またマスク信号生成回路１４は、フリップ
フロップ回路１１３からの信号Ｓ７をシステムクロック
ＳＣＬＫで同期化した信号Ｓ１４１を出力するフリップ
フロップ回路１４１’と、インバータ１４２’と、ＡＮ
Ｄゲート１４３’とを備えている。ここで、フリップフ
ロップ回路１４１’と、インバータ１４２’と、ＡＮＤ
ゲート１４３’とで信号Ｓ７の立ち上がりに同期し、シ
ステムクロックＳＣＬＫの１周期分のパルス幅を有する
マスク信号Ｓ８を生成する。
フロップ回路１１３からの信号Ｓ７をシステムクロック
ＳＣＬＫで同期化した信号Ｓ１４１を出力するフリップ
フロップ回路１４１’と、インバータ１４２’と、ＡＮ
Ｄゲート１４３’とを備えている。ここで、フリップフ
ロップ回路１４１’と、インバータ１４２’と、ＡＮＤ
ゲート１４３’とで信号Ｓ７の立ち上がりに同期し、シ
ステムクロックＳＣＬＫの１周期分のパルス幅を有する
マスク信号Ｓ８を生成する。
【００５５】次に図１および図３に示すタイミングチャ
ートを参照して、図１に示すシステムクロック同期化回
路の動作について説明する。図３において、図１３，１
６，１７と同様に左下下がり斜線部は無効データを表
し、右下下がり斜線は不定データを表す。
ートを参照して、図１に示すシステムクロック同期化回
路の動作について説明する。図３において、図１３，１
６，１７と同様に左下下がり斜線部は無効データを表
し、右下下がり斜線は不定データを表す。
【００５６】フリップフロップ回路１４２は、時刻ｔ３
１で入力クロックＣＬＫの立ち上がりに同期して無効デ
ータ（このとき入力イネーブル信号Ｓｅｎは、“０”と
なっている）をラッチし、信号Ｓ６として出力する。ま
た、フリップフロップ回路１４１は、同様に入力クロッ
クＣＬＫの立ち上がりに同期して“０”レベルの入力イ
ネーブル信号Ｓｅｎをラッチし、信号Ｓ１として出力す
る。
１で入力クロックＣＬＫの立ち上がりに同期して無効デ
ータ（このとき入力イネーブル信号Ｓｅｎは、“０”と
なっている）をラッチし、信号Ｓ６として出力する。ま
た、フリップフロップ回路１４１は、同様に入力クロッ
クＣＬＫの立ち上がりに同期して“０”レベルの入力イ
ネーブル信号Ｓｅｎをラッチし、信号Ｓ１として出力す
る。
【００５７】次に時刻ｔ３２で、同期化およびタイミン
グディレイ回路１１は、システムクロックＳＣＬＫの立
ち上がりに同期して入力クロックＣＬＫをラッチし、２
システムクロックＳＣＬＫ後の時刻ｔ３４に“１”レベ
ルの信号Ｓ７として出力する。同様に、同期化およびタ
イミングディレイ回路１２は、システムクロックＳＣＬ
Ｋの立ち上がりに同期して“０”レベルの信号Ｓ１をラ
ッチし、１システムクロックＳＣＬＫ後の時刻ｔ３３に
“０”レベルの信号Ｓ９として出力する。
グディレイ回路１１は、システムクロックＳＣＬＫの立
ち上がりに同期して入力クロックＣＬＫをラッチし、２
システムクロックＳＣＬＫ後の時刻ｔ３４に“１”レベ
ルの信号Ｓ７として出力する。同様に、同期化およびタ
イミングディレイ回路１２は、システムクロックＳＣＬ
Ｋの立ち上がりに同期して“０”レベルの信号Ｓ１をラ
ッチし、１システムクロックＳＣＬＫ後の時刻ｔ３３に
“０”レベルの信号Ｓ９として出力する。
【００５８】次に時刻ｔ３３で、同期化およびタイミン
グディレイ回路１１は、システムクロックＳＣＬＫの立
ち上がりに同期して入力クロックＣＬＫをラッチし、２
システムクロックＳＣＬＫ後の時刻ｔ３５に“１”レベ
ルの信号Ｓ７を出力する。
グディレイ回路１１は、システムクロックＳＣＬＫの立
ち上がりに同期して入力クロックＣＬＫをラッチし、２
システムクロックＳＣＬＫ後の時刻ｔ３５に“１”レベ
ルの信号Ｓ７を出力する。
【００５９】そして時刻ｔ３４において、マスク信号生
成回路１４は、信号Ｓ７の立ち上がりに同期し、１シス
テムクロックＳＣＬＫのパルス幅を有するマスク信号Ｓ
８をＡＮＤゲート１５に出力する。この信号Ｓ８と
“０”レベルの信号Ｓ９を入力し、ＡＮＤゲート１５は
“０”レベルを出力する。
成回路１４は、信号Ｓ７の立ち上がりに同期し、１シス
テムクロックＳＣＬＫのパルス幅を有するマスク信号Ｓ
８をＡＮＤゲート１５に出力する。この信号Ｓ８と
“０”レベルの信号Ｓ９を入力し、ＡＮＤゲート１５は
“０”レベルを出力する。
【００６０】次に時刻ｔ３５で、同期化およびタイミン
グディレイ回路１１は、システムクロックＳＣＬＫの立
ち上がりに同期して“０”レベルの入力クロックＣＬＫ
をラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３
８に“０”レベルの信号Ｓ７として出力する。
グディレイ回路１１は、システムクロックＳＣＬＫの立
ち上がりに同期して“０”レベルの入力クロックＣＬＫ
をラッチし、２システムクロックＳＣＬＫ後の時刻ｔ３
８に“０”レベルの信号Ｓ７として出力する。
【００６１】次に時刻ｔ３６において、フリップフロッ
プ回路１４２は、入力クロックＣＬＫの立ち上がりに同
期して有効データ１をラッチし、信号Ｓ６として出力す
る。これにより、信号Ｓ６は無効データから有効データ
１に変化する。また、フリップフロップ回路１４１は、
同様に入力クロックＣＬＫの立ち上がりに同期して
“１”レベルの入力イネーブル信号Ｓｅｎをラッチし、
有効データであることを示す“１”レベルの信号Ｓ１を
同期化およびタイミングディレイ回路１２に出力する。
プ回路１４２は、入力クロックＣＬＫの立ち上がりに同
期して有効データ１をラッチし、信号Ｓ６として出力す
る。これにより、信号Ｓ６は無効データから有効データ
１に変化する。また、フリップフロップ回路１４１は、
同様に入力クロックＣＬＫの立ち上がりに同期して
“１”レベルの入力イネーブル信号Ｓｅｎをラッチし、
有効データであることを示す“１”レベルの信号Ｓ１を
同期化およびタイミングディレイ回路１２に出力する。
【００６２】また時刻ｔ３７で、同期化およびタイミン
グディレイ回路１２は、システムクロックＳＣＬＫの立
ち上がりに同期して“１”レベルの信号Ｓ１をラッチ
し、１システムクロックＳＣＬＫ後の時刻ｔ３８に
“１”レベルの信号Ｓ９として出力する。同様に、同期
化およびタイミングディレイ回路１３は、システムクロ
ックＳＣＬＫの立ち上がりに同期して有効データ１をラ
ッチし、１システムクロックＳＣＬＫ後の時刻ｔ３８に
有効データ１として出力する。
グディレイ回路１２は、システムクロックＳＣＬＫの立
ち上がりに同期して“１”レベルの信号Ｓ１をラッチ
し、１システムクロックＳＣＬＫ後の時刻ｔ３８に
“１”レベルの信号Ｓ９として出力する。同様に、同期
化およびタイミングディレイ回路１３は、システムクロ
ックＳＣＬＫの立ち上がりに同期して有効データ１をラ
ッチし、１システムクロックＳＣＬＫ後の時刻ｔ３８に
有効データ１として出力する。
【００６３】次に時刻ｔ３９において、ＡＮＤゲート１
５は“１”レベルに立ち上がったマスク信号Ｓ８と、
“１”レベルの信号Ｓ９とを入力し、入力信号と同時に
立ち上がり１システムクロックＳＣＬＫ分だけ“１”レ
ベルを保持した後時刻ｔ４０で“０”レベルとなる信号
Ｓ１１を、フリップフロップ回路１４６と、ライトイネ
ーブル付きフリップフロップ回路１４７とに出力する。
５は“１”レベルに立ち上がったマスク信号Ｓ８と、
“１”レベルの信号Ｓ９とを入力し、入力信号と同時に
立ち上がり１システムクロックＳＣＬＫ分だけ“１”レ
ベルを保持した後時刻ｔ４０で“０”レベルとなる信号
Ｓ１１を、フリップフロップ回路１４６と、ライトイネ
ーブル付きフリップフロップ回路１４７とに出力する。
【００６４】次に時刻ｔ４０において、ライトイネーブ
ル付きフリップフロップ回路１４７は、“１”レベルの
信号Ｓ１１をライトイネーブル端子ｗｅに入力し、シス
テムクロックＳＣＬＫの立ち上がりに同期して、有効デ
ータ１をラッチする。ラッチした有効データ１は出力デ
ータＶｄａｔａとして出力する。
ル付きフリップフロップ回路１４７は、“１”レベルの
信号Ｓ１１をライトイネーブル端子ｗｅに入力し、シス
テムクロックＳＣＬＫの立ち上がりに同期して、有効デ
ータ１をラッチする。ラッチした有効データ１は出力デ
ータＶｄａｔａとして出力する。
【００６５】同時に、フリップフロップ回路１４６は、
システムクロックＳＣＬＫの立ち上がりに同期して
“１”レベルの信号Ｓ１１をラッチし、“１”レベルの
出力イネーブル信号Ｖｅｎとして出力する。
システムクロックＳＣＬＫの立ち上がりに同期して
“１”レベルの信号Ｓ１１をラッチし、“１”レベルの
出力イネーブル信号Ｖｅｎとして出力する。
【００６６】そして“１”レベルに立ち上がった出力イ
ネーブル信号Ｖｅｎは、時刻ｔ４１においてシステムク
ロックＳＣＬＫの立ち上がりと同時に“０”レベルとな
り、時刻ｔ４０〜時刻ｔ４１間で“１”レベル、すなわ
ち１システムクロックのパルス幅を有する信号として出
力される。
ネーブル信号Ｖｅｎは、時刻ｔ４１においてシステムク
ロックＳＣＬＫの立ち上がりと同時に“０”レベルとな
り、時刻ｔ４０〜時刻ｔ４１間で“１”レベル、すなわ
ち１システムクロックのパルス幅を有する信号として出
力される。
【００６７】以上が本発明によるシステムクロック同期
化回路の基本動作であり、入力クロックＣＬＫがシステ
ムクロックＳＣＬＫで同期化され、さらに同期化された
信号がシステムクロックＳＣＬＫに同期した第１の遅延
量だけ遅延した信号Ｓ７が生成され、信号Ｓ７に同期し
たマスク信号Ｓ８が生成される。
化回路の基本動作であり、入力クロックＣＬＫがシステ
ムクロックＳＣＬＫで同期化され、さらに同期化された
信号がシステムクロックＳＣＬＫに同期した第１の遅延
量だけ遅延した信号Ｓ７が生成され、信号Ｓ７に同期し
たマスク信号Ｓ８が生成される。
【００６８】一方、入力イネーブル信号Ｓｅｎが入力ク
ロックＣＬＫにより同期化され、この同期化された信号
Ｓ１がシステムクロックＳＣＬＫで同期化される。そし
て、この同期化された信号をシステムクロックＳＣＬＫ
に同期した第２の遅延量だけ遅延させた信号Ｓ９が生成
され、信号Ｓ９が無効データあるいは不定データとなる
場合は、マスク信号Ｓ８が“０”となることにより、無
効データあるいは不定データとなった信号Ｓ９がフリッ
プフロップ回路１４６に入力しないような回路構成とな
っている。
ロックＣＬＫにより同期化され、この同期化された信号
Ｓ１がシステムクロックＳＣＬＫで同期化される。そし
て、この同期化された信号をシステムクロックＳＣＬＫ
に同期した第２の遅延量だけ遅延させた信号Ｓ９が生成
され、信号Ｓ９が無効データあるいは不定データとなる
場合は、マスク信号Ｓ８が“０”となることにより、無
効データあるいは不定データとなった信号Ｓ９がフリッ
プフロップ回路１４６に入力しないような回路構成とな
っている。
【００６９】同様に入力データＳｄａｔａがクロックＣ
ＬＫにより同期化され、この同期化された信号Ｓ６がシ
ステムクロックＳＣＬＫで同期化される。そして、この
同期化された信号をシステムクロックＳＣＬＫに同期し
た第３の遅延量だけ遅延させた信号Ｓ１０が生成され、
信号Ｓ１０が無効データあるいは不定データとなる場合
は、信号Ｓ１１が“０”となることにより、ライトイネ
ーブル付きフリップフロップ回路１４７が、無効データ
あるいは不定データをラッチしないようにしている。
ＬＫにより同期化され、この同期化された信号Ｓ６がシ
ステムクロックＳＣＬＫで同期化される。そして、この
同期化された信号をシステムクロックＳＣＬＫに同期し
た第３の遅延量だけ遅延させた信号Ｓ１０が生成され、
信号Ｓ１０が無効データあるいは不定データとなる場合
は、信号Ｓ１１が“０”となることにより、ライトイネ
ーブル付きフリップフロップ回路１４７が、無効データ
あるいは不定データをラッチしないようにしている。
【００７０】また無効データまたは不定データとなる信
号Ｓ９が、ＡＮＤゲート１５に入力するより以前に
“０”レベルのマスク信号Ｓ８がＡＮＤゲート１５に入
力するように、かつ無効データまたは不定データとなる
信号Ｓ１０が、ライトイネーブル付きフリップフロップ
回路１４７に入力するより以前に“０”レベルの信号Ｓ
１１がライトイネーブル付きフリップフロップ回路１４
７のライトイネーブル端子ｗｅに入力するように、同期
化およびタイミングディレイ回路１１〜１３の第１の遅
延量〜第３の遅延量が決定される。
号Ｓ９が、ＡＮＤゲート１５に入力するより以前に
“０”レベルのマスク信号Ｓ８がＡＮＤゲート１５に入
力するように、かつ無効データまたは不定データとなる
信号Ｓ１０が、ライトイネーブル付きフリップフロップ
回路１４７に入力するより以前に“０”レベルの信号Ｓ
１１がライトイネーブル付きフリップフロップ回路１４
７のライトイネーブル端子ｗｅに入力するように、同期
化およびタイミングディレイ回路１１〜１３の第１の遅
延量〜第３の遅延量が決定される。
【００７１】次に図４を参照して、入力クロックＣＬＫ
の立ち下がり時に入力クロックにノイズが重畳した場合
の図１に示すシステムクロック同期化回路の動作につい
て説明する。
の立ち下がり時に入力クロックにノイズが重畳した場合
の図１に示すシステムクロック同期化回路の動作につい
て説明する。
【００７２】フリップフロップ回路１４１は、時刻ｔ４
１で入力クロックＣＬＫの立ち上がりに同期して、不定
となった入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ
１として同期化およびタイミングディレイ回路１２に出
力する。同期化およびタイミングディレイ回路１２は、
時刻ｔ４２におけるシステムクロックＳＣＬＫの立ち上
がりに同期して、不定データとなった信号Ｓ１をラッチ
し、１システムクロックＳＣＬＫ後の時刻ｔ４３におい
て信号Ｓ９としてＡＮＤゲート１５に出力する。
１で入力クロックＣＬＫの立ち上がりに同期して、不定
となった入力イネーブル信号Ｓｅｎをラッチし、信号Ｓ
１として同期化およびタイミングディレイ回路１２に出
力する。同期化およびタイミングディレイ回路１２は、
時刻ｔ４２におけるシステムクロックＳＣＬＫの立ち上
がりに同期して、不定データとなった信号Ｓ１をラッチ
し、１システムクロックＳＣＬＫ後の時刻ｔ４３におい
て信号Ｓ９としてＡＮＤゲート１５に出力する。
【００７３】同様にフリップフロップ回路１４２は、時
刻ｔ４１で入力クロックＣＬＫの立ち上がりに同期し
て、不定となった入力データＳｄａｔａをラッチし、信
号Ｓ６として同期化およびタイミングディレイ回路１３
に出力する。同期化およびタイミングディレイ回路１３
は、時刻ｔ４２におけるシステムクロックＳＣＬＫの立
ち上がりに同期して、不定データとなった信号Ｓ６をラ
ッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３に
おいて信号Ｓ１０としてライトイネーブル付きフリップ
フロップ回路１４７に出力する。
刻ｔ４１で入力クロックＣＬＫの立ち上がりに同期し
て、不定となった入力データＳｄａｔａをラッチし、信
号Ｓ６として同期化およびタイミングディレイ回路１３
に出力する。同期化およびタイミングディレイ回路１３
は、時刻ｔ４２におけるシステムクロックＳＣＬＫの立
ち上がりに同期して、不定データとなった信号Ｓ６をラ
ッチし、１システムクロックＳＣＬＫ後の時刻ｔ４３に
おいて信号Ｓ１０としてライトイネーブル付きフリップ
フロップ回路１４７に出力する。
【００７４】また時刻ｔ４２において、フリップフロッ
プ回路１４６は信号Ｓ１１の“１”レベルをラッチし、
１システムクロックＳＣＬＫ後の時刻ｔ４３で“０”レ
ベルをラッチするため、出力イネーブル信号Ｖｅｎとし
て示すような時刻ｔ４２で立ち上がり１システムクロッ
クＳＣＬＫのパルス幅を有する信号を出力する。
プ回路１４６は信号Ｓ１１の“１”レベルをラッチし、
１システムクロックＳＣＬＫ後の時刻ｔ４３で“０”レ
ベルをラッチするため、出力イネーブル信号Ｖｅｎとし
て示すような時刻ｔ４２で立ち上がり１システムクロッ
クＳＣＬＫのパルス幅を有する信号を出力する。
【００７５】また時刻ｔ４２において信号Ｓ１１が
“１”レベルであるため、ライトイネーブル付きフリッ
プフロップ回路１４７は、システムクロックＳＣＬＫの
立ち上がりに同期して、信号Ｓ１０（有効データ２）を
ラッチする。
“１”レベルであるため、ライトイネーブル付きフリッ
プフロップ回路１４７は、システムクロックＳＣＬＫの
立ち上がりに同期して、信号Ｓ１０（有効データ２）を
ラッチする。
【００７６】次に時刻ｔ４５で入力クロックＣＬＫの立
ち上がりに同期して、フリップフロップ回路１４１は
“１”レベルの入力イネーブル信号Ｓｅｎをラッチす
る。これにより、信号Ｓ１は不定データから“１”レベ
ルのデータに推移する。
ち上がりに同期して、フリップフロップ回路１４１は
“１”レベルの入力イネーブル信号Ｓｅｎをラッチす
る。これにより、信号Ｓ１は不定データから“１”レベ
ルのデータに推移する。
【００７７】同様に、時刻ｔ４５で入力クロックＣＬＫ
の立ち上がりに同期して、フリップフロップ回路１４２
は有効データ３をラッチする。これにより、信号Ｓ６は
不定データから有効データ３に推移する。
の立ち上がりに同期して、フリップフロップ回路１４２
は有効データ３をラッチする。これにより、信号Ｓ６は
不定データから有効データ３に推移する。
【００７８】次に時刻ｔ４６において、同期化およびタ
イミングディレイ回路１３は、システムクロックＳＣＬ
Ｋの立ち上がりに同期して有効データ３をラッチする。
これにより、信号１０は不定データから有効データ３に
推移する。
イミングディレイ回路１３は、システムクロックＳＣＬ
Ｋの立ち上がりに同期して有効データ３をラッチする。
これにより、信号１０は不定データから有効データ３に
推移する。
【００７９】続いて時刻ｔ４７において、信号Ｓ７の立
ち上がりに同期してマスク信号Ｓ８が立ち上がり、これ
とともに信号Ｓ１１も立ち上がり１システムクロックＳ
ＣＬＫ分のパルス幅を有するパルス信号が生成される。
ち上がりに同期してマスク信号Ｓ８が立ち上がり、これ
とともに信号Ｓ１１も立ち上がり１システムクロックＳ
ＣＬＫ分のパルス幅を有するパルス信号が生成される。
【００８０】またフリップフロップ回路１４６は、
“１”レベルの信号Ｓ１１をシステムクロックＳＣＬＫ
の立ち上がりに同期してラッチし、１システムクロック
ＳＣＬＫ分のパルス幅を有するパルス信号である出力イ
ネーブル信号Ｖｅｎを出力する。一方、ライトイネーブ
ル付きフリップフロップ回路１４７は、信号Ｓ１１が
“１”レベルであるため、システムクロックＳＣＬＫの
立ち上がりに同期して信号Ｓ１０（有効データ３）をラ
ッチする。これにより、出力データＶｄａｔａは、有効
データ２から有効データ３に推移する。
“１”レベルの信号Ｓ１１をシステムクロックＳＣＬＫ
の立ち上がりに同期してラッチし、１システムクロック
ＳＣＬＫ分のパルス幅を有するパルス信号である出力イ
ネーブル信号Ｖｅｎを出力する。一方、ライトイネーブ
ル付きフリップフロップ回路１４７は、信号Ｓ１１が
“１”レベルであるため、システムクロックＳＣＬＫの
立ち上がりに同期して信号Ｓ１０（有効データ３）をラ
ッチする。これにより、出力データＶｄａｔａは、有効
データ２から有効データ３に推移する。
【００８１】次に上述したシステムクロック同期化回路
の動作について要約する。
の動作について要約する。
【００８２】１）時刻ｔ４１で入力クロックの立ち下が
りに重畳したノイズによる立ち上がりエッジに同期し
て、不定信号である信号Ｓ１がフリップフロップ回路１
４１から出力される。この不定データは、入力クロック
ＣＬＫの次の立ち上がりである時刻ｔ４５まで継続す
る。
りに重畳したノイズによる立ち上がりエッジに同期し
て、不定信号である信号Ｓ１がフリップフロップ回路１
４１から出力される。この不定データは、入力クロック
ＣＬＫの次の立ち上がりである時刻ｔ４５まで継続す
る。
【００８３】２）同期化およびタイミングディレイ回路
１２は、時刻ｔ４２のシステムクロックＳＣＬＫの立ち
上がりに同期して１）の不定データをラッチする。ラッ
チした不定データは、信号Ｓ１が“１”レベルに推移し
た時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６
に、“１”レベルに推移する。
１２は、時刻ｔ４２のシステムクロックＳＣＬＫの立ち
上がりに同期して１）の不定データをラッチする。ラッ
チした不定データは、信号Ｓ１が“１”レベルに推移し
た時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６
に、“１”レベルに推移する。
【００８４】３）マスク信号Ｓ８は、時刻ｔ４６の１シ
ステムクロックＳＣＬＫ後まで“０”レベルを継続す
る。従って、不定データである信号Ｓ９はマスク信号Ｓ
８によりマスクされ、ＡＮＤゲート１５から不定データ
は出力されない。
ステムクロックＳＣＬＫ後まで“０”レベルを継続す
る。従って、不定データである信号Ｓ９はマスク信号Ｓ
８によりマスクされ、ＡＮＤゲート１５から不定データ
は出力されない。
【００８５】４）時刻ｔ４７でシステムクロックＳＣＬ
Ｋの立ち上がりに同期して立ち上がり、有効データであ
ることを示す信号Ｓ１１はＡＮＤゲート１５から出力さ
れ、最終的に時刻ｔ４８で立ち上がる出力イネーブル信
号Ｖｅｎとして出力される。
Ｋの立ち上がりに同期して立ち上がり、有効データであ
ることを示す信号Ｓ１１はＡＮＤゲート１５から出力さ
れ、最終的に時刻ｔ４８で立ち上がる出力イネーブル信
号Ｖｅｎとして出力される。
【００８６】１１）時刻ｔ４１で入力クロックの立ち下
がりに重畳したノイズによる立ち上がりエッジに同期し
て、不定信号である信号Ｓ６がフリップフロップ回路１
４２から出力される。この不定データは、入力クロック
ＣＬＫの次の立ち上がりである時刻ｔ４５まで継続す
る。
がりに重畳したノイズによる立ち上がりエッジに同期し
て、不定信号である信号Ｓ６がフリップフロップ回路１
４２から出力される。この不定データは、入力クロック
ＣＬＫの次の立ち上がりである時刻ｔ４５まで継続す
る。
【００８７】１２）同期化およびタイミングディレイ回
路１３は、時刻ｔ４２のシステムクロックＳＣＬＫの立
ち上がりに同期して１１）の不定データをラッチする。
この不定データは、信号Ｓ６が有効データ３に推移した
時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６
に、有効データ３に推移する。
路１３は、時刻ｔ４２のシステムクロックＳＣＬＫの立
ち上がりに同期して１１）の不定データをラッチする。
この不定データは、信号Ｓ６が有効データ３に推移した
時刻の約１システムクロックＳＣＬＫ後の時刻ｔ４６
に、有効データ３に推移する。
【００８８】１３）信号Ｓ１１は、時刻ｔ４６の１シス
テムクロックＳＣＬＫ後まで“０”レベルを継続する。
従って、不定データである信号Ｓ１０は信号Ｓ１１によ
り実質的にマスクされる。すなわちライトイネーブル付
きフリップフロップ回路１４７にラッチされない。
テムクロックＳＣＬＫ後まで“０”レベルを継続する。
従って、不定データである信号Ｓ１０は信号Ｓ１１によ
り実質的にマスクされる。すなわちライトイネーブル付
きフリップフロップ回路１４７にラッチされない。
【００８９】１４）時刻ｔ４８でシステムクロックＳＣ
ＬＫの立ち上がりに同期して、ライトイネーブル付きフ
リップフロップ回路１４７は有効データ３である信号Ｓ
１０をラッチして、出力データＶｄａｔａとして出力す
る。
ＬＫの立ち上がりに同期して、ライトイネーブル付きフ
リップフロップ回路１４７は有効データ３である信号Ｓ
１０をラッチして、出力データＶｄａｔａとして出力す
る。
【００９０】上記の説明からわかるように、入力クロッ
クの立ち下がりに重畳したノイズによる立ち上がりエッ
ジに同期して、不定信号がフリップフロップ回路１４
１，１４２から発生しても、マスク信号Ｓ８および信号
Ｓ１１により、不定データがフリップフロップ回路１４
６およびライトイネーブル付きフリップフロップ回路１
４７に入力されない。
クの立ち下がりに重畳したノイズによる立ち上がりエッ
ジに同期して、不定信号がフリップフロップ回路１４
１，１４２から発生しても、マスク信号Ｓ８および信号
Ｓ１１により、不定データがフリップフロップ回路１４
６およびライトイネーブル付きフリップフロップ回路１
４７に入力されない。
【００９１】マスク信号Ｓ８および信号Ｓ１１は、信号
Ｓ９および信号Ｓ１０がそれぞれ不定データである間
“０”レベルとなる必要があるが、同期化およびタイミ
ングディレイ回路１１〜１３の第１の遅延量〜第３の遅
延量を調整して、上記のタイミング条件を満足するよう
にしている。
Ｓ９および信号Ｓ１０がそれぞれ不定データである間
“０”レベルとなる必要があるが、同期化およびタイミ
ングディレイ回路１１〜１３の第１の遅延量〜第３の遅
延量を調整して、上記のタイミング条件を満足するよう
にしている。
【００９２】次に図５を参照して、システムクロックＳ
ＣＬＫ’が図４に示すシステムクロックＳＣＬよりもク
ロック周波数が低くなった場合について説明する。図５
のタイミングチャートで、システムクロックＳＣＬＫ’
がシステムクロックＳＣＬよりもクロック周波数が低く
なったこと以外は、図１に示すシステムクロック同期化
回路、入力クロックＣＬＫ、入力データＳｄａｔａ、入
力イネーブル信号Ｓｅｎ、入力クロックＣＬＫの立ち下
がりに重畳するノイズについては、図４の場合と全く同
一である。
ＣＬＫ’が図４に示すシステムクロックＳＣＬよりもク
ロック周波数が低くなった場合について説明する。図５
のタイミングチャートで、システムクロックＳＣＬＫ’
がシステムクロックＳＣＬよりもクロック周波数が低く
なったこと以外は、図１に示すシステムクロック同期化
回路、入力クロックＣＬＫ、入力データＳｄａｔａ、入
力イネーブル信号Ｓｅｎ、入力クロックＣＬＫの立ち下
がりに重畳するノイズについては、図４の場合と全く同
一である。
【００９３】図５の場合の回路動作については、図４で
示した回路動作と殆ど同様な回路動作を行うが、システ
ムクロックＳＣＬＫ’のクロック周波数を入力クロック
ＣＬＫのクロック周波数に比して一定比率よりも小さく
すると、マスク信号Ｓ８によって、不定データとなった
信号Ｓ９をマスクすることが出来なくなるという現象が
生じる。
示した回路動作と殆ど同様な回路動作を行うが、システ
ムクロックＳＣＬＫ’のクロック周波数を入力クロック
ＣＬＫのクロック周波数に比して一定比率よりも小さく
すると、マスク信号Ｓ８によって、不定データとなった
信号Ｓ９をマスクすることが出来なくなるという現象が
生じる。
【００９４】次に上記の現象について説明する。
【００９５】信号Ｓ９が不定データから“１”レベルに
推移する時刻ｔ５６は、時刻ｔ５４から図５の場合約
１．５システムクロックＳＣＬＫ後の立ち上がり時であ
るが、システムクロックＳＣＬＫのクロック周波数が小
さくなると、時刻ｔ５６は大きくなる方向、すなわち遅
くなる方向に変化する。
推移する時刻ｔ５６は、時刻ｔ５４から図５の場合約
１．５システムクロックＳＣＬＫ後の立ち上がり時であ
るが、システムクロックＳＣＬＫのクロック周波数が小
さくなると、時刻ｔ５６は大きくなる方向、すなわち遅
くなる方向に変化する。
【００９６】信号Ｓ９の不定データをマスク信号Ｓ８で
マスクするためには、時刻ｔ５６と時刻ｔ５８間の間隔
が、少なくとも１システムクロックの周期よりも大きく
なければならないが、システムクロックＳＣＬＫのクロ
ック周波数が小さくなると、時刻ｔ５６と時刻ｔ５８間
に、１システムクロックＳＣＬＫ分のマスク信号を生成
することができなくなる。
マスクするためには、時刻ｔ５６と時刻ｔ５８間の間隔
が、少なくとも１システムクロックの周期よりも大きく
なければならないが、システムクロックＳＣＬＫのクロ
ック周波数が小さくなると、時刻ｔ５６と時刻ｔ５８間
に、１システムクロックＳＣＬＫ分のマスク信号を生成
することができなくなる。
【００９７】一般的なタイミング条件について推考する
と、入力クロックＣＬＫの“１”レベルの期間（入力ク
ロック信号の半周期）を、システムクロックＳＣＬＫの
立ち上がりエッジで２回以上ラッチすることが必要であ
ることがわかる。すなわち、システムクロックＳＣＬＫ
のクロック周波数は、入力クロックＣＬＫのクロック周
波数の４倍以上必要である。図１および図２のシステム
クロック同期化回路においては、入力クロックＣＬＫの
クロック周波数を１２．５ＭＨｚとし、システムクロッ
クＳＣＬＫのクロック周波数を６６〜１００ＭＨｚとし
て設計した。
と、入力クロックＣＬＫの“１”レベルの期間（入力ク
ロック信号の半周期）を、システムクロックＳＣＬＫの
立ち上がりエッジで２回以上ラッチすることが必要であ
ることがわかる。すなわち、システムクロックＳＣＬＫ
のクロック周波数は、入力クロックＣＬＫのクロック周
波数の４倍以上必要である。図１および図２のシステム
クロック同期化回路においては、入力クロックＣＬＫの
クロック周波数を１２．５ＭＨｚとし、システムクロッ
クＳＣＬＫのクロック周波数を６６〜１００ＭＨｚとし
て設計した。
【００９８】さらに上記の第１の制約条件に加えて、前
にも説明したように、同期化およびタイミングディレイ
回路１１の第１の遅延量が、同期化およびタイミングデ
ィレイ回路１２，１３の第２の遅延量および第３の遅延
量よりも大きいという第２の制約条件が必要である。こ
の第２の制約条件は、同期化およびタイミングディレイ
回路１１において、入力クロックＣＬＫがシステムクロ
ックＳＣＬＫに同期化されて信号Ｓ７として出力される
までのフリップフロップ回路などによるラッチ段数が、
同期化およびタイミングディレイ回路１２において、入
力クロック信号ＣＬＫで同期化された入力イネーブル信
号Ｓｅｎが、システムクロックＳＣＬＫに同期化されて
信号Ｓ９として出力されるまでのフリップフロップ回路
などによるラッチ段数、および同期化およびタイミング
ディレイ回路１３において、入力クロック信号ＣＬＫで
同期化された入力データＳｄａｔａが、システムクロッ
クＳＣＬＫに同期化されて信号Ｓ１０として出力される
までのフリップフロップ回路などによるラッチ段数より
も大きいということを意味している。
にも説明したように、同期化およびタイミングディレイ
回路１１の第１の遅延量が、同期化およびタイミングデ
ィレイ回路１２，１３の第２の遅延量および第３の遅延
量よりも大きいという第２の制約条件が必要である。こ
の第２の制約条件は、同期化およびタイミングディレイ
回路１１において、入力クロックＣＬＫがシステムクロ
ックＳＣＬＫに同期化されて信号Ｓ７として出力される
までのフリップフロップ回路などによるラッチ段数が、
同期化およびタイミングディレイ回路１２において、入
力クロック信号ＣＬＫで同期化された入力イネーブル信
号Ｓｅｎが、システムクロックＳＣＬＫに同期化されて
信号Ｓ９として出力されるまでのフリップフロップ回路
などによるラッチ段数、および同期化およびタイミング
ディレイ回路１３において、入力クロック信号ＣＬＫで
同期化された入力データＳｄａｔａが、システムクロッ
クＳＣＬＫに同期化されて信号Ｓ１０として出力される
までのフリップフロップ回路などによるラッチ段数より
も大きいということを意味している。
【００９９】図２の例では、同期化およびタイミングデ
ィレイ回路１１は、システムクロックＳＣＬＫにより同
期化されるフリップフロップ回路が３段に縦続接続さ
れ、同期化およびタイミングディレイ回路１２，１３
は、システムクロックＳＣＬＫにより同期化されるフリ
ップフロップ回路が２段に縦続接続されていて、上記の
第２の制約条件を満たしている。
ィレイ回路１１は、システムクロックＳＣＬＫにより同
期化されるフリップフロップ回路が３段に縦続接続さ
れ、同期化およびタイミングディレイ回路１２，１３
は、システムクロックＳＣＬＫにより同期化されるフリ
ップフロップ回路が２段に縦続接続されていて、上記の
第２の制約条件を満たしている。
【０１００】このようにして、同期化およびタイミング
ディレイ回路を構成するフリップフロップ回路の縦続接
続段数を調整して、第１の遅延量〜第３の遅延量を調整
する。
ディレイ回路を構成するフリップフロップ回路の縦続接
続段数を調整して、第１の遅延量〜第３の遅延量を調整
する。
【０１０１】入力イネーブル信号Ｓｅｎは、フリップフ
ロップ回路１４１において、入力クロックＣＬＫに同期
してラッチされ、信号Ｓ１は同期化およびタイミングデ
ィレイ回路１２でシステムクロックＳＣＬＫにより同期
化してラッチされるが、入力クロックＣＬＫとシステム
クロックＳＣＬＫは非同期なので、図６のＣ１，Ｃ２お
よび図７のＥ１，Ｅ２に示すように、フリップフロップ
回路１４１から出力された信号Ｓ１が同期化およびタイ
ミングディレイ回路１２でラッチされるまでに若干の遅
延が存在する。
ロップ回路１４１において、入力クロックＣＬＫに同期
してラッチされ、信号Ｓ１は同期化およびタイミングデ
ィレイ回路１２でシステムクロックＳＣＬＫにより同期
化してラッチされるが、入力クロックＣＬＫとシステム
クロックＳＣＬＫは非同期なので、図６のＣ１，Ｃ２お
よび図７のＥ１，Ｅ２に示すように、フリップフロップ
回路１４１から出力された信号Ｓ１が同期化およびタイ
ミングディレイ回路１２でラッチされるまでに若干の遅
延が存在する。
【０１０２】Ｃ１，Ｃ２の場合は、ノイズの立ち上がり
直後におけるシステムクロックの立ち上がりでフリップ
フロップ回路１２１が、不定の信号Ｓ１をラッチする
が、Ｅ１，Ｅ２の場合は、ノイズの立ち上がった後の１
システムクロック後におけるシステムクロックの立ち上
がりでフリップフロップ回路１２１は、不定の信号Ｓ１
をラッチする。このように、ノイズの立ち上がりとシス
テムクロックの立ち上がりの微妙なズレによって、フリ
ップフロップ回路１２１によりラッチされる信号Ｓ１の
タイミングは大きく変化する。
直後におけるシステムクロックの立ち上がりでフリップ
フロップ回路１２１が、不定の信号Ｓ１をラッチする
が、Ｅ１，Ｅ２の場合は、ノイズの立ち上がった後の１
システムクロック後におけるシステムクロックの立ち上
がりでフリップフロップ回路１２１は、不定の信号Ｓ１
をラッチする。このように、ノイズの立ち上がりとシス
テムクロックの立ち上がりの微妙なズレによって、フリ
ップフロップ回路１２１によりラッチされる信号Ｓ１の
タイミングは大きく変化する。
【０１０３】同様に、入力データＳｄａｔａは、フリッ
プフロップ回路１４２において、入力クロックＣＬＫに
同期してラッチされ、信号Ｓ６は同期化およびタイミン
グディレイ回路１３でシステムクロックＳＣＬＫにより
同期化してラッチされるが、図６のＤ１，Ｄ２および図
７のＦ１，Ｆ２に示すように、ノイズの立ち上がりとシ
ステムクロックの立ち上がりの微妙なズレによって、フ
リップフロップ回路１３１によりラッチされる信号Ｓ６
のタイミングは大きく変化する。
プフロップ回路１４２において、入力クロックＣＬＫに
同期してラッチされ、信号Ｓ６は同期化およびタイミン
グディレイ回路１３でシステムクロックＳＣＬＫにより
同期化してラッチされるが、図６のＤ１，Ｄ２および図
７のＦ１，Ｆ２に示すように、ノイズの立ち上がりとシ
ステムクロックの立ち上がりの微妙なズレによって、フ
リップフロップ回路１３１によりラッチされる信号Ｓ６
のタイミングは大きく変化する。
【０１０４】しかしながらこのような場合においても、
第１の制約条件および第２の制約条件を設けることによ
り、入力クロックＣＬＫとシステムクロックＳＣＬＫが
非同期であることにより生じるラッチタイミングのズレ
を吸収し、正常な入力データＳｄａｔａと正常な入力イ
ネーブル信号Ｓｅｎのみを、それぞれ出力データＶｄａ
ｔａおよび出力イネーブル信号Ｖｅｎとして出力するこ
とができる。
第１の制約条件および第２の制約条件を設けることによ
り、入力クロックＣＬＫとシステムクロックＳＣＬＫが
非同期であることにより生じるラッチタイミングのズレ
を吸収し、正常な入力データＳｄａｔａと正常な入力イ
ネーブル信号Ｓｅｎのみを、それぞれ出力データＶｄａ
ｔａおよび出力イネーブル信号Ｖｅｎとして出力するこ
とができる。
【０１０５】次に本発明によるシステムクロック同期化
回路の第２の実施の形態について、図１および図８を参
照して説明する。
回路の第２の実施の形態について、図１および図８を参
照して説明する。
【０１０６】図８は、本発明によるシステムクロック同
期化回路の第２の実施の形態を示すブロック図であり、
図１で入力イネーブル信号Ｓｅｎが常時“１”である場
合の回路構成に適している。
期化回路の第２の実施の形態を示すブロック図であり、
図１で入力イネーブル信号Ｓｅｎが常時“１”である場
合の回路構成に適している。
【０１０７】すなわち、入力イネーブル信号Ｓｅｎが常
時“１”とすると、同期化およびタイミングディレイ回
路１２は常時“１”を出力するのでＡＮＤゲート１５は
不要となる。従って、図１のフリップフロップ回路１４
１，同期化およびタイミングディレイ回路１２、ＡＮＤ
ゲート１５を削除した回路が図８の回路に相当する。図
１で、フリップフロップ回路１４１の入力端子を“１”
にプルアップしておくよりも、図８の回路構成が回路素
子数が少なくなるという特徴がある。
時“１”とすると、同期化およびタイミングディレイ回
路１２は常時“１”を出力するのでＡＮＤゲート１５は
不要となる。従って、図１のフリップフロップ回路１４
１，同期化およびタイミングディレイ回路１２、ＡＮＤ
ゲート１５を削除した回路が図８の回路に相当する。図
１で、フリップフロップ回路１４１の入力端子を“１”
にプルアップしておくよりも、図８の回路構成が回路素
子数が少なくなるという特徴がある。
【０１０８】次に本発明によるシステムクロック同期化
回路の第３の実施の形態について、図１および図９を参
照して説明する。
回路の第３の実施の形態について、図１および図９を参
照して説明する。
【０１０９】図９は、本発明によるシステムクロック同
期化回路の第３の実施の形態を示すブロック図である。
期化回路の第３の実施の形態を示すブロック図である。
【０１１０】図１では、マスク信号生成回路１４で生成
されるマスク信号Ｓ８をＡＮＤゲート１５の一方に入力
することにより、信号Ｓ９の不定データをマスクしてい
たが、図９のように、最初に入力クロックＣＬＫとフリ
ップフロップ回路１４１からの出力信号Ｓ１とをＡＮＤ
ゲート９１に入力し、このＡＮＤゲート９１の出力信号
を同期化およびタイミングディレイ回路１１に入力し、
さらに同期化およびタイミングディレイ回路１１の出力
信号からマスク信号生成回路１４でマスク信号を生成
し、このマスク信号をフリップフロップ回路１４６の入
力端子とライトイネーブル付きフリップフロップ回路１
４７のライトイネーブル端子ｗｅに入力する回路構成と
することにより、図１に示すシステムクロック同期化回
路と同様の回路動作を行うことができる。
されるマスク信号Ｓ８をＡＮＤゲート１５の一方に入力
することにより、信号Ｓ９の不定データをマスクしてい
たが、図９のように、最初に入力クロックＣＬＫとフリ
ップフロップ回路１４１からの出力信号Ｓ１とをＡＮＤ
ゲート９１に入力し、このＡＮＤゲート９１の出力信号
を同期化およびタイミングディレイ回路１１に入力し、
さらに同期化およびタイミングディレイ回路１１の出力
信号からマスク信号生成回路１４でマスク信号を生成
し、このマスク信号をフリップフロップ回路１４６の入
力端子とライトイネーブル付きフリップフロップ回路１
４７のライトイネーブル端子ｗｅに入力する回路構成と
することにより、図１に示すシステムクロック同期化回
路と同様の回路動作を行うことができる。
【０１１１】すなわち、図１で信号Ｓ９とマスク信号Ｓ
８との論理積をとる代わりに、図９では最初に入力クロ
ックＣＬＫと信号Ｓ１との論理積をとり、この論理積信
号を同期化およびタイミングディレイ回路１１以降の回
路で処理するようにしている。
８との論理積をとる代わりに、図９では最初に入力クロ
ックＣＬＫと信号Ｓ１との論理積をとり、この論理積信
号を同期化およびタイミングディレイ回路１１以降の回
路で処理するようにしている。
【０１１２】次に本発明によるシステムクロック同期化
回路の第４の実施の形態について、図１および図１０を
参照して説明する。
回路の第４の実施の形態について、図１および図１０を
参照して説明する。
【０１１３】図１０は、本発明によるシステムクロック
同期化回路の第４の実施の形態を示すブロック図であ
る。図１の同期化およびタイミングディレイ回路１１，
１２，１３は、それぞれ入力した信号をシステムクロッ
クＳＣＬＫで同期化し、同期化した信号をそれぞれ第１
の遅延量〜第３の遅延量だけ遅延させて相互のタイミン
グ調整を行っていたが、本実施の形態によるシステムク
ロック同期化回路を構成する同期化回路１０１，１０
２，１０３は、入力クロックＣＬＫ、入力クロックＣＬ
Ｋで同期した入力イネーブル信号Ｓｅｎ、入力クロック
ＣＬＫで同期した入力データＳｄａｔａをそれぞれシス
テムクロックＳＣＬＫで同期化し、同期化した信号を出
力するが同期化した信号の遅延は行わない。
同期化回路の第４の実施の形態を示すブロック図であ
る。図１の同期化およびタイミングディレイ回路１１，
１２，１３は、それぞれ入力した信号をシステムクロッ
クＳＣＬＫで同期化し、同期化した信号をそれぞれ第１
の遅延量〜第３の遅延量だけ遅延させて相互のタイミン
グ調整を行っていたが、本実施の形態によるシステムク
ロック同期化回路を構成する同期化回路１０１，１０
２，１０３は、入力クロックＣＬＫ、入力クロックＣＬ
Ｋで同期した入力イネーブル信号Ｓｅｎ、入力クロック
ＣＬＫで同期した入力データＳｄａｔａをそれぞれシス
テムクロックＳＣＬＫで同期化し、同期化した信号を出
力するが同期化した信号の遅延は行わない。
【０１１４】システムクロック同期化回路全体のタイミ
ング調整は、タイミングディレイ回路１０４で行う。こ
のタイミングディレイ回路１０４で、同期化回路１０１
の入力からマスク信号生成回路１４を介してタイミング
ディレイ回路１４の出力に至る遅延が、同期化回路１０
２の入力から出力までの遅延および同期化回路１０３の
入力から出力までの遅延よりも大きくなるように設定す
る。このように設定することで、上記に説明した第２の
制約条件を満たすことが出来る。
ング調整は、タイミングディレイ回路１０４で行う。こ
のタイミングディレイ回路１０４で、同期化回路１０１
の入力からマスク信号生成回路１４を介してタイミング
ディレイ回路１４の出力に至る遅延が、同期化回路１０
２の入力から出力までの遅延および同期化回路１０３の
入力から出力までの遅延よりも大きくなるように設定す
る。このように設定することで、上記に説明した第２の
制約条件を満たすことが出来る。
【０１１５】本実施の形態によるシステムクロック同期
化回路は、入力イネーブル信号Ｓｅｎおよび入力データ
Ｓｄａｔａが伝搬する信号経路に遅延回路が入っていな
いため、入力イネーブル信号Ｓｅｎおよび入力データＳ
ｄａｔａを高速に伝達することが出来る。このため、シ
ステムクロック同期化回路を高速化することが可能とな
り、ディジタル放送受信装置全体を高速で処理すること
が出来る。
化回路は、入力イネーブル信号Ｓｅｎおよび入力データ
Ｓｄａｔａが伝搬する信号経路に遅延回路が入っていな
いため、入力イネーブル信号Ｓｅｎおよび入力データＳ
ｄａｔａを高速に伝達することが出来る。このため、シ
ステムクロック同期化回路を高速化することが可能とな
り、ディジタル放送受信装置全体を高速で処理すること
が出来る。
【０１１６】次に本発明によるシステムクロック同期化
回路の第５の実施の形態について、図１および図１１を
参照して説明する。
回路の第５の実施の形態について、図１および図１１を
参照して説明する。
【０１１７】図１１は、本発明によるシステムクロック
同期化回路の第５の実施の形態を示すブロック図であ
る。上述したシステムクロック同期化回路は、全て入力
クロックＣＬＫの立ち下がりに同期して入力データＳｄ
ａｔａと入力イネーブル信号Ｓｅｎが変化し、入力クロ
ックＣＬＫの立ち上がりに同期して入力データＳｄａｔ
ａと入力イネーブル信号Ｓｅｎをラッチする場合であっ
たが、本実施の形態によるシステムクロック同期化回路
は、入力クロックＣＬＫの立ち上がりに同期して入力デ
ータＳｄａｔａと入力イネーブル信号Ｓｅｎが変化し、
入力クロックＣＬＫの立ち下がりに同期して入力データ
Ｓｄａｔａと入力イネーブル信号Ｓｅｎをラッチする場
合に適用する回路である。
同期化回路の第５の実施の形態を示すブロック図であ
る。上述したシステムクロック同期化回路は、全て入力
クロックＣＬＫの立ち下がりに同期して入力データＳｄ
ａｔａと入力イネーブル信号Ｓｅｎが変化し、入力クロ
ックＣＬＫの立ち上がりに同期して入力データＳｄａｔ
ａと入力イネーブル信号Ｓｅｎをラッチする場合であっ
たが、本実施の形態によるシステムクロック同期化回路
は、入力クロックＣＬＫの立ち上がりに同期して入力デ
ータＳｄａｔａと入力イネーブル信号Ｓｅｎが変化し、
入力クロックＣＬＫの立ち下がりに同期して入力データ
Ｓｄａｔａと入力イネーブル信号Ｓｅｎをラッチする場
合に適用する回路である。
【０１１８】本実施の形態によるシステムクロック同期
化回路は、図１に示すシステムクロック同期化回路に入
力クロックＣＬＫを反転するための入力クロック反転回
路１６を設け、この入力クロック反転回路１６で入力ク
ロックＣＬＫを反転させた反転入力クロックＣＬＫバー
をフリップフロップ回路１４１，１４２および同期化お
よびタイミングディレイ回路１１に入力することが特徴
である。
化回路は、図１に示すシステムクロック同期化回路に入
力クロックＣＬＫを反転するための入力クロック反転回
路１６を設け、この入力クロック反転回路１６で入力ク
ロックＣＬＫを反転させた反転入力クロックＣＬＫバー
をフリップフロップ回路１４１，１４２および同期化お
よびタイミングディレイ回路１１に入力することが特徴
である。
【０１１９】図１の入力クロックＣＬＫが、反転入力ク
ロックＣＬＫバーになっている以外の回路動作は、図１
のシステムクロック同期化回路と同様である。
ロックＣＬＫバーになっている以外の回路動作は、図１
のシステムクロック同期化回路と同様である。
【０１２０】
【発明の効果】以上説明したように本発明のシステムク
ロック同期化回路は、入力クロックにノイズが重畳した
場合においても、誤った出力データと出力イネーブル信
号を出力せず、システムクロックに同期した正常な出力
データと出力イネーブル信号とを出力することが可能で
ある。
ロック同期化回路は、入力クロックにノイズが重畳した
場合においても、誤った出力データと出力イネーブル信
号を出力せず、システムクロックに同期した正常な出力
データと出力イネーブル信号とを出力することが可能で
ある。
【０１２１】また、入力データと入力イネーブル信号を
ラッチする際に、入力クロックとシステムクロックが非
同期であることにより生じるラッチタイミングの大幅な
ズレを吸収し、正常な入力データと正常な入力イネーブ
ル信号のみを、それぞれ出力データおよび出力イネーブ
ル信号として出力することができる。
ラッチする際に、入力クロックとシステムクロックが非
同期であることにより生じるラッチタイミングの大幅な
ズレを吸収し、正常な入力データと正常な入力イネーブ
ル信号のみを、それぞれ出力データおよび出力イネーブ
ル信号として出力することができる。
【０１２２】さらに、入力クロックのクロック周波数に
応じて、システムクロックのクロック周波数を入力クロ
ック周波数に対する一定比率以上の範囲で設定すること
により、入力クロック周波数の広い範囲で、ノイズが重
畳した入力クロックによる誤動作がなく、システムクロ
ックに同期した正常な出力データと出力イネーブル信号
とを出力することが可能である。
応じて、システムクロックのクロック周波数を入力クロ
ック周波数に対する一定比率以上の範囲で設定すること
により、入力クロック周波数の広い範囲で、ノイズが重
畳した入力クロックによる誤動作がなく、システムクロ
ックに同期した正常な出力データと出力イネーブル信号
とを出力することが可能である。
【図１】本発明のシステムクロック同期化回路の第１の
実施の実施の形態を示すブロック図である。
実施の実施の形態を示すブロック図である。
【図２】本発明のシステムクロック同期化回路の第１の
実施の実施の形態を示す詳細回路図である。
実施の実施の形態を示す詳細回路図である。
【図３】入力クロックＣＬＫにノイズが重畳しない場合
の図１に示すシステムクロック同期化回路のタイミング
チャートである。
の図１に示すシステムクロック同期化回路のタイミング
チャートである。
【図４】入力クロックＣＬＫにノイズが重畳した場合の
図１に示すシステムクロック同期化回路のタイミングチ
ャートである。
図１に示すシステムクロック同期化回路のタイミングチ
ャートである。
【図５】システムクロックＳＣＬＫ’が図４に示すシス
テムクロックＳＣＬＫより遅く、かつ入力クロックＣＬ
Ｋにノイズが重畳した場合の図１に示すシステムクロッ
ク同期化回路のタイミングチャートである。
テムクロックＳＣＬＫより遅く、かつ入力クロックＣＬ
Ｋにノイズが重畳した場合の図１に示すシステムクロッ
ク同期化回路のタイミングチャートである。
【図６】入力クロックＣＬＫに重畳したノイズによる立
ち上がりエッジと、システムクロックの立ち上がりの時
間差が小さく、かつ入力クロックＣＬＫにノイズが重畳
した場合の図２に示すシステムクロック同期化回路のタ
イミングチャートである。
ち上がりエッジと、システムクロックの立ち上がりの時
間差が小さく、かつ入力クロックＣＬＫにノイズが重畳
した場合の図２に示すシステムクロック同期化回路のタ
イミングチャートである。
【図７】入力クロックＣＬＫに重畳したノイズによる立
ち上がりエッジと、システムクロックの立ち上がりの時
間差が大きく、かつ入力クロックＣＬＫにノイズが重畳
した場合の図２に示すシステムクロック同期化回路のタ
イミングチャートである。
ち上がりエッジと、システムクロックの立ち上がりの時
間差が大きく、かつ入力クロックＣＬＫにノイズが重畳
した場合の図２に示すシステムクロック同期化回路のタ
イミングチャートである。
【図８】本発明のシステムクロック同期化回路の第２の
実施の実施の形態を示すブロック図である。
実施の実施の形態を示すブロック図である。
【図９】本発明のシステムクロック同期化回路の第３の
実施の実施の形態を示すブロック図である。
実施の実施の形態を示すブロック図である。
【図１０】本発明のシステムクロック同期化回路の第４
の実施の実施の形態を示すブロック図である。
の実施の実施の形態を示すブロック図である。
【図１１】本発明のシステムクロック同期化回路の第５
の実施の実施の形態を示すブロック図である。
の実施の実施の形態を示すブロック図である。
【図１２】従来および本発明のディジタル放送受信装置
を示すブロック図である。
を示すブロック図である。
【図１３】従来例による図１２に示すシステムクロック
同期化回路１２４のタイミングチャートである。
同期化回路１２４のタイミングチャートである。
【図１４】図１２に示す従来のシステムクロック同期化
回路１２４のブロック図である。
回路１２４のブロック図である。
【図１５】図１２に示す従来のシステムクロック同期化
回路１２４の詳細回路図である。
回路１２４の詳細回路図である。
【図１６】入力クロックＣＬＫにノイズが重畳しない場
合の図１５に示すシステムクロック同期化回路１２４の
タイミングチャートである。
合の図１５に示すシステムクロック同期化回路１２４の
タイミングチャートである。
【図１７】入力クロックＣＬＫにノイズが重畳した場合
の図１５に示すシステムクロック同期化回路１２４のタ
イミングチャートである。
の図１５に示すシステムクロック同期化回路１２４のタ
イミングチャートである。
１１〜１３ 同期化およびタイミングディレイ回路
１４，１４５ マスク信号生成回路
１５，９１，１４３’，１４５４ ＡＮＤゲート
１６ 入力クロック反転回路
１０１〜１０３、１４４ 同期化回路
１０４ タイミングディレイ回路
１１１〜１１３，１２１，１２２，１３１，１３２，１
４１，１４１’，１４２，１４４１，１４５１，１４５
２，１４６ フリップフロップ回路 １２１ チューナ １２２ 受信信号前処理回路 １２２Ａ Ａ／Ｄ変換器 １２２Ｂ 復調回路 １２２Ｃ 誤り訂正回路 １２３Ａ〜１２３Ｃ バッファ １２４ システムクロック同期化回路 １２５ ストリームデータ分離回路 １２６ ＭＰＥＧデコーダ １４３ ＯＲゲート １４２’，１４５３ インバータ １４７ ライトイネーブル付きフリップフロップ回路
４１，１４１’，１４２，１４４１，１４５１，１４５
２，１４６ フリップフロップ回路 １２１ チューナ １２２ 受信信号前処理回路 １２２Ａ Ａ／Ｄ変換器 １２２Ｂ 復調回路 １２２Ｃ 誤り訂正回路 １２３Ａ〜１２３Ｃ バッファ １２４ システムクロック同期化回路 １２５ ストリームデータ分離回路 １２６ ＭＰＥＧデコーダ １４３ ＯＲゲート １４２’，１４５３ インバータ １４７ ライトイネーブル付きフリップフロップ回路
Claims (13)
- 【請求項１】 入力クロックをシステムクロックで同期
化し、同期化した信号を第１の遅延量だけ遅延させた第
１の信号を出力する第１の同期化およびタイミングディ
レイ回路と、 前記入力クロックの第１の変化点でデータが変化する入
力データを、前記入力クロックの第２の変化点に同期し
てラッチする入力データラッチ手段と、 前記入力データが有効のとき活性化し無効のとき非活性
化する入力イネーブル信号を、前記入力クロックに同期
してラッチする入力イネーブル信号ラッチ手段と、 前記第１の信号に同期して所定のパルス幅を有するマス
ク信号を生成するマスク信号生成回路と、 前記入力データラッチ手段からの出力信号を前記システ
ムクロックで同期化し、同期化した信号を第２の遅延量
だけ遅延させた第２の信号を出力する第２の同期化およ
びタイミングディレイ回路と、 前記入力イネーブル信号ラッチ手段からの出力信号を前
記システムクロックで同期化し、同期化した信号を第３
の遅延量だけ遅延させた第３の信号を出力する第３の同
期化およびタイミングディレイ回路と、 前記マスク信号と前記第３の信号とを入力し、前記マス
ク信号が活性化されたときは前記第３の信号を出力し、
前記マスク信号が非活性化されたときは前記第３の信号
をマスクするマスク手段と、 前記マスク手段からの第４の信号をシステムクロックに
同期してラッチし、出力イネーブル信号として出力する
第１の出力ラッチ手段と、 前記第４の信号をライトイネーブル端子に、前記第２の
信号をデータ入力端子にそれぞれ入力し、前記第４の信
号が活性化されたときは前記第２の信号をシステムクロ
ックに同期してラッチし、前記第４の信号が非活性化さ
れたときは直前に入力した前記第２の信号を保持して、
出力データとして出力する第２の出力ラッチ手段と、 を備えることを特徴とするシステムクロック同期化回
路。 - 【請求項２】 前記入力データラッチ手段と、前記入力
イネーブル信号ラッチ手段は、前記入力クロックに同期
してそれぞれ前記入力データと前記入力イネーブル信号
をラッチするフリップフロップ回路であることを特徴と
する請求項１記載のシステムクロック同期化回路。 - 【請求項３】 前記第２の同期化およびタイミングディ
レイ回路は、フリップフロップ回路を縦続接続して構成
し、第１番目のフリップフロップ回路に前記入力データ
を入力し、最終段のフリップフロップ回路から前記第２
の信号を出力することを特徴とする請求項１記載のシス
テムクロック同期化回路。 - 【請求項４】 前記第３の同期化およびタイミングディ
レイ回路は、フリップフロップ回路を縦続接続して構成
し、第１番目のフリップフロップ回路に前記入力イネー
ブル信号を入力し、最終段のフリップフロップ回路から
前記第３の信号を出力することを特徴とする請求項１記
載のシステムクロック同期化回路。 - 【請求項５】 前記マスク手段は、ＡＮＤゲートで構成
することを特徴とする請求項１記載のシステムクロック
同期化回路。 - 【請求項６】 前記マスク信号生成回路は、前記第１の
信号を前記システムクロックで同期化して出力するフリ
ップフロップ回路と、このフリップフロップ回路の出力
を反転するインバータと、前記第１の信号と前記インバ
ータの出力信号とを入力し、前記マスク信号を出力する
ＡＮＤゲートとを備えることを特徴とする請求項１記載
のシステムクロック同期化回路。 - 【請求項７】 前記第１の遅延量が前記第２の遅延量お
よび前記第３の遅延量よりも大きいことをことを特徴と
する請求項１記載のシステムクロック同期化回路。 - 【請求項８】 前記システムクロックの周波数が、前記
入力クロックの周波数よりも４倍以上大きいことを特徴
とする請求項１記載のシステムクロック同期化回路。 - 【請求項９】 前記所定のパルス幅は、前記システムク
ロックの周期に等しいことを特徴とする請求項１記載の
システムクロック同期化回路。 - 【請求項１０】 入力クロックをシステムクロックで同
期化し、同期化した信号を第１の遅延量だけ遅延させた
第１の信号を出力する第１の同期化およびタイミングデ
ィレイ回路と、 前記入力クロックの第１の変化点でデータが変化する入
力データを、前記入力クロックの第２の変化点に同期し
てラッチする入力データラッチ手段と、 前記第１の信号に同期して所定のパルス幅を有するマス
ク信号を生成するマスク信号生成回路と、 前記入力データラッチ手段からの出力信号を前記システ
ムクロックで同期化し、同期化した信号を第２の遅延量
だけ遅延させた第２の信号を出力する第２の同期化およ
びタイミングディレイ回路と、 前記マスク信号をシステムクロックに同期してラッチ
し、出力イネーブル信号として出力する第１の出力ラッ
チ手段と、 前記マスク信号をライトイネーブル端子に、前記第２の
信号をデータ入力端子にそれぞれ入力し、前記マスク信
号が活性化されたときは前記第２の信号をシステムクロ
ックに同期してラッチし、前記マスク信号が非活性化さ
れたときは直前に入力した前記第２の信号を保持して、
出力データとして出力する第２の出力ラッチ手段と、 を備えることを特徴とするシステムクロック同期化回
路。 - 【請求項１１】 入力クロックの第１の変化点でデータ
が変化する入力データを、前記入力クロックの第２の変
化点に同期してラッチする入力データラッチ手段と、 前記入力データが有効のとき活性化し無効のとき非活性
化する入力イネーブル信号を、前記入力クロックに同期
してラッチする入力イネーブル信号ラッチ手段と、 前記入力クロックと前記入力イネーブル信号ラッチ手段
からの出力信号とを入力するＡＮＤゲートと、 前記ＡＮＤゲートの出力信号を前記システムクロックで
同期化し、同期化した信号を第１の遅延量だけ遅延させ
た第１の信号を出力する第１の同期化およびタイミング
ディレイ回路と、 前記第１の信号に同期して所定のパルス幅を有するマス
ク信号を生成するマスク信号生成回路と、 前記入力データラッチ手段からの出力信号を前記システ
ムクロックで同期化し、同期化した信号を第２の遅延量
だけ遅延させた第２の信号を出力する第２の同期化およ
びタイミングディレイ回路と、 前記マスク信号をシステムクロックに同期してラッチ
し、出力イネーブル信号として出力する第１の出力ラッ
チ手段と、 前記マスク信号をライトイネーブル端子に、前記第２の
信号をデータ入力端子にそれぞれ入力し、前記マスク信
号が活性化されたときは前記第２の信号をシステムクロ
ックに同期してラッチし、前記マスク信号が非活性化さ
れたときは直前に入力した前記第２の信号を保持して、
出力データとして出力する第２の出力ラッチ手段と、 を備えることを特徴とするシステムクロック同期化回
路。 - 【請求項１２】 入力クロックをシステムクロックに同
期してラッチし、第１の信号として出力する第１の同期
化回路と、 前記入力クロックの第１の変化点でデータが変化する入
力データを、前記入力クロックの第２の変化点に同期し
てラッチする入力データラッチ手段と、 前記入力データが有効のとき活性化する入力イネーブル
信号を、前記入力クロックに同期してラッチする入力イ
ネーブル信号ラッチ手段と、 前記第１の信号に同期して所定のパルス幅を有するマス
ク信号を生成するマスク信号生成回路と、 前記マスク信号を所定のタイミングだけ遅延させて遅延
マスク信号として出力するタイミングディレイ回路と、 前記入力データラッチ手段からの出力信号を前記システ
ムクロックで同期化した第２の信号を出力する第２の同
期化回路と、 前記入力イネーブル信号ラッチ手段からの出力信号を前
記システムクロックで同期化した第３の信号を出力する
第３の同期化回路と、 前記遅延マスク信号と前記第３の信号とを入力し、前記
遅延マスク信号が活性化されたときは前記第３の信号を
出力し、前記遅延マスク信号が非活性化されたときは前
記第３の信号をマスクするマスク手段と、 前記マスク手段からの第４の信号をシステムクロックに
同期してラッチし、出力イネーブル信号として出力する
第１の出力ラッチ手段と、 前記第４の信号をライトイネーブル端子に、前記第２の
信号をデータ入力端子にそれぞれ入力し、前記第４の信
号が活性化されたときは前記第２の信号をシステムクロ
ックに同期化してラッチし、前記第４の信号が非活性化
されたときは直前に入力した前記第２の信号を保持し
て、出力データとして出力する第２の出力ラッチ手段
と、 を備えることを特徴とするシステムクロック同期化回路 - 【請求項１３】 入力クロックの反転信号である反転入
力クロックを生成する入力クロック反転回路と、 前記反転入力クロックをシステムクロックで同期化し、
同期化した信号を第１の遅延量だけ遅延させた第１の信
号を出力する第１の同期化およびタイミングディレイ回
路と、 前記反転入力クロックの第１の変化点でデータが変化す
る入力データを、前記反転入力クロックの第２の変化点
に同期してラッチする入力データラッチ手段と、 前記入力データが有効のとき活性化し無効のとき非活性
化する入力イネーブル信号を、前記反転入力クロックに
同期してラッチする入力イネーブル信号ラッチ手段と、 前記第１の信号に同期して所定のパルス幅を有するマス
ク信号を生成するマスク信号生成回路と、 前記入力データラッチ手段からの出力信号を前記システ
ムクロックで同期化し、同期化した信号を第２の遅延量
だけ遅延させた第２の信号を出力する第２の同期化およ
びタイミングディレイ回路と、 前記入力イネーブル信号ラッチ手段からの出力信号を前
記システムクロックで同期化し、同期化した信号を第３
の遅延量だけ遅延させた第３の信号を出力する第３の同
期化およびタイミングディレイ回路と、 前記マスク信号と前記第３の信号とを入力し、前記マス
ク信号が活性化されたときは前記第３の信号を出力し、
前記マスク信号が非活性化されたときは前記第３の信号
をマスクするマスク手段と、 前記マスク手段からの第４の信号をシステムクロックに
同期してラッチし、出力イネーブル信号として出力する
第１の出力ラッチ手段と、 前記第４の信号をライトイネーブル端子に、前記第２の
信号をデータ入力端子にそれぞれ入力し、前記第４の信
号が活性化されたときは前記第２の信号をシステムクロ
ックに同期してラッチし、前記第４の信号が非活性化さ
れたときは直前に入力した前記第２の信号を保持して、
出力データとして出力する第２の出力ラッチ手段と、 を備えることを特徴とするシステムクロック同期化回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258188A JP3542574B2 (ja) | 2001-08-28 | 2001-08-28 | システムクロック同期化回路 |
| US10/228,653 US6928570B2 (en) | 2001-08-28 | 2002-08-27 | System clock synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258188A JP3542574B2 (ja) | 2001-08-28 | 2001-08-28 | システムクロック同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003069540A true JP2003069540A (ja) | 2003-03-07 |
| JP3542574B2 JP3542574B2 (ja) | 2004-07-14 |
Family
ID=19085753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001258188A Expired - Fee Related JP3542574B2 (ja) | 2001-08-28 | 2001-08-28 | システムクロック同期化回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6928570B2 (ja) |
| JP (1) | JP3542574B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101938266A (zh) * | 2009-06-30 | 2011-01-05 | 瑞萨电子株式会社 | 半导体器件和移除半导体器件噪声的方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3674533B2 (ja) * | 2001-04-24 | 2005-07-20 | 日本電気株式会社 | 波長多重システムにおけるｏｓｃ信号のクロック同期監視方法 |
| US7062735B2 (en) * | 2003-01-03 | 2006-06-13 | Sun Microsystems, Inc. | Clock edge value calculation in hardware simulation |
| US7237152B2 (en) * | 2003-10-24 | 2007-06-26 | Honeywell International Inc. | Fail-operational global time reference in a redundant synchronous data bus system |
| WO2005109019A1 (ja) * | 2004-05-11 | 2005-11-17 | Advantest Corporation | タイミング発生器及び半導体試験装置 |
| KR101127813B1 (ko) * | 2004-12-29 | 2012-03-26 | 엘지디스플레이 주식회사 | 쉬프트 레지스터와 이를 이용한 액정 표시장치 |
| JP2006333150A (ja) * | 2005-05-27 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| KR20180105531A (ko) * | 2017-03-15 | 2018-09-28 | 에스케이하이닉스 주식회사 | 반도체장치 |
| CN107359957A (zh) * | 2017-05-18 | 2017-11-17 | 杭州柏乐尼通信设备有限公司 | 手机信号屏蔽器 |
| JP6707212B2 (ja) * | 2017-12-19 | 2020-06-10 | 三菱電機株式会社 | タイミングチャート判定補助装置、タイミングチャート判定補助方法およびタイミングチャート判定補助プログラム |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0436673A (ja) * | 1990-05-31 | 1992-02-06 | Yokogawa Hewlett Packard Ltd | 電子部品試験装置 |
| JP3194314B2 (ja) * | 1993-04-28 | 2001-07-30 | ソニー株式会社 | 同期型回路 |
| JP3299906B2 (ja) * | 1997-01-14 | 2002-07-08 | シャープ株式会社 | デジタルデータ転送クロック変換回路 |
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2001
- 2001-08-28 JP JP2001258188A patent/JP3542574B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-27 US US10/228,653 patent/US6928570B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6928570B2 (en) | 2005-08-09 |
| US20030043944A1 (en) | 2003-03-06 |
| JP3542574B2 (ja) | 2004-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040129 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040331 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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