KR0138764B1 - 검출 시스템 - Google Patents

Abstract

내용 없음.

Description

검출 시스템

제1도는 텔레비젼 신호처리 시스템을 위한 위상 동기된 클럭 발생 회로의 블럭도.

제2도는 제1도의 회로의 위상 검출기 회로를 대체할수 있는 본 발명을 구현하는 위상 검출기의 부분 설계도 및 부분 블럭도.

제3도는 제2도의 회로망에 의해서 이용된 신호의 타이밍을 표시하는 파형도.

제4도는 본 발명의 동작을 설명하는데 사용된 위상도.

제5도 내지 제7도는 본 발명의 다른 실시예의 부분 블럭도.

제8도는 본 발명을 구현하는 다른 위상 검출 시스템의 부분 설계도 및 부분 블록도.

* 도면의 주요부분에 대한 부호의 설명

10:단자16:동기화 분리기

22:위상 검출기 회로망50:버스

53:멀티 플렉서54:가산기

58,60:기억 소자62,64,66,68,80:래치 회로

70:감산기78:타이밍 신호 발생기

90:전류 싱크106:펄스 발생기

150:제로 검출기156:디지탈-아날로그 변환기

157:저항기158:캐패시터

182:제한기 회로184:지연소자

본 발명은 위상 동기 신호(a phase locked signal)발생용 회로망에 관한 것이다.

디지탈 회로망은 a)디지탈 회로망이 제한적으로 원래 더 안정하고 b) 디지탈 집적 회로망의 발전으로 거격면에서 더 경쟁력이 있다는 이유로 아날로그 회로와 더불어 통상적으로 실현되어온 시스템의 숫자를 증가시켜 실시된다. 현재 디지탈 처리로 수행되는 시스템의 예로는 TV 수상기와 비디오 카셋트 레코더와 같은 텔레비젼 시스템과, 소형 디스크 플레이어 및 디지탈 오디오 테이프 플레이어와 같은 사운드 시스템을 들 수 있다. 상술된 시스템에서 처리될 신호 성분에 위상 동기된 클럭 신호를 발생시키는 것이 자주 필요시 된다. 예를들면, 디지탈 텔레비젼 수상기는 통상 색차 부반송파(chrominance subcarrier)와 함께 동기적으로 동작하도록 설계된다. 그러한 동가화를 용이하게 하기 위해서, 상기의 텔레비젼 신호는 반송파 주파수에서 버스트(burst)성분이 있는 발진을 가지며 그러한 발진부는 적절한 위상을 가지며, 각각의 비디오 라인 간격의 비활성(nonactive)부분에서 발생한다.

클럭 신호는 a) 버스트 신호의 사실상의 직각 위상 관련 샘플을 생성시키도록 버스트 성분을 샘플링하고; b) 각각의 직각 샘플을 축적하고; c) 샘플링 간격을 결정하는 클럭 신호를 나타내는 VCO를 제어하기 위한 신호를 생성하므로써 부반송파 주파수로 동기되어 발생될 수 있다.

그러한 시스템의 일례가 합성 칼라 신호를 처리하기 위해 최소 하나의 디지탈 집적 회로를 가진 칼라 텔리비젼 수상기라는 제하의 Peteo Flamm의 미합중국 특허 제4,491,862호에 개시되어 있다. 상기 시스템은 부반송파 주파수의 4배로 비디오 신호를 샘플화하도록 VCO에 의해서 조정된 아날로그-디지탈 변환기(ADC)를 포함하고 있다. 각각의 교번 샘플은 시스템이 일단 위상 동기되면 직각 관계를 갖는다. ADC에 의해서 생성된 샘플은 교번 샘플에 대응하는 두개의 성분으로 분리되는데, 이들은 R-Y 신호와 B-Y 신호로서, 부반송파 주파수에서 변조된다. 상기 각각의 성분중 교번 샘플(정의 샘플링 위상의 R-Y 샘플과 정의 샘플링 위상의 B-Y 샘플)은 버스트 간격 동안에 취해진 샘플에서만 동작하도록 조건이설정된 각각의 누산기에 축적된다. 축적된 R-Y 및 B-Y 샘플의 사인(극성)비트는 스위칭 회로에 결합되며, R-Y 축적된 샘플은 값제한기 회로(value limiter circuit)에 인가되고, 제한된 샘플은 스위칭 화로에 결합된다. 축적된 샘플의 사인 비트는 VCO에 의해서 발생된 클럭 신호의 위상이 B-Y 성분의 위상에 비해 ± 90 보다 이상이거나 또는 이하인지의 여부를 표시한다. 사인비트의 상태에 따라서, 스위칭 회로는 소정의 정의 값, 소정의 부의 값 또는 제한기 회로로부터의 축적된 R-Y 값으로 되는 출력값을 제공한다. 스위칭 회로의 출력은 저역 필터를 통과하여 아날로그 신호로 변환된후 페루프 위상 동기 클럭 발생기(closed loop phase clocked generator)를 구성하도록 VCO의 제어 입력에 인가된다.

상기 Flamm특허의 회로망에는 적어도 2가지 단점이 있다. 첫째로, 위상 검출은 신호 진폭과 함수관계를 가져서 검출이 정확하려면 신호 진폭이 더 작아진다. 둘째로, 위상 검출이 진폭에 민감하기 때문에, 버스트 신호가 DC 성분을 포함하는 경우 시스템에 위상 에러가 발생하게 된다. DC성분은 통상 ADC의 부적절한 바이어싱 또는 ADC 의 변수적 시프트(parametric shift)에 의해 유도된다.

본 발명의 목적은 상기의 단점이 없는 샘플화된 데이타 위상 동기 시스템을 제공하는데 있다.

본 발명은 인가 신호와 소정의 관계를 가지는 신호를 발생시키기 위한 샘플화 데이타 시스템으로 구현된다. 샘플링 시스템은 실제로 제1 및 제2의 직각 관계의 성분 신호의 샘플을 생성하도록 발생 신호로 결정된 시간에서 인가 신호를 샘플화한다. 누산기는 소정의 간격에 걸쳐 제1 및 제2 직각 신호를 누산한다. 감산기 회로는 연속 간격으로부터 제1 직각 신호의 축적된 샘플의 차를 만든다. 차 신호 및 축적된 신호의 극성에 응답하여, 상기 직각 신호를 발생하는 수단이 채용된다.

본 발명은 예를들면 두 개의 2진 보상회로(complement binary), 하드웨어 등의 디지탈 의 방식으로 설명될 것이지만, 회로 설계의 전문가라면 상기 시스템이 샘플화된 데이타 아날로그 성분을 사용하여 실시될 수 있음을 이해할 것이다. 예를들면, 여기서 디지탈 시스템이 신호 샘플링을 위한 ADC, 신호 기억을 위한 래치 회로(latch) 및 산술 기능을 위한 가산기 및 감산기를 사용하는 경우, 샘플화된 데이타 아날로그 시스템은 신호 샘플링을 위한 샘플-홀드(sample-and-hold)회로와, 신호 기억을 위한 스위치형 캐패시터 기억소자 및 산술 기능을 위한 가산과 차분-증폭기를 사용할 수도 있다.

실시의 회로망에서, 회로 소자의 설계자의 선택에 따라 특정 클로킹 신호를 적절하게 시간 할당하기 위해 추가 지연 소자가 필요할 수 있다. 이러한 소자는 혼란을 방지키 위해 도면에서 생략되었지만, 회로 설계 분야의 전문가라면 그러한 지연이 필요하게 될 수 있고 동일하게 일체화될수 있음을 용이하게 인식할 것이다. 도면에서, 굵은 화살표는 다중 비트(multi-bit)병렬 접속기를 나타낸 것이고, 가는 화살표(line arrow)는 일반적으로 신호 전도체 접속을 나타낸 것이다.

제1도응 보면, 제3도에 파형 A로서 개략적으로 예시된 합성 아날로그 비디오 신호가 ADC(18)와 동기 분리기(16)에 결합된 단자(10)에 인가된다. 종래의 설계 방식으로 구성된 동기화 분리기(16)는 합성 비디오 신호에서 수평 동기화 성분을 유도하고, 이 성분을 위상 검출기 회로망(22)에 인가한다. 다른 배열에 있어서 동기화 분리기는 디지탈 방식으로 설계될 수 있고, ADC(18)로부터 디지탈 합성 비디오 신호에 응답한다. 수평 동기화 성분은 부반송파 신호의 버스트가 발생하는 간격 동안에만 선택적으로 위상 검출을 수행하도록 위상 검출기(22)에서 사용된다.

ADC(18)는 샘플링 클럭 신호(Fc)에 의해 결정된 순간에 아날로그 합성 비디오 신호를 2진화 하여 표시한다. 이하의 설명에서 클럭신호(Fc)의 주파수(Fc)는 비록 필요 조건이 아니지만 칼라 부반송파의 주파수의 4배로 추정된다. ADC(18)로부터의 2진 샘플은 비디오 신호에 의해서 표시된 영상을 재생시키는 디스플레이 장치에 응용시키기 위해 신호를 구동시키고, 휘도 및 색도 성분을 분리시키는 비디오 신호 처리기(20)에 결합된다. 또한, ADC(18)로부터 2진 샘플은 버스트 신호의 위상에 상응하는 클로킹 신호(clocking signal)(Fc)의 위상을 결정하는 위상 검출기(22)에 결합된다. 위상 검출기(22)는 전압 제에 발전기(voltage controlled oscillator;VCO;24)에 결합된 위상/주파수 에러 신호를 검출한다. VCO(24)는 일반적으로 칼라 부반송파 주파수에 4배인 신호를 발생시키는 수정 제어 발진기로 될 수 있다. VCO(24)는 발생된 클로킹 신호의 위상/주파수를 변이시키도록 위상 에러 신호에 응답한다.

제2도는 제1도의 위상 검출기(22)의 실시예를 나타낸 것으로서 제2도에서, 동기화 분리기(16)로부터 수평 동기화 신호는 타이밍 신호 발생기(78)에 인가되고, ADC(18)로부터 디지탈 비디오 샘플은 버스(50)에 결합된다. 클로킹 신호(Fc)와 수평 동기화 신호에 응답하는 타이밍 신호 발생기는 버스트 게이트 신호(BG)와 다른 신호(SR)를 발생시킨다. 신호(BG와 SR)의 일반적인 타이밍 관계는 제3도의 파형(B와 C)으로 도시된다. 일반적으로, 버스트 게이트 신호는 합성 비디오 신호의 각각의 활성(active) 수평선의 부 반송파 버스트 성분의 전체 사이클 수를 포함하는 펄스를 제공한다. 신호(SR)는 각각의 선 간격상에서 버스트 게이트 펄스후에 발생하는 펄스를 제공하고, 일반적으로 하나의 부반송파 주기의 지속기간을 가진다. 폭발 케이트 신호와 신호(SR)는 클로킹 신호(Fc)와 수평 동기화 신호에 응답하는 기존의 카운팅 회로에 의해서 발생된다.

버스(50)상의 디지탈 비디오 신호는 1 보상 회로(ones complemant circuit;52)와 멜티플렉서(53)의 하나의 입력 포트에 결합된다. 1보상 회로의 출력 포트는 멀티플렉서(53)의 제 2입력 포트에 결합된다. 멜티플렉서(53)는 버스(50)로부터 출력 포트로 2개의 연속적인 샘플을 선택적으로 결합시키도록 부반송파 주파수의 클럭 신호에 의해 조정된 뒤에, 1보상 회로(52)로부터 출력 포트로 두 개의 연속적인 샘플을 선택적으로 결합시키도록 상기 신호에 의해 조정된다. 멀티플렉서(53)에 인가된 클럭 신호는 분할기(84)에서 4에 의해 VCO(86)로부터 클로킹 신호(Fc)를 분할하므로써 발생된다. 버스트 간격 동안에, 멀티플렉서(53)에 의한 샘플 열 출력은 시스템이 위상 동기될 때 최소한 버스트 신호의 실제로 복조된 변형을 나타낸다. 멀티플렉서(53)에 의해서 제공된 교번 샘플은 예를들면 R-Y와 B-Y 또는 I와 Q 비디오 신호 성분에 대응하는 신호와 관련된 직각 샘플을 나타낸다.

멀티플렉서(53)에 의해서 제공된 샘플은 AND게이트(56)의 뱅크(bank)를 경유하여 하나의 샘플 주기 기억 소자(58,60)와 직렬로 결합된 가산기(54)의 제1입력 포트에 결합된다. 기억 소자(60)의 출력 포트는 가산기(54)의 제2입력 포트에 결합된다. 가산기(54)와 기억 소자(58,60)가 조합하여 복합 누산기를 구성한다. 이러한 누산기는 AND 게이트의 뱅크가 기억 소자(58)에 가산기(54)를 결합시키는 버스트 게이트 신호(BG)에 의해서 조정될 때 동작한다. 대체적으로, 버스트 게이트 신호가 낮을 때, AND 게이트의 뱅크는 효과적으로 누산기를 제로로 만드는 제로 출력 신호를 제공한다. 그러한 누산기는 계속해서 단일의 라인 간격으로부터 버스트 신호의 샘플을 합산한다. 누산기가 활성화되는 시간 동안에, 각각의 직각 신호를 나타내는 샘플의 합이 2개의 기억소자(58,60)에서 보존된다. 버스트 간격의 끝부분에서, R-Y 및 B-Y의 축적된 합이 각각 기억소자(58,60;최소한 시스템이 위상 동기를 유지할때)에 남아있게 된다.

여기서 주목해야 할점은 멀티플렉서(53)를 제어하는 클럭신호가 가산기(54)의 캐리 입력 단자(carry input terminal;CI)에 결합된다는 것이다. 이로서 한 단위값이 멀티플렉서(53)에 의해 제공된 1 보상 샘플에 가산되어 2 보상 샘플로 1 보상 샘플이 변형된다. (즉, ADC(18)와 이러한 시스템은 2 보상 샘플을 처리하도록 설계된다고 가정한다) 또한, 플람 시스템과 관련하여, 각 버스트 간격마다 샘플 수자가 2배로 축적되면 플람 시스템과 같이 두배의 루프 이득이 제공되고 또한 개선된 S/N비가 제공된다.

기억소자(58)의 출력 포트의 사인 비트 전도체(sign bit conductor)가 제1비트의 D형 래치 회로(62)의 데이타(D) 입력에 결합된다. 제2비트의 D형 래치 회로(64)는 래치 회로(62)에 직렬로 결합된다. 기억소자(60)의 출력 포트는 병렬 비트이 D형 래치 회로(66)의 데이타 입력 포트에 결합된다. 제2병렬 비트의 D형 래치 회로(68)는 래치 회로(66)에 직렬로 결합된다. 버스트 게이트 신호는 그 신호의 반전 변환형을 제공하는 다른 D형 래치 회로(80)의 데이타 입력 포트에 결합된다. 래치 회로(80)로부터 반전된 버스트 게이트 신호는 래치 회로(62,64,66,68)의 클럭 입력 단자에 인가되고, 버스트 간격의 끝부분에서 발생하는 래치 회로(58,60)로부터의 각각의 값을 기억하도록 래치 회로(62,66)를 조정한다. 래치 회로(62,66)에서 상기 값은 라인 간격의 지속기간 동안 기억된 뒤에 각가 래치 회로(66,68)에 전송된다. 래치 회로(66,68)는 2개의 연속 비디오 라인으로부터 축적된 R-Y 샘플을 기억하고, 래치 회로(62,64)는 대응하는 2개의 연속 비디오 라인으로부터 축적된 B-Y 샘플의 사인 비트를 기억한다.

래치 회로(66,68)의 출력 포트는 각각 연속 비디오 라인으로부터 축적된 R-Y값의 차를 생성하는 감산기(70)의 피감수와 감수 입력 포트에 결합된다. 감산에 의해 R-Y 샘플에 따르는 임의의 DC성분이 제거된다. 그래서, 차 샘플이 (difference samples) 합성 비디오 신호에서 DC변이(shift)에 민감하지 않게된다. 차 값은 R(SINθ-SINθ)에 비례하며, 여기서 R은 축적된 버스트 진폭과 같고, θ1와 θ2는 선행하는 라인 간격과 전류의 위상 에러에 대응한다. 이러한 기능은 위상 에러가 제로 또는 180°로 향할때와 같이 위상 에러의 각도마다 더 큰 민감성을 나타낸다. 이러한 차 값은 발생된 신호(Fsc)를 버스트 주파수로 주파수 고정시키는데 이용되며, 이로써 위상 에러의 변화 비율이 제로로 된다.

8비트 비디오 샘플을 상정하여 축적된 값은 13 또는 14 비트 샘플만큼 크게 될 수도 있다. 차 샘플은 1비트보다 작게 축적된 값만큼 크게될 수도 있다. 그러나, 위상 제어 신호를 이렇게 정밀하게 한정시킬 필요는 없다. 따라서, 차 샘플은 제한기(102)에서 4비트로 제한된다. 차 값의 크기와 극성은 이러한 시스템에서 별개로 이용되므로, 차 샘플이 크기 검출 회로 즉 절대값 회로(72)룰 통과하여 정보의 크기가 추출된다. 즉, 크기 검출은 제한 전 또는 제한후에 수행될 수 있다.

제한된 차 샘플은 AND 게이트(104)의 뱅크를 경유하여 프로그램 가능 펄스 발생기(106)의 프로그램 입력 포트로 게이트된다. 제한된 차 값은 타이밍 신호 발생기(78)로부터의 신호(SR;제3도의 파형 c)에 응답하여 펄스 발생기(106)로 로드된다. 펄스(SR)의 종료시에, 펄스 발생기(106)는 프로그램 입력 포트에 인가된 차 값에 비례하는 제로 내지 15개의 펄스(1/fsc 주기의)를 제로로 발생한다.

펄스 발생기(106)의 펄스 출력은 AND 게이트(92,94)의 각각의 제1입력 단자에 OR 게이트(96)를 경유하여 결합된다. AND 게이트(92,94)중 어느 게이트가 인에이블되느냐에 따라 펄스는 전류원(88) 또는 전류 싱크(current sink;90)를 턴온시키도록 게이트되어서 캐패시터(91)를 각각 충방전시키며, 그리고 VCO(86)용의 제어 전압을 나타낸다.

펄스 발생기(106)로부터의 펄스를 통과시킬 수 있는 AND 게이트(92 또는 94)는 차 신호의 극성과 전류라인 간격용의 축적된 B-Y 샘플의 극성에 의해서 결정된다. 위상 또는 주파수 동기는 VCO(86)에 의해서 생성된 클로킹 신호의 위상을 앞서게(odvoncing) 또는 지연되게(retarding)함으로써 성취될 수 있다. 제4도의 위상도(phase diagram)를 고려해보면, 이러한 시스템이 ­(B-Y)축과 함께 동위상으로 고정되는 것을 가정할 수 있다. 위상각(θ)이 제로일 때, 축적된 R-Y값은 제로로 되고, 차값 역시 제로로 됨을 제4도로부터 알 수 있다. B-Y 성분의 축적된 값은 사분면(Ⅱ와 Ⅲ)에서는 음이 되고, 사분면 (Ⅰ와 Ⅳ)에서는 양의 값이 된 R-Y 성분의 축적된 값은 사분면(Ⅰ와 Ⅱ)에서 양의 값이 되고, 사분면(Ⅲ과 Ⅳ)에서는 음의 값이 된다. 제4도에서 1은 음극성을 나타내고, 0은 양극성을 나타낸다. 만약 위상 에러가 시계 방향으로 변경되고 있으면, 상기 차 값(DIFF)은 각각 사부면 Ⅰ,Ⅱ,Ⅲ,Ⅳ,에서 음의 값,양의값,양의값과 음의값이 될 것이다. 주파수 동기를 이루기 위해서, 시스템은 큰 위상 에러의 경우차 신호의 극성에 의해서 표시된 방향으로 이동을 계속하도록 조정된다. 이것은 B-Y신호(위상 에러가 ±90°보다 큰지를 나타내는)의 극성과 차 신호의 비트 표시 극성을 배타적 OR로 함으로써(exclusive ORing)방향 신호를 발생시키므로써 달성된다. 제4도에 표시된 축적된 V-Y와 DIFF 신호의 극성의 배타적 OR 함수를 계산함으로써, 배타적 OR출력이 시계방향으로의 이동시 사분면(Ⅰ-Ⅳ)에서 그 극성이 같음을 알게된다. 유사하게 배타적 OR출력은 반시계 방향 이동의 경우 모든 사분면에서 같은 상태임을 가정한다. 그래서, 시스템이 출발하는 사분면 및 위상 변화의 방향에 관계없이, 상기 시스템은 위상 에러가 제로로 될 때까지 한 방향으로 지속 유지된다.

차값이 음의값 또는 양의 값이 될 수 있기 때문에, 위상 에러가 ±90°점을 교차할 때 방향 신호에서 에러에 대한 위치가 나타난다. 이것은 예를들면 이전의 비디오 라인과 전류에 대한 축적된 R-Y값이 각각 사분면(Ⅰ,Ⅱ)에서 발생하고, 전류 라인에 대한 상기 값이 이전의 라인에 대한 값보다 R-Y축에 더 가까운 원형안에 있으면, 이러한 값의 점들을 연결하는 선의 경사와 차 값의 사인이 양의 값으로 되는 것을 표기함으로써 제4도에서 인식할 수 있게된다. 대체적으로, 이전의 선의 값이 전류선보다 R-Y축에 더 가까운 원형의 점상으로 떨어지먼 ,이러한 점들을 연결하는 선의 경사와 차의 극성은 음의 값이 될 것이다. 이러한 전위 에러는 축적된 B-Y값의 극성의 연속선 사이에서 사인을 변화시킬때만 발생한다. 이러한 상태는 래치(62,64)의 출력 단자에 각각 결합된 제1 및 제2 입력 단자를 가지고 있는 배타적 OR 게이트(76)에 의해서 검출된다. 배타적 OR 게이트(76)의 출력은 AND 게이트(104)의 뱅크에 결합되고, 축적된 B-Y값에서 극성 변화가 연속선 간격 사이에서 발생할 때 마다 게이트(104)를 작동하지 않도록 해준다.

방향 신호는 전류 라인 간격의 축적된 B-Y값의 극성을 감지하도록 래치 회로(62)에 결합된 제1입력 단자와, 차 신호의 극성을 감지하도록 감산기(70) 출력 포트의 사인 비트 접속부에 결합된 제2입력 단자를 가지고 있는 배타적 OR게이트(74)에 의해서 발생된다. 배타적 OR게이트(74)로부터 출력신호는 멀티플렉서(108)를 경유하여 AND게이트(92,94)에 선택적으로 결합된다. 멀티플렉서(108)는 최소한 펄스 발생기(106)가 펄스를 제공(SR 신호가 낮을때)하고, SR신호가 높을 때 래치(66)로부터 축적된 R-Y값의 부분을 표시하는 극성 또는 사인 비트를 제공하는 간격 동안에, AND 게이트(92,94)에 배타적 OR 게이트(74)를 결합시키는 신호(SR)에 의해서 조정된다.

전술한 바와같이, 시스템이 위상 동기될 때, 축적된 R-Y값은 제로와 같게 될 것이다. 위상 동기시키기 위해, 제로 검출기(100)는 래치(66)의 출력 포트에 결합된다. 제로 검출기로부터의 출력은 AND 게이트(98)의 제 1입력 단자에 결합되고, 축적된 R-Y값이 제로로 되지 않을때는 AND 게이트(98)가 동작되게 하고, 축적된 R-Y값이 제로로 될 때에는 AND 게이트(98)를 동작시키지 않는다. 타이밍 신호(SR)는 AND 게이트(98)의 제2입력 단자에 결합된다. 신호(SR)의 펄스는 R-Y값이 제로로 되지 않을 때 OR 게이트(96)를 경유하여 AND 게이트(92,94)에 결합된다. 라인 간격당 한 펄스의 최소 정정 신호(a minimum correction signal)는 펄스 발생기(106)에 인가된 차 신호의 값에 관계없이 축적된 R-Y값이 제로로 되지 않는한 그 발생이 지속된다. 펄스의 지속 기간은 1/Fsc이다. 이러한 단위 펄스에 따르는 위상 정정의 방향은 래치 회로(66)로부터 축적된 R-Y값의 극성 비트 또는 사인에 의해 결정된다.

제2도에서, AND 게이트(92,94)는 각각 제3입력 단자를 가지고 있으며, 소망한 경우 발진기가 비동기적으로 작동케하고 AND 게이트를 동작시키지 않도록 신호(FREE RUN)가 인가될 수 있다.

제2도에서 AND 게이트(92)는 멀티플렉서(108)로부터 논리 1값 방향 신호로 동작하며, 특정 VCO(86)가 채용되느냐에 따라 방향 신호를 변환 또는 보상하는 것이 필요케 되어 논리 1값 방향 신호의 경우 AND 게이트(92)가 동작치 않고 AND 게이트(94)가 동작케 된다.

다른 장치에서 제로 검출기는 제거될 수 있으며, 그러한 경우 신호(SR)는 직접 OR 게이트(96)에 결합될 것이다. 이러한 시스템은 위상 동기될 것이지만, 만약 캐패시터(91)의 값이 작으면 그런 경우, 작은 위상 지터(phase jitter)가 있게 될 것이다.

제5도는 본 발명의 다른 실시예를 도시하는데 제5도에서, 차 신호는 시분할 멀티플렉스 포맷으로 합성되기 보다는 제로 검출기에 의해서 제공된 신호와 산술적으로 합성된다. 제5도에 표기된 회로 소자는 제2도 소자와 같은 숫자로 표기된다.

제5도에서, AND 게이트(104)의 뱅크로부터 제한된 차 신호는 2 보상 회로(154)에 결합된다. 2 보상회로(154)는 위상 보정의 원하는 방향에 따로 차 값을 선택적으로 보상하도록 배타적 OR 게이트(74)에 의해서 발생된 방향 신호에 의해서 제어된다. 2 보상회로(154)로부터 출력값은 가산기(153)의 하나의 입력 포트에 결합된다.

래치 회로(66)로부터 축적된 R-Y값은 제로 검출기(150)에 결합된다. 제로 검출기(150)는 축적된 R-Y값이 제로값이 될 때마다 제로값을 제공한다. 제로 검출기(150)는 축적된 값이 제로로 되지 않을때마다 2보상 포맷으로 010과 같은 소정의 양의 값을 제공한다. 제로 검출기(150)로부터 출력 신호는 2 보상회로(152)에 결합된다. 측적된 R-Y 값의 사인 비트는 2 보상회로(152)의 제어 입력 단자에 결합된다. 사인 비트에 의해 표시된 극성에 응답하여, 회로(152)는 제로 검출기(150)에 의해서 제공된 값을 선택적으로 보상한다. 회로(152,154)는 각각의 제어 신호의 같은 극성에 응답하여 보상기능을 수행한다. 제2도에서 회로(152,154)는 각각의 제어 신호가 논리 제로값으로 될 때 인가된 값을 보상한다.

2 보상 회로(152)에 의해서 제공된 출력값은 가산기(153)의 제2입력 포트에 결합된다. 가산기(153)에 의해서 발생된 합은 위상 에러를 나타내는 아날로그 신호를 나타내는 디지탈 -아날로그 변환기(DAC;156)에 인가된다. 이러한 아날로그 신호는 저항기(157)와 캐패시터(158)에 의해서 저역통과 필터로 필터된후 VCO(86)의 제어 입력 단자에 인가된다.

또다른 실시예에서, AND 게이트의 뱅크로부터의 값은 가산기(153)에 직접 결합된다. 가산기(153)의 출력은 펄스 발생기(106)의 프로그램 입력에 결합된다. 펄스 발생기의 출력은 AND 게이트(92,94)에 직접 결합되고, 배타적 OR 게이트(74)로부터의 방향 신호는 AND 게이트(98) 및 OR 게이트(96)와 멀티플렉서(108)는 제2도의 회로망에서 제거된다.

제2도 시스템의 범위에서 견인력(pull)은 VCO(86)의 제어 범위에 의해서 결정된다. 제어 루프에서 축적된 값의 차를 사용하기 때문에, 이런한 시스템은 안정하다. 캐패시터는 루프의 속도를 결정하고, 시스템의 안정성에 영향을 미치지 않고 시스템 응담 시간을 변화시키기 위한 단일 조정을 제공한다.

제6도는 제5도의 실시예의 모든 디지탈 변환을 나타낸 것이다. 제6도에서, 제5도에 도시된 RC 적분기는 DAC(156)의 앞에 결합된 디지탈 적분기로 대체된다. 가산기(153)로부터의 출력합은 가산기(180)의 제1입력 포트에 결합된다. 가산기(180)로 부터의 출력합은 지연소자(184)에서 하나의 라인 간격이 지연되고, 가산기(180)의 제2입력 포트에 다시 결합된다. 가산-지연 회로의 입력.출력 전달 함수H(Z)는:

H(Z)=1(1-Z^-1) (1)

이며, 여기서 Z는 기존의 Z변환 변수이다. 이러한 함수H(Z)는 단극의 저역 통과 필터 기능 또는 디지탈 집적화의 디지탈 회로 설계에 익숙한 사람에 의해 인식될 것이다.

가산기(180)의 출력 포트와 지연소자(184)의 입력 포트 사이에 제한 회로(182)를 설치하여 지연소자의 오버플로우(overflowing)를 방지하는 것이 바람직하다. 그러한 제한 회로는 지연소자(184)에 인가된 최대 및 최소값을 제한하도록 설계될 것이며, 그러한 값은 비트 지연소자(184)의 숫자로 표시될 수 있고, 기억될 수 있다.

가산기(180)로부터의 출력합 또는 제한기 회로)(182)로부터의 제한된 합은 DAC(156)의 입력 포트에 결합된다. DAC(156)는 이러한 합을 VCO(86)을 제어하기 위한 아날로그 제어 신호 변환시킨다.

제7도는 제5도 및 제6도의 실시예와 함께 사용될 수 있는 교번 회로망을 도시한 것이다. 이 경우 제로 검출기(150)와 2 보상 회로망(152)은 제거된다. ± K의 값은 가산기(153)에 결합되고, 여기서 K는 1,2,3,...등의 단위가 될 수 있으며, 극성은 래치 회로(66)에서 저장된 합의 사인 비트에 의해서 결정된다. 제7도에 도시된 실시예에서 K는 1로 선택된다. +1(000''01)의 값은 래치(66)로부터 사인 비트(논리1)의 음의 값의 경우 가산기(153)에 결합되고, -1(11111)의 값은 사인 비트(논리0)의 양의값의 경우 가산기(153)에 결합된다. 이로서 시스템은 계속적으로 제로 위상값을 찾을 수 있다. 소량의 지터는 루프 이득과 캐패시터 값에 의존하여 발생하게 될 것이다. ± 1의 인가된 값은 가산기 입력 포트의 LSB를 논리 1값으로 커플링하고, 최상위 비트를 변환기(200)의 출력 단자에 커플링하므로써 발생된다. 래치 회로(66)로부터의 사인 비트는 인버터의 입력 단자에 결합된다. 예시의 실시예에서 클럭 신호는 합성 비디오 신호의 버스트 성분으로 위상/주파수 동기된다. 이러한 시스템은 균등하게 스테레오 음향 신호의 파일롯 성분과 같이 계속적인 신호로 위상.주파수 동기될 것이다. 이러한 경우에 수평 동기화 신호는 BG신호와 같은 제어 신호를 나타내도록 활용될 수 없지만, 비슷한 제어 신호가 간단한 카운터를 사용하여 발생될 수 있다.

제8도에서, 제2도의 소자와 같은 번호로 도시된 소자는 동일한 소자를 나타내며 비슷한 기능을 행한다. 제8도에서, 래치 회로(62)는 래치 회로(58)로부터 축적된 샘플의 X상위 비트를 기억한다. 이러한 X상위 비트는 모든 X상위 비트가 같은 상태에 있을때만 논리 1인 출력 신호를 제공하는 회로망(802)에 결합된다. 래치 회로(66)에서 축적된 샘플의 X상위 비트는 래치(66)로부터 X상위 비트가 같은 상태를 나타낼때만 논리 1의 출력 신호를 제공하는 회로망(804)에 결합된다.

상기의 회로망(802,804)은 각각 X입력 AND회로로 실현될 수 있다. 각각의 X-MSB 라인은 2개의 AND회로중 하나의 AND 회로의 각각의 입력에 접속된다. X-MSB라인 상에서 각각의 신호는 다른 AND 회로의 각각의 입력 단자에 결합되고 변환된다. AND회로는 2개의 입력 OR 게이트에 결합된 각각의 출력 단자를 가지고 있으며, 이러한 출력 단자는 상기 회로망으로부터 출력 신호를 제공한다.

회로(802,804)로부터 출력 신호는 회로망(802) 또는 회로망(804)이 논리 0출력 신호를 제공할 때, 논리 1출력 신호를 제공하고, 회로망(802)과 회로망(804)이 동시에 논리 1신호를 제공할 때 논리 0신호를 제공하는 NAND 회로(806)의 각각의 입력 단자에 결합된다. 이러한 구성에서, NAND 회로(806)는 축적된 샘플이 축적된 샘플(여기서, N은 각각의 축적된 샘플을 나타내는 비트의 총 숫자이다)의 잔류 N-X하위 비트로 나타낼 수 있는 값을 초과하는 진폭을 가질때마라 논리 1신호를 제공한다. NAND회로로부터 신호는 입력 신호가 너무 작아서 발진기(86)를 제어하지 못할 때, 루프를 동작시키지 않도록 하는데 사용된다.

주파수 변화 율과 관련된 감산기(70)로부터 차 샘플은 신호 변환 또는 보상회로(808)에 결합된다. 감산기(70)애 인가된 샘플은 샘플링 순간의 버스트의 상대 위상각에 관련되며, 페이서(phasor)로 표시될 수 있다. 예를들면, 이러한 두 개의 페이서는 일정 비율로 시계방향으로 회전하며, 예를들면 5°벌어지는 경우, 샘플 차의 극성은 다른 사분면에서 변하게 될 것이다. 또한, 루프 시정수는 시스템이 특정 사분면에서 고정되는(loop time constant)충분히 빠르지 않다. 그래서, 시스템은, 같은 시계 방향에서 일정하거나 또는 변화하는 차의 경우, 위상.주파수 동기에 필요한 시간이 연장되는 반대 극성의 교정 신호를 교번적으로 제공할 수 있다. 상기 신호 발생을 막기 위해 샘플 차는 페이서 차(phasor differences)(특정한 방향으로 이동하는)가 사인을 변하게 하는 간격 동안 보상된다. 이러한 것은 보상 회로를 제어하는 래치 회로(62)에서 축적된 샘플의 사인 비트를 커플링하므로써 성취된다. 래치 회로(62,66)가 (B-Y) 및 (R-Y)의 축적된 샘플을 각각 유지하고 있다고 가정해 본다. (B-Y)의 축적된 샘플이 음의 값(제4도의 사분면 Ⅱ와 Ⅲ)으로 될 때마다, 샘플차는 보상된다.

보상회로(808)로부터 출력 샘플은 가산기(814)의 제1입력 포트에 결합된다. 회로소자(812)내의 인자(K)에 의해서 정하여진 래치 회로(66)로부터 샘플은 가산기(814)의 제2입력 포트에 결합된다. 스케일 인수(scale factor)는 1/8과 같거나 또는 바람직한 루프 고정 간격에 따라 더 작아질수도 있다. 스케일된 샘플은 위상 에러 신호를 나타낸다. 회로(808)애서 보상된 신호는 위상 에러 신호를 댐프(damp)시키도록 위상 에러 신호에 가사된다. 회로(808)에너 나온 신호가 차 샘플이기 때문에, 그 신호는 래치 회로(66)로부터의 샘플과 관련하는 작은 값이 될 수도 있다. 위상 에러 샘플은 보상된 샘플이 상당한 댐핑 효과를 가지게 하도록 하기 위해 스케일링 하므로써 크기가 감소된다.

다른 실시예에서, 부분 스케일링 회로(812)는 래치 회로(66)와 가산기(814) 사이의 샘플로부터 제거된다. 이러한 부분 스케일링 회로 대신에, 회로(812)의 스케일 인수(K)의 역수로서 스케일링 하는 스케일링 회로는 감산기(70)와 보상회로(808)사이에 놓일수 있다. 이러한 후자의 장치는 시스템이 동기된 상태에 이르는 더 큰 진폭 및 정확성으로 위상 제어 신호를 제공한다.

가산기(814)로부터의 샘플 출력은 예를들면+15에서 -16까지의 신호이동을 제한할 수 있는 제한기(816)에 인가된다. 제한기(816)로부터 신호는 NAND 회로(806)에 의해서 발생된 신호에 의해서 제어되는 게이팅 회로(818)에 결합된다. 이러한 게이팅 회로(818)는 입력 신호가 소정의 최소값 보다 더 크면 제한기로부터 신호를 통과시키도록 조정된다.

게이팅 회로로부터 출력 신호는 제5도 또는 제6도에 도시된 바와같은 적분기 및 DAC의 구성을 취할 수 있는 적분 및 디지탈-아날로그 변환 회로망(820)에 결합된다. 회로망(820)으로부터 출력 신호는 반진기(86)를 제어하도록 결합된다.

재8도에서 설명된 바와같이, 상기 회로망은 샘플된 신호(예를들면, R-Y 또는 B-Y)의 직각 성분중 하나의 직각 성분으로 발생된 신호(Fc)를 동기시킬 것이다. 축에서 신호(Fc)를 위상 동기시키려면, 위상 조정 신호는 위상에러 신호에 가산될 수 있다. 이러한 것은 래치회로(66)와 스케일링 회로망(812)사이에 놓여진 가산기(810)에서 성취된다. 가산기(810)에서, 색조(tint) 또는 위상 제어 신호 래치 회로(66)로부터의 샘플에 가산된다. 가산기(810)는 스케일링 회로망(812)과 가산기(814)사이에 교번적으로 포함될 수 있다.

다른 실시예에서, 만약 전체 시스템이 ACC회로를 포함한다면, ACC신호는 회로망(802,804,806)에 의해서 발생된 신호보다 게이팅 회로(818)를 동작하게 할 것이다.

Claims (7)

1. 부반송파 성분을 포함하고 있는 비디오 신호와 샘플링 신호 사이의 위상 관계를 나타내는 출력 신호를 발생시키기 위한 검출 시스템에 있어서, 상기 부반송파 성분의 제1 및 제2 직각 위상 성분을 실제로 나타내는 샘플을 생서하도록 상기 샘플링 신호의 선정된 소정의 위상에 대응하는 순간에 상기 비디오 신호의 진폭을 나타내는 크기 및 극성 정보를 포함하는 샘플을 제공하는 상기 샘플링 신호에 응답하는 샘플링 수단(50 내지 53)과; 소정의 간격에 걸쳐서 상기 제1 및 제2 직각 위상 성분의 샘플을 각각 축적하도록 상기 샘플링 수단에 결합된 축적수단(54,58,60)과; 상기 소정의 간격중 연속하는 간격으로부터 상기 제1 직각 위상 성분의 축적된 샘플의 차를 나타내는 차 샘플을 계속적으로 발생시키기 위해 상기 축적 수단에 결합된 감산 수단(62 내디 70)과; 상기 출력 신호를 제공하는 수단(74 내지 108) 및 상기 제2 직각 위상 성분의 축적된 샘플의 극성 정보에 응답하여 선택적으로 상기의 차 샘플을 보상하는 수단(88 내지 94)을 포함하는 것을 특징으로 하는 검출 시스템.
2. 제1항에 있어서, 상기 출력 신호를 제공하기 위한 수단은 상기의 보상수단에 의해서 제공된 샘플을 적분시키기 위해 상기의 차 샘플을 선택적으로 보상하는 수단에 결합된 적분 수단을 추가로 포함하는 것을 특징으로 하는 검출 시스템.
3. 제2항에 있어서, 상기의 출력 신호를 제공하기 위한 수단은 상기 적분 수단에 인가된 최대 및 최소 샘플값을 제한하기 위한 상기 적분 수단과 보상 수단 사이에 결합된 제한기 수단을 추가로 포함하는 것을 특징으로 하는 검출 시스템.
4. 제3항에 있어서, 상기의 출력 신호를 제공하기 위한 수단은 상기 제1직각 위상 성분의 축적된 값을 나타내는 샘플과 함께 상기 감산 수단으로보터의 샘플을 소정의 비율로 합성하기 위한 상기 제한기 수단과 보상 수단 사이에 결합된 수단을 추가로 포함하는 것을 특징으로 하는 검출 시스템.
5. 제2항에 있어서, 상기의 출력 신호를 제공하기 위한 수단은 상기의 보상 수단으로부터 상기 적분 수단으로 샘플을 통과시키기 위해 제어 신호의 소정의 상태에 응답하며, 상기 적분 수단과 보상 수단사이에 결합된 게이팅 수단과; 상기 부반송파 성분의 대응하는 진폭을 결정하고, 상기 진폭이 소정의 값을 초과할때만 상기의 소정의 상태에서 제어 신호를 발생하는 상기 축적 수단에 결합된 수단을 추가로 포함하는 것을 특징으로 하는 검출 시스템.
6. 제1항에 있어서, 상기 출력 신호를 제공하기 위한 수단은 상기 두개의 연속적인 간격중 하나의 간격으로부터 제1 각각 위상 성분에서 축적된 값을 나타내는 신호와 감산 수단으로부터 신호를 소정의 비율로 합성하는 상기 보상 수단과 축적 수단에 결합된 수단을 추가로 포함하는 것을 특징으로 하는 검출 시스템.
7. 제6항에 있어서, 상기 출력 신호를 제공하기 위한 수단은 상기 출력 신호를 발생하도록 합성된 신호를 적분하는 상기 합성 수단에 결합된 적분 수단을 추가로 포함하는 것을 특징으로 하는 검출 시스템.

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