JP3296618B2 - 位相ロックループ - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronizing For Television (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、位相ロックループ
（ＰＬＬ）に、詳しくは、位相ロックループの帰還ルー
プ中で加えられる誤差信号を制御する装置に関するもの
である。
（ＰＬＬ）に、詳しくは、位相ロックループの帰還ルー
プ中で加えられる誤差信号を制御する装置に関するもの
である。
【０００２】位相ロックループは通信技術においては周
知の回路で、可変局部発振器を送信信号のある成分の位
相及び／または周波数に同期させるための回路である。
典型的には、このような回路は送信信号の成分と局部発
振器の出力とに応答して、送信信号と発振器出力との間
の位相の差に比例した位相誤差信号を発生する位相検出
器を含んでいる。この位相誤差信号は可変発振器の発振
周波数を制御するために供給される。
知の回路で、可変局部発振器を送信信号のある成分の位
相及び／または周波数に同期させるための回路である。
典型的には、このような回路は送信信号の成分と局部発
振器の出力とに応答して、送信信号と発振器出力との間
の位相の差に比例した位相誤差信号を発生する位相検出
器を含んでいる。この位相誤差信号は可変発振器の発振
周波数を制御するために供給される。
【０００３】ＰＬＬの動作を改善するために、可変発振
器の周波数と送信信号の成分の周波数との間の差に比例
する誤差信号を発生する第２のループが設けられている
システムがある。この周波数誤差信号は発振器の周波数
を制御するために位相誤差信号に加えられる。正規に
は、可変発振器は位相ロックが行われる前に所要の周波
数になり、その時、周波数誤差信号は実質的に０であ
り、またＰＬＬは主として位相誤差信号のみによって制
御される。
器の周波数と送信信号の成分の周波数との間の差に比例
する誤差信号を発生する第２のループが設けられている
システムがある。この周波数誤差信号は発振器の周波数
を制御するために位相誤差信号に加えられる。正規に
は、可変発振器は位相ロックが行われる前に所要の周波
数になり、その時、周波数誤差信号は実質的に０であ
り、またＰＬＬは主として位相誤差信号のみによって制
御される。
【０００４】あるＰＬＬシステムでは、周波数ロックが
基本的に得られた時に周波数誤差信号を能動的に切り離
した方がよい場合がある。周波数誤差項を能動的に切り
離すことによって、周波数誤差信号中のノイズが、可変
発振器によって供給される信号の位相にジッタを生じさ
せることが防止できる。位相ジッタは、デジタル信号に
応答するようにされている周波数誤差回路を含むＰＬ
Ｌ、例えば、複合ビデオ信号の副搬送波バーストを表す
パルスコード変調（ＰＣＭ）された成分に応答するＰＬ
Ｌにおいて、特に問題となる。フリング（Ｒ．Ｔ．Ｆｌ
ｉｎｇ）氏に付与された米国特許第４，８８４，０４０
号にはそのようなＰＬＬの例が示されている。このフリ
ング形式のＰＬＬの性能は、システムが基本的に周波数
ロック状態に到達した時に、周波数誤差項を能動的に切
り離すことによって大幅に改善できる。
基本的に得られた時に周波数誤差信号を能動的に切り離
した方がよい場合がある。周波数誤差項を能動的に切り
離すことによって、周波数誤差信号中のノイズが、可変
発振器によって供給される信号の位相にジッタを生じさ
せることが防止できる。位相ジッタは、デジタル信号に
応答するようにされている周波数誤差回路を含むＰＬ
Ｌ、例えば、複合ビデオ信号の副搬送波バーストを表す
パルスコード変調（ＰＣＭ）された成分に応答するＰＬ
Ｌにおいて、特に問題となる。フリング（Ｒ．Ｔ．Ｆｌ
ｉｎｇ）氏に付与された米国特許第４，８８４，０４０
号にはそのようなＰＬＬの例が示されている。このフリ
ング形式のＰＬＬの性能は、システムが基本的に周波数
ロック状態に到達した時に、周波数誤差項を能動的に切
り離すことによって大幅に改善できる。
【０００５】
【発明の概要】この発明は、可変発振器と、この可変発
振器を制御するための位相誤差信号と周波数誤差信号の
両方を発生する装置とを含んでいるＰＬＬシステムを提
供する。このシステムには、更に、このシステムの位相
がロックされるべき信号成分のサンプルを累算する別の
装置も設けられており、この装置は累算されたサンプル
の極性に応答して、ＰＬＬシステムが実質的に周波数／
位相ロック状態に達した時に、周波数誤差信号を可変発
振器から選択的に切り離す。
振器を制御するための位相誤差信号と周波数誤差信号の
両方を発生する装置とを含んでいるＰＬＬシステムを提
供する。このシステムには、更に、このシステムの位相
がロックされるべき信号成分のサンプルを累算する別の
装置も設けられており、この装置は累算されたサンプル
の極性に応答して、ＰＬＬシステムが実質的に周波数／
位相ロック状態に達した時に、周波数誤差信号を可変発
振器から選択的に切り離す。
【０００６】
【推奨実施例の説明】この発明をＮＴＳＣビデオ信号処
理システムを用いて説明するが、位相及び周波数誤差信
号の両方を利用するものであれば、いかなるＰＬＬシス
テムにも実施できることは容易に理解されよう。
理システムを用いて説明するが、位相及び周波数誤差信
号の両方を利用するものであれば、いかなるＰＬＬシス
テムにも実施できることは容易に理解されよう。
【０００７】図１を参照すると、例えば、テレビジョン
チューナ等からのアナログビデオ信号がアナログ−デジ
タル変換器（ＡＤＣ）３０に供給されている。このアナ
ログ信号のデジタル形式に変換されたものが、ＡＤＣの
出力から水平同期信号分離器３１、ビデオ信号プロセッ
サ３４、及び位相検出器３２に結合される。ビデオ信号
プロセッサ３４はビデオ信号を表示あるいは記憶できる
ようにする。分離器３１は水平同期パルスを生成し、こ
の水平同期パルスは位相検出器に供給されて、この位相
検出器をクロミナンス基準バースト期間中、位相測定モ
ードで動作するようにする。位相検出器３２はデジタル
化されたビデオ信号に応答して、電圧制御発振器（ＶＣ
Ｏ）３５の相対位相を制御するための信号を発生する。
最後に、ＶＣＯ３５は他の回路装置を動作させるための
マスタクロック信号を発生する。即ち、マスタクロック
信号のパルスのタイミングが、ＡＤＣ３０がアナログ入
力信号のデジタルサンプルを生成する時点を決める。
チューナ等からのアナログビデオ信号がアナログ−デジ
タル変換器（ＡＤＣ）３０に供給されている。このアナ
ログ信号のデジタル形式に変換されたものが、ＡＤＣの
出力から水平同期信号分離器３１、ビデオ信号プロセッ
サ３４、及び位相検出器３２に結合される。ビデオ信号
プロセッサ３４はビデオ信号を表示あるいは記憶できる
ようにする。分離器３１は水平同期パルスを生成し、こ
の水平同期パルスは位相検出器に供給されて、この位相
検出器をクロミナンス基準バースト期間中、位相測定モ
ードで動作するようにする。位相検出器３２はデジタル
化されたビデオ信号に応答して、電圧制御発振器（ＶＣ
Ｏ）３５の相対位相を制御するための信号を発生する。
最後に、ＶＣＯ３５は他の回路装置を動作させるための
マスタクロック信号を発生する。即ち、マスタクロック
信号のパルスのタイミングが、ＡＤＣ３０がアナログ入
力信号のデジタルサンプルを生成する時点を決める。
【０００８】図２は、前記米国特許第４，８８４，０４
０号に記載のＰＬＬを一般化した形のＰＬＬに含まれる
位相検出器のデジタル形の実施例を示す。簡単に説明す
ると、スケーラ９６により供給される位相誤差信号と２
の補数回路８８によって供給される周波数誤差信号が加
算器９４で組合わされ、電圧制御発振器（ＶＣＯ）８６
の制御に用いられる。周波数誤差信号は、アンロック検
出器１００によって制御されるゲート回路９０を介して
加算器９４に選択的に供給される。即ち、システムが実
質的に周波数ロック状態になると、ゲート９０が周波数
誤差信号の通過を禁止する。ＶＣＯ８６はシステム全体
を動作させるために用いられるマスタクロック信号Ｆｃ
を発生する。この例においては、マスタクロック信号は
カラー副搬送波周波数の４倍の周波数を持っている。
０号に記載のＰＬＬを一般化した形のＰＬＬに含まれる
位相検出器のデジタル形の実施例を示す。簡単に説明す
ると、スケーラ９６により供給される位相誤差信号と２
の補数回路８８によって供給される周波数誤差信号が加
算器９４で組合わされ、電圧制御発振器（ＶＣＯ）８６
の制御に用いられる。周波数誤差信号は、アンロック検
出器１００によって制御されるゲート回路９０を介して
加算器９４に選択的に供給される。即ち、システムが実
質的に周波数ロック状態になると、ゲート９０が周波数
誤差信号の通過を禁止する。ＶＣＯ８６はシステム全体
を動作させるために用いられるマスタクロック信号Ｆｃ
を発生する。この例においては、マスタクロック信号は
カラー副搬送波周波数の４倍の周波数を持っている。
【０００９】図２において、通常の水平同期信号分離器
３１からの水平同期信号ＨSYNC1 はタイミング信号発生
器７８に供給され、アナログ−デジタル変換器３０から
のデジタルビデオサンプルはバス５０に供給される。ク
ロック信号Ｆｃと水平同期パルスに応答するタイミング
信号発生器７８がバーストゲート信号ＢＧを発生する。
バーストゲート信号は、正規には、複合ビデオ信号の各
有効水平線における整数サイクルより成る副搬送波バー
スト成分にまたがるパルスを形成している。このバース
トゲート信号は、マスタクロック信号Ｆｃと水平同期信
号とに応答する通常の計数回路によって生成することが
できる。
３１からの水平同期信号ＨSYNC1 はタイミング信号発生
器７８に供給され、アナログ−デジタル変換器３０から
のデジタルビデオサンプルはバス５０に供給される。ク
ロック信号Ｆｃと水平同期パルスに応答するタイミング
信号発生器７８がバーストゲート信号ＢＧを発生する。
バーストゲート信号は、正規には、複合ビデオ信号の各
有効水平線における整数サイクルより成る副搬送波バー
スト成分にまたがるパルスを形成している。このバース
トゲート信号は、マスタクロック信号Ｆｃと水平同期信
号とに応答する通常の計数回路によって生成することが
できる。
【００１０】バス５０上のデジタルビデオ信号は補数回
路５２とマルチプレクサ５３の一方の入力ポートとに供
給される。補数回路の出力ポートはマルチプレクサ５３
の第２の入力ポートに結合されている。マルチプレクサ
５３は副搬送波周波数の方形波クロック信号によって制
御されてバス５０からの２つの連続するサンプルをその
出力ポートに供給し、次いで、補数回路５２からの２つ
の連続サンプルをその出力ポートに供給するという動作
を交互に行う。マルチプレクサ５３に供給されるクロッ
ク信号はＶＣＯ８６からのマスタクロック信号Ｆｃを、
分周器８４で４で分周することによって生成される。バ
ースト期間中にマルチプレクサ５３により出力されるサ
ンプルストリームは、システムが位相クロックされた時
に、実質的に整流（復調）されたバースト信号を表す。
マルチプレクサ５３により供給される交互のサンプル
は、例えば、Ｒ−Ｙ及びＢ−Ｙ、またはＩ及びＱ色差ビ
デオ信号成分に相当する直角関係の信号のサンプルを表
す。
路５２とマルチプレクサ５３の一方の入力ポートとに供
給される。補数回路の出力ポートはマルチプレクサ５３
の第２の入力ポートに結合されている。マルチプレクサ
５３は副搬送波周波数の方形波クロック信号によって制
御されてバス５０からの２つの連続するサンプルをその
出力ポートに供給し、次いで、補数回路５２からの２つ
の連続サンプルをその出力ポートに供給するという動作
を交互に行う。マルチプレクサ５３に供給されるクロッ
ク信号はＶＣＯ８６からのマスタクロック信号Ｆｃを、
分周器８４で４で分周することによって生成される。バ
ースト期間中にマルチプレクサ５３により出力されるサ
ンプルストリームは、システムが位相クロックされた時
に、実質的に整流（復調）されたバースト信号を表す。
マルチプレクサ５３により供給される交互のサンプル
は、例えば、Ｒ−Ｙ及びＢ−Ｙ、またはＩ及びＱ色差ビ
デオ信号成分に相当する直角関係の信号のサンプルを表
す。
【００１１】マルチプレクサ５３によって供給されるサ
ンプルは、ＡＮＤゲート５６のバンクを介して１サンプ
ル期間記憶素子５８と６０にカスケード接続された加算
器５４の一方の入力ポートに供給される。記憶素子６０
の出力ポートが加算器５４の第２の入力ポートに結合さ
れている。加算器５４と記憶素子５８と６０の組合せは
複合累算器を形成している。この累算器はＡＮＤゲート
のバンクがバーストゲート信号ＢＧによって制御されて
加算器５４を記憶素子５８に結合する時に動作する。あ
るいは、バーストゲート信号が低の時、ＡＮＤゲートの
バンクは累算器を実効的に０にする０出力信号を供給す
る。そのようにして、累算器は１本の線期間からのバー
スト信号のサンプルを順次加算する。累算器が動作して
いる期間中、それぞれの直角信号を表すサンプルの和
は、２つの記憶素子５８と６０中で区別されて保持され
ている。バースト期間の終了時に、Ｒ−Ｙ及びＢ−Ｙの
累算和は、（少なくとも、システムが位相ロック状態に
なった時）それぞれ記憶素子６０と５８の中にある。
ンプルは、ＡＮＤゲート５６のバンクを介して１サンプ
ル期間記憶素子５８と６０にカスケード接続された加算
器５４の一方の入力ポートに供給される。記憶素子６０
の出力ポートが加算器５４の第２の入力ポートに結合さ
れている。加算器５４と記憶素子５８と６０の組合せは
複合累算器を形成している。この累算器はＡＮＤゲート
のバンクがバーストゲート信号ＢＧによって制御されて
加算器５４を記憶素子５８に結合する時に動作する。あ
るいは、バーストゲート信号が低の時、ＡＮＤゲートの
バンクは累算器を実効的に０にする０出力信号を供給す
る。そのようにして、累算器は１本の線期間からのバー
スト信号のサンプルを順次加算する。累算器が動作して
いる期間中、それぞれの直角信号を表すサンプルの和
は、２つの記憶素子５８と６０中で区別されて保持され
ている。バースト期間の終了時に、Ｒ−Ｙ及びＢ−Ｙの
累算和は、（少なくとも、システムが位相ロック状態に
なった時）それぞれ記憶素子６０と５８の中にある。
【００１２】記憶素子５８の出力の符号（サイン）ビッ
ト導体は、１ビットＤ型ラッチ６２のデータ（Ｄ）入力
に結合されている。この符号ビットはラッチ５８によっ
て供給される累算サンプルの極性を表す。
ト導体は、１ビットＤ型ラッチ６２のデータ（Ｄ）入力
に結合されている。この符号ビットはラッチ５８によっ
て供給される累算サンプルの極性を表す。
【００１３】記憶素子６０の出力ポートは並列ビットＤ
型ラッチ６６のデータ入力ポートに結合されている。ラ
ッチ６６には、第２の並列ビットＤ型ラッチ６８がカス
ケード接続されている。バーストゲート信号が別のＤ型
ラッチ８０のデータ入力ポートに結合されており、この
ラッチ８０はそのＱ（バー）出力端子にバーストゲート
信号の反転した形のものを供給する。ラッチ８０からの
反転バーストゲート信号はラッチ６２、６６及び６８の
クロック入力端子に結合されて、ラッチ６２と６６をバ
ースト期間の終了時に現れるラッチ５８と６０から供給
される符号ビットと累算値をそれぞれ記憶するようにす
る。ラッチ６２と６６中の値は１線期間記憶される。ラ
ッチ６６中の値は連続する線期間にラッチ６８に転送さ
れる。ラッチ６６と６８は２つの連続するビデオ線から
の累算Ｒ−Ｙサンプルを記憶し、ラッチ６２は連続する
それぞれのビデオ線からの累算Ｂ−Ｙサンプルの符号ビ
ットを記憶する。
型ラッチ６６のデータ入力ポートに結合されている。ラ
ッチ６６には、第２の並列ビットＤ型ラッチ６８がカス
ケード接続されている。バーストゲート信号が別のＤ型
ラッチ８０のデータ入力ポートに結合されており、この
ラッチ８０はそのＱ（バー）出力端子にバーストゲート
信号の反転した形のものを供給する。ラッチ８０からの
反転バーストゲート信号はラッチ６２、６６及び６８の
クロック入力端子に結合されて、ラッチ６２と６６をバ
ースト期間の終了時に現れるラッチ５８と６０から供給
される符号ビットと累算値をそれぞれ記憶するようにす
る。ラッチ６２と６６中の値は１線期間記憶される。ラ
ッチ６６中の値は連続する線期間にラッチ６８に転送さ
れる。ラッチ６６と６８は２つの連続するビデオ線から
の累算Ｒ−Ｙサンプルを記憶し、ラッチ６２は連続する
それぞれのビデオ線からの累算Ｂ−Ｙサンプルの符号ビ
ットを記憶する。
【００１４】位相ロック状態では、ラッチ６６の出力の
値は０値の筈である。０と差があれば、その差はシステ
ムがどの程度位相ロック状態から外れているかに比例す
る。従って、ラッチ６６の出力は位相誤差信号として用
いることができる。ラッチ６６の出力は、位相誤差信号
を大きくし、位相誤差感度を増強するためにスケーリン
グ回路９６に供給される。大きくされた位相誤差信号は
加算器９４の一方の入力に結合される。
値は０値の筈である。０と差があれば、その差はシステ
ムがどの程度位相ロック状態から外れているかに比例す
る。従って、ラッチ６６の出力は位相誤差信号として用
いることができる。ラッチ６６の出力は、位相誤差信号
を大きくし、位相誤差感度を増強するためにスケーリン
グ回路９６に供給される。大きくされた位相誤差信号は
加算器９４の一方の入力に結合される。
【００１５】ラッチ６６と６８の出力ポートはそれぞれ
減算器７０の被減数入力ポートと減数入力ポートに結合
されており、減算器７０は連続するビデオ線からの累算
Ｒ−Ｙ値の差を生成する。ここで、ポート５０に供給さ
れる信号はクロック信号Ｆｃに同期して取り出され、そ
れぞれのバースト期間中、このクロック周波数は比較的
一定しているものと仮定する。ラッチ６６と６８によっ
て供給される累算値は、バースト信号とクロック信号Ｆ
ｃとの間の位相差に関係付けられている。減算器７０に
よって供給される差は、１つの線と次の線の間の位相差
（極性の誤差は有るかもしれないが）を近似的に表し、
従って、バースト成分とサンプリングクロックの間の周
波数差の目安となる。
減算器７０の被減数入力ポートと減数入力ポートに結合
されており、減算器７０は連続するビデオ線からの累算
Ｒ−Ｙ値の差を生成する。ここで、ポート５０に供給さ
れる信号はクロック信号Ｆｃに同期して取り出され、そ
れぞれのバースト期間中、このクロック周波数は比較的
一定しているものと仮定する。ラッチ６６と６８によっ
て供給される累算値は、バースト信号とクロック信号Ｆ
ｃとの間の位相差に関係付けられている。減算器７０に
よって供給される差は、１つの線と次の線の間の位相差
（極性の誤差は有るかもしれないが）を近似的に表し、
従って、バースト成分とサンプリングクロックの間の周
波数差の目安となる。
【００１６】減算器７０によって供給される差は補数回
路８８に供給される。補数回路８８は周波数誤差信号の
極性を修正するためにラッチ６２によって供給される符
号ビットによって制御される。補数回路の出力はゲート
回路９０に供給される。ゲート回路９０は、検出器１０
０によって制御されて、ループが周波数ロックされてい
ないときは、加算器９４へ周波数誤差信号を通過させ、
それ以外の時は、０値を加算器に供給する。位相及び周
波数誤差信号は加算器９４によって加算され、制限器９
２に供給される。制限器９２は合成された誤差信号を、
ある予め定められた制限値に等しいかそれより小さい値
に制限する。この制限された誤差信号は、低域通過濾波
され、アナログ形式に変換され、ＶＣＯ８６に供給され
る。周波数誤差項はラッチ６０によって供給されるＲ−
Ｙ累算値から取り出しているが、ラッチ５８により供給
されるＢ−Ｙ累算値から取り出すことも可能である。そ
の場合には、位相ロックの近くで生じる累算値は大きく
なり、周波数誤差項は信号ノイズによる誤差を生じ難く
なる。
路８８に供給される。補数回路８８は周波数誤差信号の
極性を修正するためにラッチ６２によって供給される符
号ビットによって制御される。補数回路の出力はゲート
回路９０に供給される。ゲート回路９０は、検出器１０
０によって制御されて、ループが周波数ロックされてい
ないときは、加算器９４へ周波数誤差信号を通過させ、
それ以外の時は、０値を加算器に供給する。位相及び周
波数誤差信号は加算器９４によって加算され、制限器９
２に供給される。制限器９２は合成された誤差信号を、
ある予め定められた制限値に等しいかそれより小さい値
に制限する。この制限された誤差信号は、低域通過濾波
され、アナログ形式に変換され、ＶＣＯ８６に供給され
る。周波数誤差項はラッチ６０によって供給されるＲ−
Ｙ累算値から取り出しているが、ラッチ５８により供給
されるＢ−Ｙ累算値から取り出すことも可能である。そ
の場合には、位相ロックの近くで生じる累算値は大きく
なり、周波数誤差項は信号ノイズによる誤差を生じ難く
なる。
【００１７】正規には、システムが周波数ロック状態と
なると、減算器７０によって供給される差は０値となる
筈であり、従って、周波数誤差項は０となる。しかし、
ノイズあるいは量子化効果のために、周波数誤差には位
相ロックに悪影響を与える傾向のある残留値が含まれて
いる場合がある。従って、周波数ロックが完了した後
は、周波数誤差項が加算器９４に供給されることを禁止
する（即ち、ゲートする）とよい。
なると、減算器７０によって供給される差は０値となる
筈であり、従って、周波数誤差項は０となる。しかし、
ノイズあるいは量子化効果のために、周波数誤差には位
相ロックに悪影響を与える傾向のある残留値が含まれて
いる場合がある。従って、周波数ロックが完了した後
は、周波数誤差項が加算器９４に供給されることを禁止
する（即ち、ゲートする）とよい。
【００１８】「アンロック」検出について考える。この
出願の発明者達は、システムが周波数ロックされていな
い時は各線についての累算サンプルの符号ビット即ち極
性は、フィールド期間中に非常に多くの回数変化するこ
とを確認した。一方、システムが周波数ロックされる
と、累算サンプルの符号ビットは変化しない。従って、
周波数アンロック状態は、ある期間中に累算サンプルの
極性が変化した回数を計数し、その計数値をある閾値と
比較することによって検出することができる。
出願の発明者達は、システムが周波数ロックされていな
い時は各線についての累算サンプルの符号ビット即ち極
性は、フィールド期間中に非常に多くの回数変化するこ
とを確認した。一方、システムが周波数ロックされる
と、累算サンプルの符号ビットは変化しない。従って、
周波数アンロック状態は、ある期間中に累算サンプルの
極性が変化した回数を計数し、その計数値をある閾値と
比較することによって検出することができる。
【００１９】ラッチ５８と６０のいずれかからの累算サ
ンプルの極性をモニタすればよいが、図２の実施例で
は、ラッチ６０の値は、システムがロック状態に近づく
に従って０に向かい、かなり低い信号対雑音比を呈す
る。従って、ラッチ５８によって供給される累算サンプ
ルの極性をモニタすることが推奨される。処理されてい
るサンプルが、最上位ビット位置（ＭＳＢ）に符号ビッ
ト、それより下位のビット位置（ＬＳＢ）に値ビットを
含む２進形式であるとすると、累算サンプルの極性は累
算サンプルの符号ビット即ちＭＳＢをモニタすることに
よって簡単にモニタできる。累算サンプルのＭＳＢは図
２のラッチ６２で得られる。
ンプルの極性をモニタすればよいが、図２の実施例で
は、ラッチ６０の値は、システムがロック状態に近づく
に従って０に向かい、かなり低い信号対雑音比を呈す
る。従って、ラッチ５８によって供給される累算サンプ
ルの極性をモニタすることが推奨される。処理されてい
るサンプルが、最上位ビット位置（ＭＳＢ）に符号ビッ
ト、それより下位のビット位置（ＬＳＢ）に値ビットを
含む２進形式であるとすると、累算サンプルの極性は累
算サンプルの符号ビット即ちＭＳＢをモニタすることに
よって簡単にモニタできる。累算サンプルのＭＳＢは図
２のラッチ６２で得られる。
【００２０】図３Ａは検出器１００に用いることができ
るアンロック検出器の１つの実施例を示す。図３Ａにお
いて、ラッチ６２からのＭＳＢは排他的ＯＲ回路（ＸＯ
Ｒ）１２の一方の入力端子と、ラッチ１１のデータ入力
とに結合されている。ラッチ１１の出力は、１線期間だ
け遅延したＭＳＢを表し、ＸＯＲ１２の第２の入力端子
に結合される。ＸＯＲ１２はその２つの入力端子の信号
が異なる時は論理”１”を、等しい場合には”０”を生
成する。従って、相連続する線の間で累算サンプルに極
性変化がある場合には、ＸＯＲ１２は論理１値を生成す
る。ＸＯＲ１２の出力は素子１３に供給され、そこで、
論理１値がある期間（これは、この例においては、１ビ
デオフィールド期間に相当する）にわたって累算あるい
は計数される。この期間中の論理１値の総数が比較器１
４で基準値あるいは閾値と比較される。論理１の数が基
準値を超えた場合には、比較器１４は論理１値を出力
し、この論理１値は次のフィールド期間中ラッチ１５に
記憶される。ラッチ１５の出力はゲート回路９０へ制御
信号として供給される。
るアンロック検出器の１つの実施例を示す。図３Ａにお
いて、ラッチ６２からのＭＳＢは排他的ＯＲ回路（ＸＯ
Ｒ）１２の一方の入力端子と、ラッチ１１のデータ入力
とに結合されている。ラッチ１１の出力は、１線期間だ
け遅延したＭＳＢを表し、ＸＯＲ１２の第２の入力端子
に結合される。ＸＯＲ１２はその２つの入力端子の信号
が異なる時は論理”１”を、等しい場合には”０”を生
成する。従って、相連続する線の間で累算サンプルに極
性変化がある場合には、ＸＯＲ１２は論理１値を生成す
る。ＸＯＲ１２の出力は素子１３に供給され、そこで、
論理１値がある期間（これは、この例においては、１ビ
デオフィールド期間に相当する）にわたって累算あるい
は計数される。この期間中の論理１値の総数が比較器１
４で基準値あるいは閾値と比較される。論理１の数が基
準値を超えた場合には、比較器１４は論理１値を出力
し、この論理１値は次のフィールド期間中ラッチ１５に
記憶される。ラッチ１５の出力はゲート回路９０へ制御
信号として供給される。
【００２１】ラッチ１５は垂直パルス信号Ｆｖによっ
て、比較器から供給される出力値を記憶するように制御
される。信号Ｆｖは通常の垂直同期分離器から得ること
ができる。ラッチ１５の制御に加えて、信号Ｆｖは素子
１３に供給されて、各フィールド期間の終了時に素子１
３中の計数値を０にリセットする働きをする。
て、比較器から供給される出力値を記憶するように制御
される。信号Ｆｖは通常の垂直同期分離器から得ること
ができる。ラッチ１５の制御に加えて、信号Ｆｖは素子
１３に供給されて、各フィールド期間の終了時に素子１
３中の計数値を０にリセットする働きをする。
【００２２】図３ＢはＸＯＲ１２によって供給される論
理１値の計数値を生成する装置の一例を示す。図３Ｂに
おいて、素子１３’は簡単な２進カウンタで実現でき
る。ＸＯＲ１２からの出力値はカウンタのイネーブル入
力に供給され、信号ＢＧ（バー）がカウンタのクロック
入力に供給される。カウンタはＸＯＲ１２によって供給
される論理１が生起する度に信号ＢＧ（バー）のパルス
を計数するようにイネーブルされる。各フィールド期間
に一回カウンタを０にリセットするためにカウンタのリ
セット入力には垂直信号Ｆｖが供給される。
理１値の計数値を生成する装置の一例を示す。図３Ｂに
おいて、素子１３’は簡単な２進カウンタで実現でき
る。ＸＯＲ１２からの出力値はカウンタのイネーブル入
力に供給され、信号ＢＧ（バー）がカウンタのクロック
入力に供給される。カウンタはＸＯＲ１２によって供給
される論理１が生起する度に信号ＢＧ（バー）のパルス
を計数するようにイネーブルされる。各フィールド期間
に一回カウンタを０にリセットするためにカウンタのリ
セット入力には垂直信号Ｆｖが供給される。
【００２３】図４はＸＯＲ１２によって供給される論理
１値が、加算器２０とラッチ２１からなる累算器を介し
て加算される別の例を示す。ラッチ２１は線周波数でク
ロックされて、ＸＯＲ１２によって供給される０値また
は１値を、そのフィールド期間中のその時までに生起し
た全ての１値または０値の累算和に加算するように、累
算器を制御する。１フィールド期間につき１個のパルス
を有する信号Ｆｖが印加されることによって、ラッチ２
１は、１フィールド期間につき１回、０にリセットされ
る。図４において、比較機能はＯＲゲート１４’によっ
て与えられる。この場合は、ラッチ２１の出力の上位の
ビットの接続線がＯＲゲート１４’のそれぞれの入力端
子に結合される。ＯＲゲート１４’の出力は、これらの
上位ビットの接続線のいずれか１つが論理１を呈する時
に論理１値となる。すなわちラッチ２１が計数値を表す
ためにＮ本のビット線を有し、これらのＮ本のビット線
のうちＭ（下位ビットの数）本のビット線を除く全てが
ＯＲゲート１４’のそれぞれの入力端子に結合される
と、ＯＲゲート１４’は（２M −１）を超える全ての計
数値に対して論理１値を出力する。
１値が、加算器２０とラッチ２１からなる累算器を介し
て加算される別の例を示す。ラッチ２１は線周波数でク
ロックされて、ＸＯＲ１２によって供給される０値また
は１値を、そのフィールド期間中のその時までに生起し
た全ての１値または０値の累算和に加算するように、累
算器を制御する。１フィールド期間につき１個のパルス
を有する信号Ｆｖが印加されることによって、ラッチ２
１は、１フィールド期間につき１回、０にリセットされ
る。図４において、比較機能はＯＲゲート１４’によっ
て与えられる。この場合は、ラッチ２１の出力の上位の
ビットの接続線がＯＲゲート１４’のそれぞれの入力端
子に結合される。ＯＲゲート１４’の出力は、これらの
上位ビットの接続線のいずれか１つが論理１を呈する時
に論理１値となる。すなわちラッチ２１が計数値を表す
ためにＮ本のビット線を有し、これらのＮ本のビット線
のうちＭ（下位ビットの数）本のビット線を除く全てが
ＯＲゲート１４’のそれぞれの入力端子に結合される
と、ＯＲゲート１４’は（２M −１）を超える全ての計
数値に対して論理１値を出力する。
【００２４】同様の回路構成をＰＡＬビデオ信号に働く
ＰＬＬシステムに用いることができる。ＰＡＬ信号は直
角位相成分の一方の位相が線毎に９０°変わるバースト
成分を含んでいる。この位相シフトに位相／周波数検出
回路構成を対応させるために、隣接線からの累算値が平
均あるいは加算される。このようにすることによって、
ＰＡＬバースト信号の変動する位相がＮＴＳＣ信号のバ
ーストと同じように現れるようになる。ＰＡＬ信号用に
必要な付加的な回路構成を図５に示す。
ＰＬＬシステムに用いることができる。ＰＡＬ信号は直
角位相成分の一方の位相が線毎に９０°変わるバースト
成分を含んでいる。この位相シフトに位相／周波数検出
回路構成を対応させるために、隣接線からの累算値が平
均あるいは加算される。このようにすることによって、
ＰＡＬバースト信号の変動する位相がＮＴＳＣ信号のバ
ーストと同じように現れるようになる。ＰＡＬ信号用に
必要な付加的な回路構成を図５に示す。
【００２５】図５において、伝達関数Ｈ（ｚ）＝１＋ｚ
-Hを有する第１のフィルタ２０２がラッチ６０と６６の
間に挿入されており、同様の伝達関数を有する第２のフ
ィルタ２００がラッチ５８の出力に結合されている。値
ビットも極性ビットもラッチ５８からフィルタ２００に
供給されるが、フィルタ２００によって供給される極性
ビットのみがラッチ６２に供給される。上記の伝達関数
において、ｚは通常のＺ変換変数で、指数Ｈは１線期間
のサンプル遅延期間を示す。回路の残部には変更がな
い。
-Hを有する第１のフィルタ２０２がラッチ６０と６６の
間に挿入されており、同様の伝達関数を有する第２のフ
ィルタ２００がラッチ５８の出力に結合されている。値
ビットも極性ビットもラッチ５８からフィルタ２００に
供給されるが、フィルタ２００によって供給される極性
ビットのみがラッチ６２に供給される。上記の伝達関数
において、ｚは通常のＺ変換変数で、指数Ｈは１線期間
のサンプル遅延期間を示す。回路の残部には変更がな
い。
【００２６】ビデオ信号のサンプリング、従って、位相
ロックがバースト信号の色差成分の軸と４５°にあるよ
うな別のシステムを考えてみる。この場合、図３及び４
の排他的ＯＲゲートの代わりにＮＯＲゲートを用いるこ
とができる。このＮＯＲゲートの両方の入力が正極性の
時にのみ、システムはロック状態から外れていると考え
ることができ、周波数項が位相項に加算される。この検
出器では、周波数誤差項の利点が、約５０％の時間しか
実現できないという欠点がある。
ロックがバースト信号の色差成分の軸と４５°にあるよ
うな別のシステムを考えてみる。この場合、図３及び４
の排他的ＯＲゲートの代わりにＮＯＲゲートを用いるこ
とができる。このＮＯＲゲートの両方の入力が正極性の
時にのみ、システムはロック状態から外れていると考え
ることができ、周波数項が位相項に加算される。この検
出器では、周波数誤差項の利点が、約５０％の時間しか
実現できないという欠点がある。
【００２７】上述したＰＬＬシステムはビデオ信号以外
にも用いることができる。そのような場合、加算器５
４、ゲート５６及びラッチ５８と６０からなる累算器
を、連続的にサンプル値を累算するように、あるいは、
予め定められた間隔で選択的にリセットされるように制
御することができる。ラッチ６２、６６及び６８はある
規則的な周波数でクロックされる。さらに、ラッチ１１
も同様の一定な周波数でクロックされ、累算器１３は予
め定められた間隔でリセットされる。
にも用いることができる。そのような場合、加算器５
４、ゲート５６及びラッチ５８と６０からなる累算器
を、連続的にサンプル値を累算するように、あるいは、
予め定められた間隔で選択的にリセットされるように制
御することができる。ラッチ６２、６６及び６８はある
規則的な周波数でクロックされる。さらに、ラッチ１１
も同様の一定な周波数でクロックされ、累算器１３は予
め定められた間隔でリセットされる。
【図１】この発明を利用することができるシステム環境
のブロック図である。
のブロック図である。
【図２】この発明を実施した位相ロックループの概略図
である。
である。
【図３】図３Ａは図２の装置１００に利用できる周波数
ロック検出器のブロック図であり、図３Ｂは図３Ａの素
子１３を具体化するために用いることができる装置のブ
ロック図である。
ロック検出器のブロック図であり、図３Ｂは図３Ａの素
子１３を具体化するために用いることができる装置のブ
ロック図である。
【図４】図４は図２の装置１００に利用できる周波数ロ
ック検出器のブロック図である。
ック検出器のブロック図である。
【図５】図２の回路をＰＡＬビデオ信号に対して動作で
きるようにするために、図２の回路に適用される付加的
な装置のブロック図である。
きるようにするために、図２の回路に適用される付加的
な装置のブロック図である。
３５ 可変発振器 ３０ サンプリング手段 ３２ 位相及び周波数誤差信号発生手段 ９０ 禁止手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バース アラン キヤンフイールド アメリカ合衆国 インデイアナ州 イン デイアナポリス イースト・サウスポー ト・ロード 7541 (72)発明者 マーク フランシス ラムレイク アメリカ合衆国 インデイアナ州 イン デイアナポリス ギルフオード・アベニ ユ 5333 (72)発明者 ハインリツヒ シエマン ドイツ連邦共和国 7730 フイリゲン ダンツイガ・シユトラーセ 17 (56)参考文献 特開 昭62−175095（ＪＰ，Ａ) 特開 平２−195714（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/087 H04N 5/06
Claims (4)
- 【請求項１】 別の信号のある成分に位相ロックされた
発振信号を発生するための位相ロックループであって、 上記発振信号を発生する可変発振器と、 上記別の信号の信号源と、 上記発振信号によって決まる時間に上記別の信号をサン
プリングして、上記別の信号のサンプルを供給する手段
と、 上記サンプルに応答し、位相誤差信号と、該位相誤差信
号を時間に関して微分することによって得られた周波数
誤差信号とを供給する手段と、上記の各誤差信号を供給する手段の各誤差信号出力に応
答して、該誤差信号出力を加算して上記可変発振器の周
波数を制御するための制御信号を発生する誤差信号加算
手段と、 上記サンプルのそれぞれのものの極性に選択的に応答
し、上記発振信号が上記別の信号の上記ある成分とある
予め定められた周波数ロック関係になった時、上記誤差
信号加算手段に上記周波数誤差信号が通過するのを禁止
する手段と、 を含む、位相ロックループ。 - 【請求項２】 上記サンプルが値ビットと極性ビットと
を含む複数ビットサンプルであり、 上記位相誤差信号及び周波数誤差信号を供給する手段が
上記サンプルの累算値を発生する手段を含んでおり、 上記禁止する手段が、上記周波数誤差信号を上記可変発
振器に通過させるか通過させないかが上記累算サンプル
の極性ビットによって調整されるゲーティング手段を含
んでいる、 請求項１に記載された位相ロックループ。 - 【請求項３】 上記禁止する手段が、さらに、予め定め
られた間隔で発生された上記累算サンプルの極性ビット
を比較し、比較された極性ビットが等しい時に、第１の
状態の論理値を発生し、比較された極性ビットが等しく
ない時に、第２の状態の論理値を発生する手段を含んで
いる、請求項２に記載された位相ロックループ。 - 【請求項４】 上記禁止する手段が、さらに、ある予め
定められた時間にわたって上記第１と第２の状態の一方
の生起の回数を計数して計数値を発生する手段と、 上記計数値がある予め定められた値を超えた時、上記周
波数誤差信号を通過させるように上記ゲーティング手段
を調整する信号を発生する手段と、を含む、請求項３に
記載された位相ロックループ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/841,115 US5159292A (en) | 1992-02-25 | 1992-02-25 | Adaptive phase locked loop |
| US841115 | 1992-02-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645921A JPH0645921A (ja) | 1994-02-18 |
| JP3296618B2 true JP3296618B2 (ja) | 2002-07-02 |
Family
ID=25284051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06107493A Expired - Fee Related JP3296618B2 (ja) | 1992-02-25 | 1993-02-24 | 位相ロックループ |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5159292A (ja) |
| EP (1) | EP0557856B1 (ja) |
| JP (1) | JP3296618B2 (ja) |
| KR (1) | KR100258643B1 (ja) |
| CN (1) | CN1033349C (ja) |
| DE (1) | DE69318747T2 (ja) |
| ES (1) | ES2116361T3 (ja) |
| FI (1) | FI110041B (ja) |
| MY (1) | MY109097A (ja) |
| SG (1) | SG52884A1 (ja) |
| TR (1) | TR28311A (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4102993A1 (de) * | 1991-02-01 | 1992-08-06 | Philips Patentverwaltung | Schaltungsanordnung zur zeitbasis-transformation eines digitalen bildsignals |
| US5610560A (en) * | 1993-04-20 | 1997-03-11 | Rca Thomson Licensing Corporation | Oscillator with switched reactive elements |
| US5574407A (en) * | 1993-04-20 | 1996-11-12 | Rca Thomson Licensing Corporation | Phase lock loop with error consistency detector |
| US5614870A (en) * | 1993-04-20 | 1997-03-25 | Rca Thomson Licensing Corporation | Phase lock loop with idle mode of operation during vertical blanking |
| US5574406A (en) * | 1993-04-20 | 1996-11-12 | Rca Thomson Licensing Corporation | Phase lock loop with error measurement and correction in alternate periods |
| DE69405095T2 (de) * | 1993-04-20 | 1997-12-11 | Rca Thomson Licensing Corp | Phasenregelkreis mit detektion der fehlerkonsistenz |
| JPH0787525A (ja) * | 1993-09-13 | 1995-03-31 | Matsushita Electric Ind Co Ltd | 自動位相制御装置 |
| US5625358A (en) * | 1993-09-13 | 1997-04-29 | Analog Devices, Inc. | Digital phase-locked loop utilizing a high order sigma-delta modulator |
| CA2130871C (en) * | 1993-11-05 | 1999-09-28 | John M. Alder | Method and apparatus for a phase-locked loop circuit with holdover mode |
| EP0733286B1 (en) * | 1993-12-08 | 2002-08-21 | Thomson Consumer Electronics, Inc. | D/a for controlling an oscillator in a phase locked loop |
| US5742191A (en) * | 1993-12-08 | 1998-04-21 | Thomson Consumer Electronics, Inc. | D/A for controlling an oscillator in a phase locked loop |
| JP3275222B2 (ja) * | 1994-03-04 | 2002-04-15 | 富士通株式会社 | 位相同期発振器 |
| US5576904A (en) * | 1994-09-27 | 1996-11-19 | Cirrus Logic, Inc. | Timing gradient smoothing circuit in a synchronous read channel |
| US5732002A (en) * | 1995-05-23 | 1998-03-24 | Analog Devices, Inc. | Multi-rate IIR decimation and interpolation filters |
| US5539357A (en) * | 1995-09-15 | 1996-07-23 | Thomson Consumer Electronics, Inc. | Phase locked loop |
| US5703656A (en) * | 1995-12-12 | 1997-12-30 | Trw Inc. | Digital phase error detector for locking to color subcarrier of video signals |
| EP0822682A1 (en) * | 1996-07-05 | 1998-02-04 | Deutsche Thomson-Brandt Gmbh | Method for the frequency correction of multicarrier signals and related apparatus |
| DE69623284T2 (de) * | 1996-09-24 | 2003-04-17 | Hewlett Packard Co | Datenverarbeitungsgerät und -verfahren |
| GB9828196D0 (en) | 1998-12-21 | 1999-02-17 | Northern Telecom Ltd | Phase locked loop clock extraction |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
| US6959317B1 (en) | 2001-04-27 | 2005-10-25 | Semtech Corporation | Method and apparatus for increasing processing performance of pipelined averaging filters |
| US6429707B1 (en) * | 2001-04-27 | 2002-08-06 | Semtech Corporation | Reference signal switchover clock output controller |
| US7039148B1 (en) | 2001-04-27 | 2006-05-02 | Semtech Corporation | Phase detector and signal locking system controller |
| US6744323B1 (en) * | 2001-08-30 | 2004-06-01 | Cypress Semiconductor Corp. | Method for phase locking in a phase lock loop |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
| US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
| US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
| US7049869B2 (en) * | 2003-09-02 | 2006-05-23 | Gennum Corporation | Adaptive lock position circuit |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
| US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| US9225562B2 (en) | 2012-02-27 | 2015-12-29 | Intel Deutschland Gmbh | Digital wideband closed loop phase modulator with modulation gain calibration |
| EP3096460B1 (en) | 2015-05-20 | 2019-11-06 | Nxp B.V. | Phase locked loop with lock detector |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4491862A (en) * | 1982-06-15 | 1985-01-01 | Itt Industries, Inc. | Color-television receiver with at least one digital integrated circuit for processing the composite color signal |
| DE3432313A1 (de) * | 1984-09-03 | 1986-03-13 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum synchronisieren eines signals |
| US4605908A (en) * | 1985-12-23 | 1986-08-12 | Motorola, Inc. | Disable circuit for a phase locked loop discriminator circuit |
| US4884040A (en) * | 1988-09-26 | 1989-11-28 | Rca Licensing Corporation | Sampled data phase locking system |
| US4929918A (en) * | 1989-06-07 | 1990-05-29 | International Business Machines Corporation | Setting and dynamically adjusting VCO free-running frequency at system level |
-
1992
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-
1993
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