KR100225440B1

KR100225440B1 - 버스트 위상 검출 회로

Info

Publication number: KR100225440B1
Application number: KR1019910023290A
Authority: KR
Inventors: 요시히로 야스다
Original assignee: 이데이 노부유끼; 소니 가부시끼가이샤
Priority date: 1990-12-19
Filing date: 1991-12-18
Publication date: 1999-10-15
Also published as: JPH04220094A; KR920014271A; US5253042A

Abstract

[목적]

샘플링 클럭을 컬러 버스트 신호에 위상 동기시킬 때, 종래, 필요했던 D/A 변환기 및 그에 부수하는 회로 블록에 대해서 매우 간단한 구성으로 실현한다. 따라서, 상술의 D/A 변환기 및 그에 부수하는 회로 블록을 불필요로 함과 동시에 외부 부착하지 않고 샘플링 블록을 컬러 버스트 신호에 동기시키는 기능을 갖는 회로 블록을 IC화할 수 있다.

[구성]

이웃하는 2 라인의 복조된 색차 신호(R-Y)의 컬러 버스트 신호에 대응하는 부분을 디지탈적으로 가산함으로써 샘플링 클럭의 컬러 버스트 신호에 대한 위상 어긋남의 방향과 정도를 검출한다. 샘플링 클럭이 컬러 버스트 신호와 위상 동기하고 있으면, 색차 신호(R-Y)의 컬러 버스트 신호에 대응하는 기간에서는 색차(R-Y)의 성분은 발생하지 않는다. 그러나, 상술 위상 동기하고 있지 않는 경우에는 색차 신호(R-Y)의 컬러 버스트 신호에 대응하는 기간에 색차 신호(D-Y)의 성분이 출력된다. 따라서, 이 색차 신호(R-Y)의 위상의 극성과 위상차의 크기를 구함으로써 컬러 버스트 신호에 대한 샘플링 클럭의 위상 어긋남의 방향과 정도를 PWM 신호로서 구할 수 있다. 이 정보에 기준해서 샘플링 클럭(SCK)의 위상을 제어한다.

Description

버스트 위상 검출 회로

제1도는 버스트 위상 검출 회로의 블록도.

제2도는 샘플링 클럭을 형성하는 회로 블록의 블록도.

제3a도 및 제3b도는 이웃하는 2라인간에서의 샘플링의 상태를 도시하는 개략도.

제4도는 컬러 버스트 신호에 대한 위상의 회전을 도시하는 설명도.

제5도는 샘플링 클럭이 컬러 버스트 신호보다도 시계 방향으로 위상이 회전하고 있는 경우의 버스트 위상 검출 회로의 출력을 나타내는 설명도.

제6도는 샘플링 클럭이 컬러 버스트 신호보다도 반시계 방향으로 위상이 회전하고 있는 경우의 버스트 위상 검출 회로의 출력을 나타내는 설명도.

* 도면의 주요부분에 대한 부호의 설명

2 : 제1샘플링 회로 3 : 제2샘플링 회로

5 : 가산 회로 9 : 극성 검출 회로

10 : 절대값 회로 11 : 인버터

113 : 게이트 제어 회로 22 : 적분 회로

23 : 가변 지연 회로 26 : PLL 회로

R-Y, B-Y : 색차 신호 DRY, DRYn, DRY(n-1) : 데이터

BTc, BTc0 : 컬러 버스트 신호 SCK : 샘플링 클럭

SIN*, SIN : 신호

본 발명은 버스트 위상 검출 회로, 특히 비디오 신호의 버스트 로크 루프(burst lock loop)에 적당한 버스트 위상 검출 회로에 관한 것이다.

비디오 신호의 크로마 신호 성분을 색차 신호로 복조 하는 회로를 디지탈적으로 행하기 위해서는 샘플링 클럭이 입력되는 컬러 버스트 신호에 위상 동기하고 있을 필요가 있다. 만일, 샘플링 클럭과 컬러 버스트 신호가 위상 동기하고 있지 않고, 위상 어긋남이 있으면 샘플링 값에 오차가 발생해서 올바른 색을 재현할 수 없는 것이다.

종래의 샘플링 클럭의 위상을 제어하는 기술로서 디지탈화한 컬러 버스트 신호 부분의 데이터를 D/A 변환기로 아나로그 변환해서 DC 값을 얻고, 이 DC 값에 기초해서 버스트 로크 루프를 제어하는 것이 있었다.

상술한 종래 기술에서는 샘플링 클럭의 컬러 버스트 신호에 대한 위상 동기를 제어하기 위해서, D/A변환기 및 그에 부수하는 각종 회로 블록이 필요하게 된다는 문제점이 있었다.

이 때문에, 샘플링 클럭의 위상 제어 기능을 갖는 회로 블록을 IC 화함에 있어서, D/A 변환기 및 그에 부수하는 각종의 회로 블록은 IC에 내장하는 것이 곤란하며, 외부 부착해야 한다는 문제점이 있었다.

따라서, 본 발명의 목적은 D/A 변환기 및 그에 부수하는 각종의 회로 블록을 사용하지 않고, 종래 기술보다도 간단한 구성으로 샘플링 클럭을 컬러 버스트 신호에 위상 동기시킬 수 있는 버스트 위상 검출 회로를 제공하는데 있다.

본 발명에서는, 이웃하는 2 라인의 색차 신호를 연산하여 PWM 신호로 되어 출력하고, 출력을 직류 교환 수단에 의해 직류화해서 샘플링 클럭의 위상을 제어하도록 한 구성으로 하고 있다.

이웃하는 2 라인의 색차 신호, 예컨대, R-Y의 컬러 버스트 신호에 대응하는 부분의 레벨을 가산함으로써 샘플링 클럭의 컬러 버스트 신호에 대한 위상 어긋남이 방향과 정도를 검출하고, 그 정보를 PWM 신호로서 출력한다. 이 PWM 신호의 출력을 직류 교환 수단에 의해서 직류화해서 샘플링 클럭의 위상을 제어하여 샘를링 클럭의 위상을 컬러 버스트 신호에 동기하도록 한다.

이하, 본 발명의 일실시예에 대해서 제1도 내지 제5도를 참조해서 설명한다. 제1도는 버스트 위상 검출 회로의 구성을 도시하는 도면이다.

일실시예를 상세하게 설명하기 전에, 본 발명의 기본적인 고려를 이하에 설명한다. 본 발명에서는 이웃하는 2 라인에 있어서 복조된 크로마 신호, 예컨대, 색차 신호(R-Y)의 컬러 버스트 신호(BTc)에 대응하는 부분의 레벨을 디지탈적으로 가산함으로써, 그 시점에 있어서의 샘플링 클럭(SCK)의 컬러 버스트 신호(BTc)에 대한 위상 어긋남의 방향과 정도를 검출한다. 즉, 샘플링 클럭(SCK)이 컬러 버스트 신호(BTc)와 위상 동기하고 있으면 색차 신호(R-Y)의 컬러 버스트 신호(BTc)에 대응하는 기간(TBU)에서는 색차 신호(R-Y)의 성분은 발생하지 않는다. 그러나, 만일 샘플링 클럭(SCK)이 컬러 버스트 신호(BTc)에 대해서 동기하고 있지 않으면, 위 상차를 갖는 경우에는 색차 신호(R-Y)의 컬러버스트 신호(BTc)에 대응하는 기간(TSU)에 색차 신호(R-Y)의 성분이 출력된다. 따라서, 이 색차 신호(R-Y)의 위상의 극성과 위상차의 크기를 구함으로써, 컬러 버스트 신호(BTc)에 대한 샘플링 클럭(SCK)의 위상 어긋남의 방향과 정도를 구할 수 있다.

그리고, 위상 어긋남의 방향과 정도에 관한 정보를 PWM 신호로서 출력하고, 이 클럭에 기준해서 샘플링 클럭(SCK)의 위상을 제어하도록 하고 있다.

제1도의 구성에 있어서, 복조되어 디지탈화된 색차 신호(R-Y)의 데이터 [이하, 간단히 데이터로 칭함](DRY)가 단자(1)를 통해서 제1샘플링 회로(2)와 제2샘플링 회로(3)에 공급된다. 이 데이터(DRY)는, 예컨대, 2의 보수 형식으로 나타내어져 있는 것이다.

제1샘플링 회로(2)에서는 단자(4)를 통해서 공급되는 샘플링 펄스(PSb)에 의해서 컬러 버스트 신호(BTc)에 대응하는 기간(TBu)의 데이터(DRY)가 샘플링 되고, 가산 회로(5)에 공급된다. 이 제1샘플링 회로(2)에서는 제3a도 및 제3b도에 도시되어 있는 바와 같이 현재의 라인인 제n 라인의 데이터(DRYn)가 샘플링 된다. 즉, 대상으로 하고 있는 비디오 신호가 NTSC 방식인 경우에는 제3a도에 나타낸 비와 같이, 현재의 라인인 제n 라인의 샘플링 값(VbN)이 얻어지며, 또한 PAL 방식 또는, PAL-M 방식인 경우엔 제3b도에 도시한 바와 같이 현재의 라인인 제n 라인의 데이터(DRYn)에 있어서의 샘플링 값(VbP)이 얻어진다.

제2샘플링 회로(3)는 1H 지연 회로(6)와 샘플링 회로(7)로 구성된다.

상술한 1H 지연 회로(6)는 공급되는 데이터(DRY)를 1 수평 주사 기간 지연시켜서 샘플링 회로(7)에 공급한다.

샘플링 회로(7)에서는 단자(8)을 통해서 공급되는 샘플링 회로(PSa)에 의해, 컬러 버스트 신호(BTc)에 대응하는 기간(TBu)의 데이터(DRY)가 샘플링 되어, 가산회로(5)에 공급된다.

제2샘플링 회로(3)에서는 제3a도 및 제3b도에 도시된 바와 같이, 1H 라인인 제n-1 라인의 데이터[DRY(n-1)]가 샘플링 된다. 즉, 대상으로 하고 있는 비디오 신호가 NTSC방식인 경우에는 제3a도에 도시된 바와 같이, 1H 전의 라인인 제n-1 라인의 데이터[DRY(n-1)]에 있어서의 샘플링 값(VaN) 가 얻어지고, 또한 PAL 방식 또는, PAL-M 방식인 경우에는 제3b도에 도시된 바와 같이, 1H 전의 라인인 제n-1 라인의 데이터[DRY(n-1)]에 있어서의 샘플링 값(Vap)이 얻어진다.

가산 회로(5)에서는 제1샘플링 회로(2)로부터 공급되는 데이터(DRYn), 즉, 샘플링 값(VbN 또는 VbP)과, 제2샘플링 회로(3)로부터 공급되는 데이터[DRY(n-1)], 즉 샘플링 값(VaN 또는 VaP)이 가산되어 얻어진 가산 출력(SUM)이 극성 검출 회로(9)와 절대값 회로(10)에 공급된다.

제3a도 및 제3b도에 도시되는 샘플링 값(VaP 또는 VbP)은 대상으로 하고 있는 비디오 신호가 PAL 방식 또는, PAL-M 방식인데, 이 경우엔 NTSC 방식의 경우와 다르며 색차 신호(R-Y)의 극성이 1 라인마다 반전되어 있기 때문에, 제3b도에 도시된 바와 같이, 제2샘플링 회로(93)에서의 데이터[DRYn, DRY(n-1)], 즉 샘플링 값(VaP 또는 VbP)의 극성이 1라인마다 반전되어 있다.

극성 검출 회로(9)에서는 2의 보수형식으로 표시되어 있는 가산 출력(SUM)의 MSB(부호 비트)에 기초해서 극성을 검출함과 동시에 이 값을 래치한다. 그리고, 이 극성을 나타내는 신호(SIN)가 출력으로 되어 트라이-스테이트의 인버터(11)에 공급된다. 이 극성은 샘플링 클럭(SCK)의 컬러 버스트 신호(BTc)에 대한 위상의 진행, 지연을 나타내는 것이다. 예컨대, +이면 제4도에 도시되는 색차 신호(R-Y, B-Y)에 의해 형성되는 축(이하, 간단히 축으로 칭함)이 시계 회전 방향(이하, 시계 방향으로 칭함(CW)으로 회전하고 있음을 나타내고, 또한 - 이면 축이 시계 회전 방향과는 역방향[이하, 반시계 방향으로 칭함](CCW)으로 회전하고 있음을 나타낸다.

절대값 회로(10)에서는 가산 출력(SUM)의 절대값이 구해지고, 이 절대값이 게이트 제어 회로(13)에 공급된다.

게이트 제어 회로(13)에서는 절대값 회로(10)로부터 가산 출력(SUM)의 절대값이 공급되면, 이 가산 출력(SUM)의 절대값을 취함과 더불어 단자(14)를 통해서 공급되는 클럭 펄스를 상술한 절대값에 따라 계수하고, 이 계수하고 있는 기간, 출력을 로우 레벨로 하여 인버터(11)을 제어한다. 따라서, 가산 출력(SUM)의 절대값에 대응하는 수의 클럭 펄스를 계수하고 있는 기간, 인버터(11)로부터는 극성 검출회로(9)에서 보유되고 있는 극성 출력의 반전된 신호(SIN*) [본 명세서중, 부논리의 기호를 *로 나타내는 것으로 한다]가 3-스테이트(PWM) 신호로서 출력되어 단자(15)로부터 추출된다. 이 신호(SIN*)의 펄스폭(WT)은 제5도 및 제6도에 도시된 바와 같이, 또한 상술한 설명으로 밝혀진 바와 같이 가산 출력(SUM)의 절대값에 의해서 규정된다. 또한, 인버터(11)에 의해 극성 검출 회로(9)의 출력이 반전되는 것은 샘플링 클럭(SCK)의 컬러 버스트 회로(BTc)에 대한 위상의 진행, 지연을 없애기 위해 행하는 것이다.

제4도에 도시된 바와 같이, 샘플링 클럭(SCK)이 컬러 버스트 신호(BTc)의 위상에 대해서 시계 방향(CW)으로 어긋나 있을 때는 제5도에 도시된 바와 같이, L 레벨의 신호(SIN*)가 출력되며, 제4도에 도시된 바와 같이, 반시계 방향(CCW)으로 어긋나 있을 때는 N 레벨의 신호(SIN*)가 출력된다. 그리고, 위상의 어긋남이 없이 일치하고 있을 때는 고 임피던스(Hi-Z)로된다. 따라서, 가산 출력(SUM)이 영에 접근할수록 샘플링 클럭(SCK)은 컬러 버스트 신호(BTc)의 위상에 대해서 동기 상태에 근접하며, 그래서 동기 로크한다.

상술한 신호(SIN*)는 단자(21)를 거쳐서 장치(R), 콘덴서(C)로 이루어지는 적분 회로(22)로 공급되어 직류 전압이 된다. 이 직류 전압은 가변 지연 회로(23)에 제어 신호(VDC)로서 공급된다.

한편, 컬러 버스트 신호(BTc)에 기초해서 연속적으로 형성되는 컬러 버스트신호(BTc0)는 단자(24)를 통해 가변 지연 회로(23)에 공급된다.

가변 지연 회로(23)에서는 상술 제어 신호(VDC)의 레벨에 따라, 컬러 버스트 신호(BTcO)의 위상의 제어가 이루어진다.

결국, 샘플링 클럭(SCK)의 컬러 버스트 신호(BTc)에 대한 위상 오차를 해소하기 위한 컬러 버스트 신호(BTc1)가 형성되며, 이 컬러 버스트 신호(BTc1)가 PLL 회로(26)의 위상 비교기(27)에 공급된다.

PLL 회로(26)는 주파수 합성 장치로서 사용되고 있는 것으로, 상술한 위상 비교기(27)에서는 컬러 버스트 신호(BTc1)와 분주 회로(28)로부터 공급되는 컬러 서브 캐리어 주파수(fsc)의 신호(S28)와의 위상 비교가 이루어지며, 위상 오차(ER)가 형성된다. 이 위상 오차(ER)가 저역 통과 필터(29)에서 직류 전압으로 변환되어 VC030에 공급된다.

VC0(30)에서는 저역 통과 필터(29)의 출력에 기초해서 상술한 컬러 서브 캐리어 주파수(fsc)의 4배의 주파수(4fsc)로 되고, 컬러 버스트 신호(BTc1)와 위상이 일치하고 있는 신호(S30)가 형성되어 단자(31)로부터 추출됨과 동시에 분주 회로(28)에 공급된다. 상술한 주파수(4fsc)로 된 신호(S30)에 기초해서 샘플링 클럭(SCK)이 형성된다.

분주 회로(28)에서는 상술한 회로(S30)가 4 분주되어 신호(28)가 형성되고, 위상 비교기(27)에 공급되어 상술한 바와 같은 위상 비교가 이루어진다.

본 제1실시예에서는, 이웃하는 제n 라인 및 제n-1 라인에 있어서 복조되어 샘플링된 색차 신호(R-Y)의 컬러 버스트 신호(BTc)에 대응하는 기간(TBU)의 데이터[DRYn, DRY(n-1)]를 디지탈적으로 가산함으로써, 그 시점에 있어서 샘플링 클럭(SCK)의 컬러 버스트 신호(BTc)에 대응하는 위상 어긋남의 방향과 정도를 검출할 수 있고, 그 정보를 PWM 신호로 해서 출력하고, 이 PWM 신호를 이용해서 샘플링 클럭(SCK)의 위상을 컬러 버스트 신호(BTc)에 위상 동기하도록 제어할 수 있다.

그 결과, 종래 필요했던 D/A 변환기 및 그에 부수하는 회로 블록을 불필요하게 할 수 있으며, 이것을 대신 해서 매우 간단한 구성으로 샘플링 클럭(SCK)를 컬러 버스트 신호(BTc)에 위상 동기시킬 수 있다.

따라서, 상술의 D/A 변환기 및 그에 부수하는 회로 블록을 외부 부착하지 않고, 샘플링 클럭(SCK)를 컬러 버스트 신호(BTc)에 동기시키는 기능을 갖는 회로 블록을 IC화 할 수 있다.

그래서, 본 일실시예에 의하면 동일 구성으로 NTSC 방식, PAL 또는 PAL-M 방식중 어느 것에 대해서도 적용이 가능하다.

본 발명에 관한 버스트 위상 검출 회로에 의하면 이웃하는 2 라인의 색차 신호를 연산해서 샘플링 클럭의 컬러 버스트 신호에 대한 위상 어긋남의 방향과 정도를 검출해서 PWM 신호로서 출력하고, 이 PWM 신호를 이용해서 샘플링 클럭을 컬러 버스트 신호에 위상 동기하도록 제어하고 있기 때문에, 종래 필요했던 D/A 변환기 및 그에 부수하는 회로 블록을 불필요하게 할 수 있으며, 이것을 대신해서 매우 간단한 구성으로 샘플링 클럭을 컬러 버스트 신호에 동기시킬 수 있다는 효과가 있다.

따라서, 상술한 D/A 변환기 및 그에 부수하는 회로 블록을 외부 부착하지 않고, 샘플링 클럭을 컬러 버스트 신호에 동기시키는 기능을 갖는 회로 블록을 IC화 할 수 있는 효과가 있다.

Claims

변조된 컬러 신호의 캐리어와의 소정 위상 관계를 갖는 컬러 버스트 신호와, 상기 컬러 신호의 제1 및 제2색차 신호중 하나의 복조된 축에 따라 컬러 신호를 복조함으로써 얻어진 디지탈 신호에 기초한 샘플링 펄스 사이의 위상차를 검출하기 위한 버스트 위상 검출 회로에 있어서, 상기 컬러 신호의 제1수평 라인 기간내에서 상기 버스트 신호의 인터벌 동안 상기 디지탈 신호의 값을 샘플링하기 위한 제1샘플링 수단; 상기 컬러 신호의 제2수평라인 기간내에서 상기 버스트 신호의 인터벌 동안 상기 디지탈 신호의 값을 샘플링하기 위한 제2샘플링 수단; 상기 제2샘플링 수단과 상기 제1샘플링 수단에 의해 샘플화된 상기 디지탈 신호의 값을 부가하여 부가적 신호를 생성하는 디지탈 부가 수단; 및 상기 부가 신호에 기초한 상기 버스트 신호와 상기 샘플링 펄스 사이의 위상차의 크기 및 방향을 디지탈적으로 검출하여, 상기 위상차의 크기 및 방향을 나타내는 검출 신호를 산출하는 검출 수단을 포함하는 버스트 위상 검출 회로.
제1 항에 있어서, 상기 제1 및 제2샘플링 수단은, NTSC 시스템 및 PAL 시스템중 어느 하나에 따른 컬러 비디오 신호를 복조함으로써 얻어진 디지탈 신호를 샘플화하기 위해 동작하는 버스트 위상 검출 회로.
제1 항에 있어서, 상기 검출 수단은, 부가 신호의 극성에 기초한 극성을 갖고, 상기 부가 신호의 절대값에 기초한 펄스폭을 갖는 검출 펄스의 형태로 상기 검출 신호를 생성하기 위해 동작하는 버스트 위상 검출 회로.
제3항에 있어서, 상기 검출 수단은, 부호 비트 생성 수단으로서, 상기 부가 신호의 극성을 나타내는 부호 비트와, 부호 비트를 수신하기 위해 부호 비트 생성 수단과 결합된 입력을 갖는 트라이-스테이트 회로; 상기 부가 신호의 절대값을 나타내는 절대값 신호를 생성하기 위한 절대값 수단; 및 부호 비트에 기초한 극성과 절대값 신호에 기초한 펄스폭을 갖는 상기 검출 펄스를 출력하는 상기 트라이-스테이트 회로를 개폐하기 위해, 상기 절대값 신호에 기초한 펄스폭을 갖는 제어 펄스를 생성하도록 동작하는 제어 펄스를 포함하는 버스트 위상 검출 회로.
제1항에 있어서, 상기 샘플링 신호 생성 수단과 함께, 상기 검출 신호에 기초한 상기 버스트 신호와 동기하여 상기 샘플링 신호를 생성하는 버스트 위상 검출 회로.