JP3275177B2 - 位相ロック回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、位相固定された信号を発生するサンプル・
データ位相固定システムに関する。

発明の背景 従来アナログ回路で構成された多数のシステムにおい
てディジタル回路が使用されつつある。その理由として
は、ディジタル回路は本来的に特性上より安定してお
り、またディジタル集積回路における進歩がコストの点
でより競争力のあるものになってきたことが挙げられ
る。現在ディジタル処理で実現されつつあるシステムの
例としては、テレビジョン受像機、ビデオテープレコー
ダーなどのテレビジョン・システムおよびコンパクト・
ディスクプレヤー、ディジタルの音声テーププレヤーな
どのような音声システムがある。この種のシステムにお
いて、処理される信号の成分に位相固定されるクロック
信号を発生することがしばしば必要となる。例えば、デ
ィジタルのテレビジョン受像機は色副搬送波に同期して
動作するように設計されることがよくある。このような
同期を容易にするために、テレビジョン信号は副搬送波
周波数の一連の振動を含んでいる。この振動は適当な位
相であり、各ビデオ・ライン期間の非有効部分において
生ずる。

副搬送波周波数に位相固定されているクロック信号
は、実質的に直角位相関係にあるバースト信号のサンプ
ルを発生するようにバースト成分をサンプリングし、各
直角サンプルを累積し、サンプリング期間を定めるクロ
ック信号を発生する電圧制御発振器を制御するための信
号を発生することにより発生させることができる。この
種のシステムの一例はピーター・フラム（Peter Flam
m）氏に付与された“複合カラー信号を処理するために
少なくとも１個のディジタル集積回路を有するカラーテ
レビジョン受像機”という名称の米国特許第4,491,862
号明細書に開示されている。フラム氏のシステムは副搬
送波の周波数の４倍でビデオ信号をサンプリングするよ
うに電圧制御発振器により条件づけられるアナログ・デ
ィジタル変換器を含んでいる。このシステムが一度位相
固定されるとサンプル中の交互のサンプルは直角関係に
ある。アナログ・ディジタル変換器により発生されるサ
ンプルは、交互のサンプル、すなわちＲ−Ｙ信号および
Ｂ−Ｙ信号に対応する２つの成分に分離される。このＲ
−Ｙ信号およびＢ−Ｙ信号は両方とも副搬送波周波数で
変調されている。各成分の交互の成分（正のサンプリン
グ位相のＲ−Ｙサンプルおよび正のサンプリング位相の
Ｂ−Ｙサンプル）はバースト期間の間に抽出されるサン
プルについてのみ動作するように条件づけられる個別の
累算器に累積される。累積されたＲ−Ｙサンプルおよび
Ｂ−Ｙサンプルの符号（極性）ビットは切り換え回路に
結合される。累積されたＲ−Ｙのサンプルは値制限回路
に供給され、制限されたサンプルは切り換え回路に結合
される。累積サンプルの符号ビットは電圧制御発振器に
より発生されるクロック信号の位相がＢ−Ｙ成分の位相
に対して＋90゜または−90゜より大きいかまたは小さい
かどうかを示す。符号ビットの状態に応じて切り換え回
路は、符号ビットの状態に応じて予め定められる正の
値、予め定められる負の値、あるいは制限回路により発
生されるＲ−Ｙの累積値に等しい出力値を発生する。切
り換え回路の出力は低域通過濾波され、アナログ信号に
変換され、電圧制御発振器の制御入力に供給され、閉ル
ープの位相固定のクロック発生器を形成する。

フラム氏の回路には少なくとも２つの欠点がある。第
１に位相検出が信号振幅の関数である。この位相検出の
精度は信号振幅が小さくなる程低下する。第２の位相検
出が振幅感知であるから、バースト信号が直流（DC）成
分を含んでいると、このシステムは位相誤差を受け易
い。アナログ・ディジタル変換器における変数シフトあ
るいはアナログ・ディジタル変換器の不適当なバイアス
に因り直流成分がしばしば入り込む。

本発明の目的は先に述べた欠点の無いサンプル・デー
タ用位相固定システムを提供することである。

発明の概要 本発明は、供給信号と所定の関係を有する信号を発生
するサンプル・データ・システムにおいて具体化され
る。サンプリング系は発生信号により決まる時点におい
て供給信号をサンプリングし、実質的に直角関係にある
第１と第２の成分信号サンプルを発生する。累算器は予
め定められる期間に亘って第１および第２の直角信号を
累積する。減算器回路は連続する期間からの第１の直角
信号の累積サンプルの差を形成する。この差信号および
累積信号の極性に応答し、前記信号を発生する手段が設
けられる。

発明の構成 周波数成分を有するサンプリングされたディジタルの
入力信号に応答し、サンプリング信号の位相を前記周波
数成分に固定する位相ロック回路であって、前記周波数
成分の第１と第２の直角位相成分を表すサンプルをそれ
ぞれ累積する累積手段（54、56,58、60）を含み、更
に、 前記累積手段に結合され、現ラインと前ラインの所定
の期間に亘って累積された前記第１の直角位相成分のサ
ンプルの差を表す差サンプルを発生する減算手段（66、
68、70）と、 前記累積手段と前記減算手段の出力に結合され、前記
減算手段からの差サンプルの極性と前記第２の直角位相
成分の累積されたサンプルの極性に応答して方向信号を
発生する方向信号発生手段（62、74）と、 前記サンプリング信号を供給する出力と制御入力を具
える電圧制御発振器（86）と、 前記減算手段に結合され、前記方向信号が示す極性に
応答し、前記電圧制御発振器の制御入力に前記差サンプ
ルの大きさに比例した制御電圧を制御信号として供給す
るディジタル・アナログ変換器（88、90、92、94）とを
具えた、前記位相ロック回路。

実施例 本発明は、ディジタルのハードウェア、例えば、２の
補数の２進ハードウェアに関して説明されるが、回路設
計分野の当業者はサンプル・データのアナログ成分を使
うことにより本システムを実現できることを容易に理解
する。例えば、ディジタルのシステムが、信号をサンプ
リングするためにアナログ・ディジタル（AD）変換器を
使い、信号蓄積のためにラッチを使い、算術関数用に加
算器および減算器を使用する場合、サンプル・データ形
式のアナログ・システムは、信号サンプリング用にサン
プル・ホールド回路を使い、信号蓄積用に切り換え型コ
ンデンサ蓄積要素を使い、算術的な関数用に和および差
の増幅器を使用する。

例示する回路において、設計者による回路要素の選択
に依存して個々のクロック信号を適当に時間整合させる
ために追加の遅延要素が必要である。混乱を避けるため
に、これらの遅延要素は図から省略されているが、回路
設計分野の当業者は、この種の遅延要素がどこで必要と
されるかを容易に知り、それらを組み込むことができ
る。図において、太い矢印は多ビットの並列結線を表わ
し、細い矢印は一般に信号の導体結線を表わす。

第１図を参照すると、第３図に波形Ａとして略図で示
されるアナログの複合ビデオ信号が端子10に供給され、
端子10からAD変換器18および同期分離器16に結合され
る。普通の設計のものである同期分離器16は複合ビデオ
信号から水平同期成分を取り出し、それを位相検波器22
に供給する。別の構成例の場合、同期分離器はディジタ
ル設計のものであり、AD変換器18からのディジタルの複
合ビデオ信号に応答する。水平同期成分は、副搬送波の
バーストが発生している期間の間だけ位相検出を選択的
に実行するために位相検波器22において使われる。

AD変換器18は、サンプリング・クロック信号Fcで決ま
る時点においてアナログの複合ビデオ信号を２進表示形
式で発生する。以下の説明において、これは必要条件で
はないが、クロック信号Fcの周波数ｃは色副搬送波の
周波数の４倍であるものとする。AD変換器18からの２進
サンプルは、ルミナンス成分およびクロミナンス成分を
分離し、これからビデオ信号により表わされる画像を再
生するために表示装置に供給される信号を発生するビデ
オ信号処理回路20に結合される。AD変換器18からの２進
サンプルは、バースト信号の位相に対してクロック信号
Fcの位相を決める位相検波器22にも結合される。位相検
波器22は電圧制御発振器（VCO）24に結合される位相／
周波数の誤差信号を発生する。発振器24は色副搬送波周
波数の公称４倍の信号を発生する水晶制御発振器でよ
い。発振器24は位相誤差信号に応答し、発生されたクロ
ック信号の位相／周波数を変える。

第２図は第１図の位相検波器22の一実施例を示す。第
２図において、同期分離器16からの水平同期信号はタイ
ミング信号発生器78に結合され、AD変換器18からのディ
ジタルのビデオ・サンプルはバス50に結合される。クロ
ック信号Fcおよび水平同期信号に応答するタイミング信
号発生器78はバースト・ゲート信号BGおよび信号SRを発
生する。信号BGおよびSRの全体的な時間関係は第３図の
波形ＢおよびＣに示されている。バースト・ゲート信号
は、通常、複合ビデオ信号の各有効水平ラインの副搬送
波バースト成分の整数サイクルを囲むパルスを発生す
る。信号SRは各ライン期間におけるバースト・ゲート・
パルスの後に生じ、公称１副搬送波周期の期間を有する
パルスを発生する。バースト・ゲート信号BGおよび信号
SRは両方ともクロック信号Fcおよび水平同期信号H_SYNC
に応答する普通の計数回路により発生される。

バス50上のディジタル・ビデオ信号は１の補数回路52
およびマルチプレクサ53の第１の入力ポートに結合され
る。１の補数回路52の出力ポートはマルチプレクサ53の
第２の入力ポートに結合される。マルチプレクサ53は副
搬送波周波数のクロック信号により条件づけられ、バス
50からの連続する２つのサンプルおよび１の補数回路52
からの連続する２つのサンプルを交互にその出力ポート
に結合させる。マルチプレクサ53に供給されるクロック
信号はVCO86からのクロック信号Fcを除算器84において
４で割ることにより発生される。バースト期間の間にマ
ルチプレクサ53から出力されるサンプル・ストリーム
は、少なくともシステムが位相固定されているときバー
スト信号の実質的に復調された変形信号を表わす。マル
チプレクサ53から発生される交互のサンプルは、例え
ば、Ｒ−ＹおよびＢ−ＹまたはＩおよびＱのビデオ信号
成分に対応する直角関係にある信号のサンプルを表わ
す。

マルチプレクサ53から発生されるサンプルはアンドゲ
ート56の群を介して１サンプル周期の記憶要素58および
60に縦続結合される加算器54の第１入力ポートに結合さ
れる。記憶要素60の出力ポートは加算器54の第２入力ポ
ートに結合される。加算器54および記憶要素58,60の組
み合せは複合の累算器を構成する。この累算器は、アン
ドゲート56の群がバースト・ゲート信号BGにより条件づ
けられ、加算器54を記憶要素58に結合させるようにアン
ドゲート56の群がバースト・ゲート信号BGにより条件づ
けられるとき能動状態にある。また、バースト・ゲート
信号が“低い”状態のとき、アンドゲート56群は累算器
を有効に零にする零出力信号を発生する。この種の累算
器は単一ライン期間からのバースト信号のサンプルを合
計する。累算器が能動状態にある時間の間、各直角信号
を表わすサンプルの和は２つの記憶要素58および60に別
個に保持される。バースト期間の終了時に、Ｒ−Ｙおよ
びＢ−Ｙの累積和は（少なくともシステムが位相固定を
保持しているとき）記憶要素60および58にそれぞれ存在
する。

マルチプレクサ53を制御するクロック信号は加算器54
の桁上げ入力端子CIに結合される。これによりマルチプ
レクサ53から発生される１の補数サンプルに１の値が加
えられ、１の補数化サンプルが２の補数化サンプルに変
換される。（AD変換器18およびシステムが２の補数サン
プルを処理するように設計されているものと仮定してい
る。）また、先に述べたフラム（Flamm）氏のシステム
に比べて、倍の数のサンプルがバースト期間当り累積さ
れ、これによりフラム氏のシステムのループ利得の２倍
のループ利得が得られ、また改善された信号対雑音比が
得られる。

記憶要素58の出力ポートの符号ビット導体は１ビット
のＤ型ラッチ62のデータ（Ｄ）入力に結合される。第２
の１ビットのＤ型ラッチ64はラッチ62と縦続に結合され
る。記憶要素60の出力ポートは並列ビットのＤ型ラッチ
66のデータ入力ポートに結合される。第２の並列ビット
Ｄ型ラッチ68はラッチ66と縦続に結合される。バースト
・ゲート信号はバースト・ゲート信号の反転信号を発生
するＤ型のラッチ80のデータ入力ポートに結合される。
ラッチ80からの反転されたバースト・ゲート信号はラッ
チ62,64,66,68のクロック入力端子に結合され、バース
ト期間の終了時に生じるラッチ58および60からの各値を
貯えるようにラッチ62および66を条件づける。ラッチ62
および66中の値はライン期間の間貯えられ、次いでラッ
チ64および68に転送される。ラッチ66および68は連続す
る２本のビデオ・ラインからの累積Ｒ−Ｙサンプルを貯
え、ラッチ62および64は対応する連続の２本のビデオ・
ラインからの累積Ｂ−Ｙサンプルの符号ビットを貯え
る。

ラッチ66および68の出力ポートは、連続するビデオ・
ラインからの追跡Ｒ−Ｙ値の差を発生する減算器70の被
減数入力ポートおよび減数入力ポートにそれぞれ結合さ
れる。減数によりＲ−Ｙサンプルに付随する直流（DC）
成分は除去され、従って差のサンプルは複合ビデオ信号
中のDCシフトに影響されない。差の値はＲ（SINθ_１−S
INθ_２）に比例する。ここで、Ｒは累積されたバースト
の振幅に等しく、θ_１およびθ_２は現ライン期間および
前ライン期間の位相誤差に相当する。この関数は位相誤
差が０゜または180゜の傾向にあるとき、位相誤差の度
合に従って大きな感度を示す。差の値は発生された信号
F_SCをバースト周波数に位相固定し、すなわち位相誤差
の変化の割合を零にするために使われる。

８ビットのビデオ・サンプルならば、累積値は13また
は14ビットのサンプルの大きさである。差のサンプルは
累積値より１ビット小さい大きさとなり得る。しかしな
がら、この精度で位相制御信号を定める必要はない。従
って、差サンプルは制限器102において例えば４ビット
に制限される。差の値の大きさおよび極性は本システム
において別々に使われる。従って、差サンプルは大きさ
の情報を抽出するために大きさ検出回路すなわち絶対値
回路72を通過される。大きさの検出は制限前または制限
後の何れにおいて行なってもよいことを理解されたい。

制限された差サンプルはアンドゲート104の群を介し
てプログラム可能なパルス発生器106のプログラム入力
ポートに通過される。制限された差の値はタイミング信
号発生器78からの信号SR（第３図の波形Ｃ）に応答して
パルス発生器106に入力される。パルスSRが終了すると
パルス発生器106はそのプログラム入力ポートに供給さ
れる差の値に比例する０−15のパルス（1/_SCの周期）
を発生する。

パルス発生器106からのパルス出力はオアゲート96を
介してアンドゲート92および94の第１入力端子にそれぞ
れ結合される。アンドゲート92および94の中の何れが作
動化されるかにより電流減88または電流シンク90の何れ
かをターンオンさせるようにパルスがゲートを通過し、
コンデンサ91を充電または放電させ、VCO86への制御電
圧を発生させる。

パルス発生器106からのパルスを通過させるように作
動化されるアンドゲート92または94は差信号の極性およ
び現ライン期間についての累積Ｂ−Ｙサンプルの極性に
より決まる。位相および／または周波数の固定はVCO86
から発生されるクロック信号を進ませまたは遅らせるこ
とにより行なうことができる。第４図の位相図を考察し
てみる。システムは−（Ｂ−Ｙ）軸に位相が固定される
べきものとする。角度θが零のとき、累積されたＲ−Ｙ
の値は零であり、差の値も零であることが第４図から分
る。Ｂ−Ｙ成分の累積値は象限IIおよびIIIで負であ
り、象限ＩおよびIVにおいて正である。Ｒ−Ｙ成分の累
積値は象限ＩおよびIIにおいて正であり、象限IIIおよ
びIVにおいて負である。第４図において、“1"は負の極
性を示し、“0"は正の極性を示す。位相誤差が時計回り
の方向に変化すると、差の値（DIEF）は象限I,II,III,I
Vにおいてそれぞれ負，正，正，負である。周波数固定
を達成するために、大きな位相誤差の場合このシステム
は差信号の極性により示される方向に動き続けるように
条件づけられる。これは、Ｂ−Ｙ信号の極性（位相誤差
が＋90゜または−90゜より大きいかどうかを示す）と差
信号の極性表示ビットの排他的論理和をとって方向信号
を発生させることにより実現できる。第４図に示される
累積Ｂ−Ｙ信号およびDIEF信号の極性の排他的論理和関
数を計算すると、排他的論理和出力は右回りの動きにつ
いては象限Ｉ−IVにおけるものと同じである。同様に、
左回りの動きについては排他的論理和の出力は全ての象
限において同じ状態をとる。従って、システムが始まる
象限に関係なく、また位相変化の方向に関係なく、この
システムは位相誤差が零となるまで−方向に継続する。

差の値は正または負の何れかであるから、位相誤差が
＋または−の90゜の各点に交差するとき方向信号中にエ
ラーの可能性が存在する。これは第４図から理解するこ
とができる。すなわち、例えば、現および前のビデオ・
ラインについての累積されたＲ−Ｙの値がそれぞれ象限
ＩおよびIIに生じ、現ラインの値が前ラインの値よりも
Ｒ−Ｙ軸に近い円上に位置すると、これらの値の点を結
ぶ直線の傾きすなわち差の値の符号は正である。また、
前ラインの値が現ラインよりもＲ−Ｙ軸に近い円上の点
に位置すると、これらの点を結ぶ直線の傾き、従って差
の極性は負である。これらの潜在的なエラーは、累積さ
れたＢ−Ｙの値の極性が連続するライン間で符号を変え
るとき生ずるだけである。この状態はラッチ62および64
の出力端子にそれぞれ結合される第１および第２の入力
端子を有する排他的オアゲート76により検出される。排
他的オアゲート76の出力はアンドゲート104の群に結合
され、累積されたＢ−Ｙの値における極性の変化が連続
するライン期間の間に生ずる時はいつもアンドゲート10
4を非作動化する。

方向信号は現ライン期間の累積Ｂ−Ｙ値の極性を検知
するためにラッチ62に結合される第１の入力端子および
差信号の極性を検知するために減算器70の出力ポートの
符号ビット結線に結合される第２の入力端子を有する排
他的オアゲート74により発生される。排他的オアゲート
74からの出力信号はマルチプレクサ108を介してアンド
ゲート92および94に選択的に結合される。マルチプレク
サ108は信号SRにより条件づけられ、少なくともパルス
発生器106がパルスを発生している（すなわち、信号SR
が“低い”状態にある）期間の間は排他的オアゲート74
をアンドゲート92および94に結合させ、信号SRが“高
い”状態のときは累積Ｒ−Ｙ値の符号ビットすなわち極
性表示部を発生させる。

先に述べたように、このシステムが位相固定されると
累積Ｒ−Ｙの値は零に等しくなる。位相固定を与えるた
めに零検出器100がラッチ66の出力ポートに結合され
る。零検出器100からの出力はアンドゲート98の第１入
力端子に結合され、累積されたＲ−Ｙの値が零でないと
きアンドゲート98を作動化し、零の値の場合のみアンド
ゲート98を非作動化する。タイミング信号SRがアンドゲ
ート98の第２入力端子に結合される。信号SRのパルスは
Ｒ−Ｙの値が零でないときオアゲート96を介してアンド
ゲート92および94に結合される。従って、累積されたＲ
−Ｙの値が零でない限り、パルス発生器106に供給され
る差信号の値に関係なく、ライン期間当り１パルスの最
小補正信号が発生される。パルスの期間は、例えば、1/
_SCである。これらの単位パルスに付随する位相補正の
方向はラッチ66からの累積されたＲ−Ｙの値の符号すな
わち極性ビットにより決まる。

第２図において、アンドゲート92および94は信号（FR
EE RUN）が供給される第３の入力端子をそれぞれ有す
る。この信号は必要ならばアンドゲートを非作動化し、
発振器を非同期的に動作させるために供給される。

第２図において、アンドゲート92はマルチプレクサ10
8からの論理“1"の値の方向信号により作動化され、ア
ンドゲート94は非作動化される。使用される個々の電圧
制御発振器（VCO）86に依存して、論理“1"の値の方向
信号についてアンドゲート92が非作動化され、アンドゲ
ート94が作動化されるように方向信号を反転すなわち補
数化することが必要な場合がある。

別の構成例においては、零検出器が除去され、この場
合、信号SRはオアゲート96に直接結合される。しかしな
がら、このシステムは位相固定し、コンデンサ91の値が
小さければ、僅な位相ジッターがあるかも知れない。

第５図は本発明の別の実施例を示す。第５図におい
て、差信号は多分割多重形式で合成されるのではなくて
零検出器から発生される信号と算術的に合成される。第
２図に示す要素と同じ番号が付されている第５図中の回
路要素は同じ要素である。

第５図において、アンドゲート104の群からの制限さ
れた差信号は２の補数化回路154に結合される。２の補
数化回路154は排他的オアゲート74から発生される方向
信号により制限され、位相補正の所望方向に従って差の
値を選択的に補数化する。２の補数化回路からの出力値
は加算器153の第１入力ポートに結合される。

ラッチ66からの累積Ｒ−Ｙの値は零検出器150に結合
される。零検出器150は累積されたＲ−Ｙの値が零の値
のときは零の値を発生する。零の検出器150は累積値が
零でない時は常に予め定められる正の値、例えば、２の
補数形式で010を発生する。零検出器150からの出力信号
は２の補数化回路152に結合される。累積されたＲ−Ｙ
の値の符号ビットは２の補数化回路152の制御入力端子
に結合される。２の補数化回路152は符号ビットにより
示される極性に応答して零検出器150から供給される値
を選択的に補数化する。回路152および154は各制御信号
の同じ極性に応答して補数化機能をそれぞれ実行する。
第２図と一致させると、回路152および154は各制御信号
が論理“0"の値のとき、供給される値を補数化する。

２の補数化回路152から供給される出力値は加算器153
の第２入力ポートに結合される。加算器153から発生さ
れる和は位相誤差を表わすアナログ信号を発生するディ
ジタル・アナログ（DA）変換器156に供給される。この
アナログ信号は抵抗157およびコンデンサ158により低域
通過濾波され、その後VCO86の制御入力端子に供給され
る。

さらに別の実施例においてはアンドゲートの群からの
値は加算器153に直接結合される。加算器153の出力はパ
ルス発生器106のプログラム入力に結合される。パルス
発生器106の出力はアンドゲート92および94に直接結合
され、排他的オアゲート74からの方向信号はアンドゲー
ト92および94に直接結合される。この実施例の場合、ア
ンドゲート98、オアゲート96およびマルチプレクサ108
が第２図の回路から除去される。

第２図のシステムの範囲におけるプルはVCO86の制御
範囲により決まる。このシステムが制御ループ中におけ
る累積値の差を使用するからシステムは無条件に安定す
る。コンデンサがループの速さを決定し、システムの安
定性に影響を与えることなくシステムの応答時間を変え
るための単一調整を与える。

第６図は第５図の実施例の全てがディジタルの変形例
を示す。第６図において、第５図に示されるRC積分器は
DA変換器156の前に結合されるディジタル積分器により
置き換えられる。加算器153からの出力和は加算器180の
第１入力ポートに結合される。加算器180からの出力和
は加算器180の第１入力ポートに結合される。加算器180
からの出力和は遅延要素184において１ライン期間遅延
され、加算器180の第２入力ポートに結合され戻され
る。加算器−遅延回路の入力／出力の伝達関数Ｈ（Ｚ）
は次式で与えられる。

Ｈ（Ｚ）＝1/（１−Z^-1） （１） ここで、Ｚは通常の“Z"変換変数である。ディジタル
回路の設計分野の当業者は関数Ｈ（Ｚ）がディジタル積
分もしくは単極の低域通過濾波機能に対応することを容
易に理解する。

遅延要素184がオーバーフローしないように加算器180
の出力ポートおよび遅延要素184の入力ポート間に制限
器（182）を入れることが望ましい。この種の制限器は
遅延要素184に供給される最大値および最小値を遅延要
素184が貯えることのできるビット数で表わされる値に
制限するように設計される。

加算器180からの出力和もしくは制限器182からの制限
された和はDA変換器156の入力ポートに結合される。DA
変換器156はこれらの和をVCO86を制御するアナログの制
御信号に変換する。

第７図は第５図および第６図の実施例において使用さ
れる別の回路を示す。この例では零検出器150および２
の補数回路152が省かれている。±Ｋの値が加算器153に
結合される。ここで、Ｋは1,2,3、等の単位であり、極
性はラッチ66に貯えられる和の符号ビットにより決ま
る。第７図に示す実施例において、Ｋは１に選択され
る。＋１（000…01）はラッチ66からの符号ビット（論
理“1"）の負値について加算器153に結合され、−１（1
11…11）の値は符号ビット（論理“0"）の正の値につい
て加算器153に結合される。これによりシステムは零の
位相値を連続的に求める。ループ利得およびコンデンサ
の値に依存する小量の位相ジッターが生じる。供給され
る±１の値は加算器の入力ポートの最下位ビットを論理
“1"の値に結合させ、それより上位のビットは反転回路
200の出力端子に結合させることにより発生される。ラ
ッチ66からの符号ビットは反転回路の入力端子に結合さ
れる。

例示の実施例はクロック信号を複合ビデオ信号のバー
スト成分に位相／周波数固定させることに向けられる。
同様に、このシステムはステレオ音声信号のパイロット
成分のような連続信号に対し良好に位相／周波数固定す
る。この場合、信号BGのような制御信号を発生するため
に水平同期信号は利用できないが、簡単なカウンタを使
うことにより同様の制御信号を発生させることができ
る。

第８図において第２図中の要素と同じ番号の付されて
いる要素は同様のものであり、同じ機能を実行する。第
８図において、ラッチ62はラッチ58からの累積サンプル
について少なくともＸ個の上位ビットを貯える。これら
Ｘ個の上位ビットはＸ個の上位ビットの全てが同じ状態
にあるときだけ論理“1"の出力信号を発生する回路802
に結合される。ラッチ66中の累積サンプルのＸ個の上位
ビットはラッチ66からのＸ個の上位ビットが同じ状態を
示すときだけ論理“1"の出力信号を発生する回路804に
結合される。

回路802および804の各々はＸ入力の２つのアンド回路
で実現される。Ｘ個の上位ビットの各ラインは２つのア
ンド回路中の一方の各入力に接続される。Ｘ個の上位ビ
ット・ライン上の信号の各々は反転され、他方のアンド
回路の各入力端子に結合される。これらのアンド回路は
２入力オアゲートに結合される各出力端子を有し、２入
力オアゲートの出力端子はその回路からの出力信号を発
生する。

回路802および804からの出力信号は、回路802または
回路804のどちらかが論理“0"の出力信号を発生すると
き論理“1"の出力信号を発生し、回路802および804が同
時に論理“1"の信号を発生するとき論理“0"の出力信号
を発生するナンド回路806の各入力端子に結合される。
この構成においてナンド回路806は、累積サンプルが累
積サンプルの残りの（Ｎ−Ｘ）個の下位ビット（ここ
で、Ｎは各累積サンプルを表わす全体のビット数であ
る）により表わされる値を越えた振幅を有するときは何
時も論理“1"の信号を発生する。ナンドゲート806から
の信号は、入力信号が発振器86を確実に制御するには小
さすぎるときは何時もループを非作動化するために使わ
れる。

周波数の変化の割合に関連する減算器70からの差サン
プルは信号反転回路すなわち補数化回路808に結合され
る。減算器70に供給されるサンプルはサンプリング時点
に関してバーストの相対位相角に関連しており、フェー
ザーにより表わされる。例えば、これら２つのフェーザ
ーが両方とも一定の速度で右回りに回転しており、例え
ば、５゜だけ離れていると、サンプル差の極性は異なる
象限で変わる。また、ループ時定数は十分に速くなく、
このシステムは個別の象限において固定し易い。従っ
て、一定または同じ方向に変化し、位相／周波数固定す
るのに必要な時間を長引かせる傾向がある差の場合、こ
のシステムは逆極性の補正信号を交互に供給する。この
ようなことが発生しないようにするために、フェーザー
差（一定の方向に動いている）が符号を変える期間の間
にサンプル差は補数化される。これはラッチ62中の累積
サンプルの符号ビットを補数化回路を制御するように結
合することにより達成される。ラッチ62および66が（Ｂ
−Ｙ）および（Ｒ−Ｙ）の累積サンプルをそれぞれ保持
することを考えてみる。（Ｂ−Ｙ）の累積サンプルが負
（第４図の象限IIおよびIII）の時はいつもサンプル差
は補数化される。

補数化回路808からの出力サンプルは加算器814の第１
入力ポートに結合される。回路要素812において因数Ｋ
が掛けられるラッチ66からのサンプルは加算器814の第
２入力ポートに結合される。スケール因数Ｋは所望のル
ープ固定期間に依り1/8に等しいかまたはそれより小さ
い。スケール化されたサンプルは位相誤差信号を表わ
す。位相誤差信号を減衰させるために、回路808からの
補数化信号は位相誤差信号に加えられる。

回路808からの信号が差サンプルであるから、通常それ
らはラッチ66からのサンプルに比べて小さい値となり易
い。補数化サンプルが相当な減衰効果を有するように位
相誤差サンプルはスケーリングにより大きさが減少され
る。

別の実施例においては分数のスケーリング回路812が
ラッチ66および加算器814間のサンプル路から除去され
る。この分数のスケーリング回路の代りに、例えば、回
路812のスケール因数Ｋの逆数をサンプルに掛けるスケ
ーリング回路が減算器70および補数化回路808間に設け
られる。この後者の構成により、システムが固定された
状態に近づくにつれて、より精度が高く、より大きい振
幅の位相制御信号が得られる。

加算器814からのサンプル出力は信号遷移を、例え
ば、＋15から−16に制限する制限器816に供給される。
制限器816からの信号はナンド回路806から発生される信
号により制御されるゲート回路818に結合される。ゲー
ト回路818は、入力信号が予め定められる最小値より大
きい限り制限器816からの信号を通過させるように条件
づけられる。

ゲート回路818からの出力信号は、第５図または第６
図に示されるようなDA変換器および積分器の形をとる積
分およびディジタル・アナログ変換回路820に結合され
る。回路820からの出力信号は発振器86を制限するよう
に結合される。

以上説明したように、第８図の回路は発生された信号
Fcをサンプル信号の直角成分の１つ（例えば、Ｒ−Ｙま
たはＢ−Ｙ）に固定する。これらの軸から離して信号Fc
を位相固定することが望ましいならば、位相調整信号が
位相誤差信号に加えられる。これは、ラッチ66およびス
ケーリング回路812間に設けられる加算器810において行
なわれる。加算器810において色相すなわち位相制御信
号がラッチ66からのサンプルに加えられる。また、加算
器810はスケーリング回路812および加算器814間に配置
してもよい。

他の実施例において、全体のシステムにACC回路が含
まれているならば、ACC信号は回路802,804および806に
より発生される信号の代りにゲート回路818の作動化さ
せるために用いられる。

【図面の簡単な説明】

第１図は、テレビジョン信号処理システムに使われる位
相固定クロック発生回路のブロック図である。 第２図は、第１図の回路の位相検出器の代りに使用され
る本発明による位相検出器を一部略図／一部ブロック図
で示すものである。 第３図は、第２図の回路で使われる信号のタイミングを
示す波形図である。 第４図は、本発明の動作を説明するのに有用な位相図で
ある。 第５図、第６図および第７図は、本発明の他の実施例の
部分ブロック図である。 第８図は、本発明を具体化する別の位相検出システムを
一部略図で示し、一部ブロック図で示したものである。 52……１の補数化回路、53……マルチプレクサ、54……
加算器、56……アンドゲート群、58,60……記憶要素、6
2,64,66,68……ラッチ、70……減算器、72……絶対値回
路、74,76……排他的オアゲート、92,94……アンドゲー
ト、96……オアゲート、98……アンドゲート、100……
零検出器、102……制限器、104……アンドゲート群、10
6……パルス発生器、108……マルチプレクサ。

フロントページの続き (72)発明者 ラッセル トーマス フリング アメリカ合衆国インディアナ州ノーブル スビル ケンブリッジ・ドライブ 7605 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/44 H04N 7/13

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】周波数成分を有するサンプリングされたデ
   ィジタルの入力信号に応答し、サンプリング信号の位相
   を前記周波数成分に固定する位相ロック回路であって、
   前記周波数成分の第１と第２の直角位相成分を表すサン
   プルをそれぞれ累積する累積手段を含み、更に、 前記累積手段に結合され、現ラインと前ラインの所定の
   期間に亘って累積された前記第１の直角位相成分のサン
   プルの差を表す差サンプルを発生する減算手段と、 前記累積手段と前記減算手段の出力に結合され、前記減
   算手段からの差サンプルの極性と前記第２の直角位相成
   分の累積されたサンプルの極性に応答して方向信号を発
   生する方向信号発生手段と、 前記サンプリング信号を供給する出力と制御入力を具え
   る電圧制御発振器と、 前記減算手段に結合され、前記方向信号が示す極性に応
   答し、前記電圧制御発振器の制御入力に前記差サンプル
   の大きさに比例した制御電圧を制御信号として供給する
   ディジタル・アナログ変換器とを具えた、前記位相ロッ
   ク回路。