JPH0746873B2 - Ａ／ｄ変換用のサンプリングクロツク発生回路 - Google Patents
Ａ／ｄ変換用のサンプリングクロツク発生回路Info
- Publication number
- JPH0746873B2 JPH0746873B2 JP59281673A JP28167384A JPH0746873B2 JP H0746873 B2 JPH0746873 B2 JP H0746873B2 JP 59281673 A JP59281673 A JP 59281673A JP 28167384 A JP28167384 A JP 28167384A JP H0746873 B2 JPH0746873 B2 JP H0746873B2
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- JP
- Japan
- Prior art keywords
- phase
- circuit
- sampling clock
- output
- burst signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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- Processing Of Color Television Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばビデオ信号ディジタル化する場合に
おけるA/D変換用のサンプリングクロック発生回路に関
する。
おけるA/D変換用のサンプリングクロック発生回路に関
する。
複合カラービデオ信号をそのバースト信号に同期させて
サンプリングし、ディジタル化する場合、バースト信号
に基づくPLLを構成し、このPLL出力からサンプリングク
ロックを発生するようにしてサンプリングを行う構成だ
けでは、PLLのループフィルタの温度ドリフト等の影響
により、サンプリングクロックの位相とバースト信号の
位相との間に僅かな誤差が生じる。
サンプリングし、ディジタル化する場合、バースト信号
に基づくPLLを構成し、このPLL出力からサンプリングク
ロックを発生するようにしてサンプリングを行う構成だ
けでは、PLLのループフィルタの温度ドリフト等の影響
により、サンプリングクロックの位相とバースト信号の
位相との間に僅かな誤差が生じる。
そこで、カラービデオ信号をそのバースト信号に対して
固定された位相関係にあるサンプリングクロックでサン
プリングする場合、従来、A/D変換用のディジタルバー
ストデータの全部或いは複数個を用いてサンプリングク
ロックとの位相誤差を検出し、この検出結果に基づいて
位相誤差を補正することがなされていた。
固定された位相関係にあるサンプリングクロックでサン
プリングする場合、従来、A/D変換用のディジタルバー
ストデータの全部或いは複数個を用いてサンプリングク
ロックとの位相誤差を検出し、この検出結果に基づいて
位相誤差を補正することがなされていた。
しかし、A/D変換用のディジタルバーストデータの全部
或いは複数個を用いてサンプリングクロックとの位相誤
差を検出し、この検出結果に基づいて位相誤差を補正す
る構成の従来のA/D変換用のサンプリングクロック発生
回路は、複数のデータの位相誤差検出を行わなければな
らないため、構成が複雑になるという問題があった。
或いは複数個を用いてサンプリングクロックとの位相誤
差を検出し、この検出結果に基づいて位相誤差を補正す
る構成の従来のA/D変換用のサンプリングクロック発生
回路は、複数のデータの位相誤差検出を行わなければな
らないため、構成が複雑になるという問題があった。
従ってこの発明の目的は、簡単な構成でカラービデオ信
号のバースト信号に対して固定された位相関係にあるサ
ンプリングクロックを発生することができるA/D変換用
のサンプリングクロック発生回路を提供することにあ
る。
号のバースト信号に対して固定された位相関係にあるサ
ンプリングクロックを発生することができるA/D変換用
のサンプリングクロック発生回路を提供することにあ
る。
この発明は、入力カラービデオ信号のバースト位相に同
期したクロックを発生する回路5,6,7,8と、このクロッ
ク信号を移相回路９を介してA/Dコンバータ３のサンプ
リングクロックとし、A/Dコンバータ３の出力のバース
トデータの所定の位置のサンプルデータと基準のデータ
とを比較して位相ずれを検出し、この位相ずれを除去す
るように移相回路９の移相量を制御する回路11とからな
ることを特徴とするA/D変換用のサンプリングクロック
発生回路である。
期したクロックを発生する回路5,6,7,8と、このクロッ
ク信号を移相回路９を介してA/Dコンバータ３のサンプ
リングクロックとし、A/Dコンバータ３の出力のバース
トデータの所定の位置のサンプルデータと基準のデータ
とを比較して位相ずれを検出し、この位相ずれを除去す
るように移相回路９の移相量を制御する回路11とからな
ることを特徴とするA/D変換用のサンプリングクロック
発生回路である。
位相比較回路５、ローパスフィルタ６、VCO7、1/4分周
８とにより、PLLが構成される。このPLL出力が移相器９
を介してサンプリングクロックとしてA/Dコンバータ３
に供給される。A/Dコンバータ３の出力のバーストデー
タの所定の位置のサンプルデータと基準のデータ例えば
ペデスタルレベルのデータとが比較され、この比較出力
により位相づれが検出され、この位相づれを除去するた
めの制御信号がプロセッサ11から移相器９に供給され
る。これにより、サンプリングクロックとバースト信号
との位相関係が完全に固定される。
８とにより、PLLが構成される。このPLL出力が移相器９
を介してサンプリングクロックとしてA/Dコンバータ３
に供給される。A/Dコンバータ３の出力のバーストデー
タの所定の位置のサンプルデータと基準のデータ例えば
ペデスタルレベルのデータとが比較され、この比較出力
により位相づれが検出され、この位相づれを除去するた
めの制御信号がプロセッサ11から移相器９に供給され
る。これにより、サンプリングクロックとバースト信号
との位相関係が完全に固定される。
以下、この発明の一実施例について、図面を参照して説
明する。第１図において、１が入力端子を示し、複合カ
ラービデオ信号が入力端子１からローパスフィルタ２を
介してA/Dコンバータ３に供給されると共に、バースト
ゲート４に供給される。バーストゲート４により、ビデ
オ信号中からバースト信号が抜き取られ、このバースト
信号が位相比較回路５に供給される。
明する。第１図において、１が入力端子を示し、複合カ
ラービデオ信号が入力端子１からローパスフィルタ２を
介してA/Dコンバータ３に供給されると共に、バースト
ゲート４に供給される。バーストゲート４により、ビデ
オ信号中からバースト信号が抜き取られ、このバースト
信号が位相比較回路５に供給される。
位相比較回路５、ローパスフィルタ６、VCO（電圧制御
発振回路）７、1/4分周回路８とによりPLLが構成されて
いる。位相比較回路５には、バーストゲート４の出力と
1/4分周回路８を介してVCO7の出力とが供給される。位
相比較回路５の出力がローパスフィルタ６を介してVCO7
に供給され、この位相比較出力により、VCO7の発振周波
数が制御される。
発振回路）７、1/4分周回路８とによりPLLが構成されて
いる。位相比較回路５には、バーストゲート４の出力と
1/4分周回路８を介してVCO7の出力とが供給される。位
相比較回路５の出力がローパスフィルタ６を介してVCO7
に供給され、この位相比較出力により、VCO7の発振周波
数が制御される。
このPLLにより、VCO7からは周波数4fsc（fsc:カラーキ
ャリア周波数）の出力が得られる。この周波数4fscの出
力が1/4分周回路８に供給され、1/4分周回路８からは、
周波数fscの出力が取り出される。1/4分周回路８から取
り出される周波数fscの出力は、PLLの構成により形成さ
れたものであるので、バースト信号に同期している。
ャリア周波数）の出力が得られる。この周波数4fscの出
力が1/4分周回路８に供給され、1/4分周回路８からは、
周波数fscの出力が取り出される。1/4分周回路８から取
り出される周波数fscの出力は、PLLの構成により形成さ
れたものであるので、バースト信号に同期している。
1/4分周回路８の出力が移相器９に供給される。移相器
９には、プロセッサ11から制御信号が供給され、この制
御信号により移相器９の移相量が可変される。移相器９
の出力が逓倍回路10に供給される。逓倍回路10により、
移相器９の出力の周波数が４倍され、周波数4fscのサン
プリングクロックが形成される。このサンプリングクロ
ックがA/Dコンバータ３に供給され、入力端子１からロ
ーパスフィルタ２を介してA/Dコンバータ３に供給され
たビデオ信号がディジタル化される。このディジタルカ
ラービデオ信号が出力端子12から取り出されると共に、
プロセッサー11に供給される。プロセッサ11により、デ
ィジタルカラービデオ信号データの１つから、バースト
信号の位相とサンプリングクロックの位相との誤差が検
出され、この誤差に応じた補正量が求められる。この補
正量に基づく制御信号がプロセッサ11から移相器９に供
給され、移相器９の移相量が制御される。
９には、プロセッサ11から制御信号が供給され、この制
御信号により移相器９の移相量が可変される。移相器９
の出力が逓倍回路10に供給される。逓倍回路10により、
移相器９の出力の周波数が４倍され、周波数4fscのサン
プリングクロックが形成される。このサンプリングクロ
ックがA/Dコンバータ３に供給され、入力端子１からロ
ーパスフィルタ２を介してA/Dコンバータ３に供給され
たビデオ信号がディジタル化される。このディジタルカ
ラービデオ信号が出力端子12から取り出されると共に、
プロセッサー11に供給される。プロセッサ11により、デ
ィジタルカラービデオ信号データの１つから、バースト
信号の位相とサンプリングクロックの位相との誤差が検
出され、この誤差に応じた補正量が求められる。この補
正量に基づく制御信号がプロセッサ11から移相器９に供
給され、移相器９の移相量が制御される。
このように、補正量に基づいて移相器９の移相量が可変
されることで、サンプリングクロックとバースト信号と
の位相関係が完全に固定化される。
されることで、サンプリングクロックとバースト信号と
の位相関係が完全に固定化される。
プロセッサ11によるバースト信号とサンプリングクロッ
クとの位相誤差の検出について以下に説明する。
クとの位相誤差の検出について以下に説明する。
第２図において、y1，y2，y3，y4……がサンプリングさ
れたバースト信号のサンプルデータを示し、x1，x2，
x3，x4……が目標とする位相関係にあるサンプリングク
ロックによつてサンプリングされたバースト信号のサン
プルデータを示す。1/4分周回路８から取り出される出
力の周波数は、PLLの構成により得られるものであるか
ら、バースト信号に同期している。しかし、ループフィ
ルタの温度特性などによってA/Dコンバータ３に供給さ
れるサンプリングクロックとバースト信号との位相は、
第２図に示すように、僅かな差を生じる。
れたバースト信号のサンプルデータを示し、x1，x2，
x3，x4……が目標とする位相関係にあるサンプリングク
ロックによつてサンプリングされたバースト信号のサン
プルデータを示す。1/4分周回路８から取り出される出
力の周波数は、PLLの構成により得られるものであるか
ら、バースト信号に同期している。しかし、ループフィ
ルタの温度特性などによってA/Dコンバータ３に供給さ
れるサンプリングクロックとバースト信号との位相は、
第２図に示すように、僅かな差を生じる。
サンプリングクロックがバースト信号に対して目標とす
る位相関係にある場合、サンプリングデータx1，x2，
x3，x4……の値は、ペデスタルレベルVpである。このペ
デスタルレベルVpは、所定の値である。従ってサンプル
データy1，y2，y3，y4……の夫々の値とペデスタルレベ
ルVpとの差を求めれば、サンプリングデータy1，y2，
y3，y4……の夫々の値とサンプルデータx1，x2，x3，x4
……の夫々の値の差Δが求められ、これにより、サンプ
リングクロックとバースト信号との位相誤差と求めるこ
とができる。バースト信号は正弦波であるから、サンプ
ルデータy1，y2，y3，y4……の夫々の値とペデスタルレ
ベルVpとの比較を全てのサンプルデータについて行う必
要はなく、バースト信号から形成されたタイミングパル
スに基づいてバースト信号のサンプルデータの特性の１
個あるいは数個について行えばよい。
る位相関係にある場合、サンプリングデータx1，x2，
x3，x4……の値は、ペデスタルレベルVpである。このペ
デスタルレベルVpは、所定の値である。従ってサンプル
データy1，y2，y3，y4……の夫々の値とペデスタルレベ
ルVpとの差を求めれば、サンプリングデータy1，y2，
y3，y4……の夫々の値とサンプルデータx1，x2，x3，x4
……の夫々の値の差Δが求められ、これにより、サンプ
リングクロックとバースト信号との位相誤差と求めるこ
とができる。バースト信号は正弦波であるから、サンプ
ルデータy1，y2，y3，y4……の夫々の値とペデスタルレ
ベルVpとの比較を全てのサンプルデータについて行う必
要はなく、バースト信号から形成されたタイミングパル
スに基づいてバースト信号のサンプルデータの特性の１
個あるいは数個について行えばよい。
プロセッサ11は、上述のように、バースト信号中の１個
あるいは数個のサンプルデータとペデスタルレベルのデ
ータとを用いて、バースト信号とサンプルクロックとの
位相誤差を検出し、この誤差に応じた補正量を求めるも
のである。
あるいは数個のサンプルデータとペデスタルレベルのデ
ータとを用いて、バースト信号とサンプルクロックとの
位相誤差を検出し、この誤差に応じた補正量を求めるも
のである。
A/Dコンバータ３のバースト信号中のデータからペデス
タルレベルVpのデータを減算して比較すると、一周期に
正の比較出力が２回取り出され、負の比較出力が２回と
りだされる。バースト信号とサンプリングクロックとの
位相誤差の検出には、この比較出力の中で、例えば正の
比較出力のうちで小さい値のデータが用いられる。
タルレベルVpのデータを減算して比較すると、一周期に
正の比較出力が２回取り出され、負の比較出力が２回と
りだされる。バースト信号とサンプリングクロックとの
位相誤差の検出には、この比較出力の中で、例えば正の
比較出力のうちで小さい値のデータが用いられる。
なお、バースト信号のサンプルデータの所定の１個を指
定するには、バースト信号から形成されたタイミングパ
ルスを用いるようにしてもよい。
定するには、バースト信号から形成されたタイミングパ
ルスを用いるようにしてもよい。
この発明に依れば、バースト信号中の１個あるいは数個
のサンプルデータを用いて、バースト信号とサンプリン
グクロックとの位相誤差を検出し、この検出出力により
バースト信号とサンプリングクロックとの位相を完全に
固定化させるものであるから、多数のデータについて位
相誤差検出を行う必要がなく、回路構成が簡単となる。
のサンプルデータを用いて、バースト信号とサンプリン
グクロックとの位相誤差を検出し、この検出出力により
バースト信号とサンプリングクロックとの位相を完全に
固定化させるものであるから、多数のデータについて位
相誤差検出を行う必要がなく、回路構成が簡単となる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の説明に用いる波形図である。 1:入力端子、3:A/Dコンバータ、7:VCO、9:移相器、11:
プロセッサ、12:出力端子
の発明の一実施例の説明に用いる波形図である。 1:入力端子、3:A/Dコンバータ、7:VCO、9:移相器、11:
プロセッサ、12:出力端子
Claims (1)
- 【請求項１】電圧制御発振回路と、入力カラービデオ信
号のバースト信号の位相と上記電圧制御発振回路の出力
の位相との位相差を検出するための位相比較回路とを有
し、上記位相比較回路の出力により上記電圧制御発振回
路を制御して上記入力カラービデオ信号のバースト信号
の位相に同期したクロック信号を発生する回路と、 このクロック信号を移相回路を介してA/Dコンバータの
サンプリングクロックとし、 上記A/Dコンバータの出力のバーストデータの所定の位
置のサンプルデータと基準のデータとを比較して位相ず
れを検出し、この位相ずれを除去するように上記移相回
路の移相量を制御する回路と からなることを特徴とするA/D変換用サンプリングクロ
ック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281673A JPH0746873B2 (ja) | 1984-12-25 | 1984-12-25 | Ａ／ｄ変換用のサンプリングクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281673A JPH0746873B2 (ja) | 1984-12-25 | 1984-12-25 | Ａ／ｄ変換用のサンプリングクロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61152129A JPS61152129A (ja) | 1986-07-10 |
| JPH0746873B2 true JPH0746873B2 (ja) | 1995-05-17 |
Family
ID=17642382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59281673A Expired - Fee Related JPH0746873B2 (ja) | 1984-12-25 | 1984-12-25 | Ａ／ｄ変換用のサンプリングクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746873B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3136522A1 (de) * | 1981-09-15 | 1983-03-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems |
-
1984
- 1984-12-25 JP JP59281673A patent/JPH0746873B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61152129A (ja) | 1986-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |