JPS62115974A - デジタル同期回路 - Google Patents
デジタル同期回路Info
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- JPS62115974A JPS62115974A JP25528385A JP25528385A JPS62115974A JP S62115974 A JPS62115974 A JP S62115974A JP 25528385 A JP25528385 A JP 25528385A JP 25528385 A JP25528385 A JP 25528385A JP S62115974 A JPS62115974 A JP S62115974A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野〕
この発明はデジタルテレビジョン受像機の水平同期回路
として用いられるデジタル同期回路に関する。
として用いられるデジタル同期回路に関する。
[発明の技術的背景]
最近の半導体技術の進歩により家庭用テレビジョン受像
機においても、ビデオ信号以降の信号処理をデジタル化
するテレビジョン受像機が実用化されている。このデジ
タルテレビジョン受像機は、色復調の容易さなどからサ
ンプリングクロックの周波数は、色副搬送波周波数の4
倍に選び、カラーバースト信号に位相同期させる場合が
多い。
機においても、ビデオ信号以降の信号処理をデジタル化
するテレビジョン受像機が実用化されている。このデジ
タルテレビジョン受像機は、色復調の容易さなどからサ
ンプリングクロックの周波数は、色副搬送波周波数の4
倍に選び、カラーバースト信号に位相同期させる場合が
多い。
NTSC信号の場合でこのサンプリングクロック周波数
は約14.3M Hz、周期70nsecである。デジ
タルテレビジョンはこのサンプリングクロックをシステ
ムの基本クロックとして動作するものであるが、水平同
期回路においては、この基本クロックの1クロック分の
70nsecのジッタでさえも画面に大きな悪影響を与
える。このため水平同期回路における位相検出、水平ド
ライブパルス発生部の動作をこの基本クロック以上の高
精度で行ない、ジッタの少ない水平同期回路が望まれて
いる。
は約14.3M Hz、周期70nsecである。デジ
タルテレビジョンはこのサンプリングクロックをシステ
ムの基本クロックとして動作するものであるが、水平同
期回路においては、この基本クロックの1クロック分の
70nsecのジッタでさえも画面に大きな悪影響を与
える。このため水平同期回路における位相検出、水平ド
ライブパルス発生部の動作をこの基本クロック以上の高
精度で行ない、ジッタの少ない水平同期回路が望まれて
いる。
[発明の目的]
この発明は上記の事情に鑑みてなされたもので、デジタ
ル水平同期回路をそのシステムの基本クロック以上の精
度で動作させることができ、同期再生におけるジッタを
低減し、かつ集積化に適したデジタル同期回路を提供す
ることを目的とする。
ル水平同期回路をそのシステムの基本クロック以上の精
度で動作させることができ、同期再生におけるジッタを
低減し、かつ集積化に適したデジタル同期回路を提供す
ることを目的とする。
[発明の概要]
この発明は、第1図に示すように同期回路で使用される
同期信号と、システムの基本となるサンプリングクロッ
クとの間の位相誤差情報を検出するにあたって、遅延素
子を用いた検出を行なう場合、その遅延素子自体のオフ
セットをモニタにより検出し、この検出情報により更に
高い精度の同期信号位相補正を得られるようにするもの
である。
同期信号と、システムの基本となるサンプリングクロッ
クとの間の位相誤差情報を検出するにあたって、遅延素
子を用いた検出を行なう場合、その遅延素子自体のオフ
セットをモニタにより検出し、この検出情報により更に
高い精度の同期信号位相補正を得られるようにするもの
である。
[発明の実施例]
以下この発明の実施例を図面を参照して説明する。
第1図に示す入力端子11には、アナログビデオ信号A
VSが供給され、この信号はアナログデジタル変換器1
2においてデジタルビデオ信号DVSに変換される。ア
ナログデジタル変換器12においては、サンプリングク
ロックφSが用いられ、本実施例では色副搬送波周波数
の4倍に選ばれている。またこのサンプリングクロック
φSは、システム全体の基本クロックとなる。デジタル
ビデオ信号DVSは、同期分離回路14及び水平−クロ
ック間位相検出回路19に供給される。
VSが供給され、この信号はアナログデジタル変換器1
2においてデジタルビデオ信号DVSに変換される。ア
ナログデジタル変換器12においては、サンプリングク
ロックφSが用いられ、本実施例では色副搬送波周波数
の4倍に選ばれている。またこのサンプリングクロック
φSは、システム全体の基本クロックとなる。デジタル
ビデオ信号DVSは、同期分離回路14及び水平−クロ
ック間位相検出回路19に供給される。
同期分離回路14は、デジタルビデオ信号DVSと同期
分離レベルsepとの比較を行ない同期信号を分離し、
複合同期信号C3を出力する。複合同期信号C3が供給
される水平同期検出回路17は、水平同期検出信号II
sを分離し、水平−クロック間位相検出回路19及び水
平位相誤差検出回路24に供給する。水平−クロック間
位相検出回路19は、水平同期検出信号Itsが得られ
たとき、デジタルビデオ信号DVS及び同期分離レベル
SEPの値から所定の演算を行ないサンプリングクロッ
ク周期内の水平同期信号の位相成分を検出し、これを位
相補正信号C8Δτとして出力する。(この位相補正信
号C3Δτを得る手段は第2図、第3図で説明される)
。
分離レベルsepとの比較を行ない同期信号を分離し、
複合同期信号C3を出力する。複合同期信号C3が供給
される水平同期検出回路17は、水平同期検出信号II
sを分離し、水平−クロック間位相検出回路19及び水
平位相誤差検出回路24に供給する。水平−クロック間
位相検出回路19は、水平同期検出信号Itsが得られ
たとき、デジタルビデオ信号DVS及び同期分離レベル
SEPの値から所定の演算を行ないサンプリングクロッ
ク周期内の水平同期信号の位相成分を検出し、これを位
相補正信号C8Δτとして出力する。(この位相補正信
号C3Δτを得る手段は第2図、第3図で説明される)
。
デジタル制御発振器21は、水平カウンタ出力信号HC
TRと水平カウンタ補正信号HCΔτを発生する。水平
位相誤差検出回路24は、水平同期検出信号IIs及び
位相補正信号C3Δτと、水平カウンタ出力信号If
CT R及び水平カウンタ補正信号+1CΔτを入力と
し、検出された水平同期信号とデジタル制御発振器の出
力との位相を比較し、水平位相誤差信号II S E
Rを発生する。水平位相誤差信号H3ERは、水平ルー
プフィルタ26に導かれる。水平ループフィルタ26は
フィードバックループ制御が安定に行われるようにこの
制御に時定数を与えるものであり、水平周期信号HSP
Sを出力する。水平周期信号H3P5は、デジタル制御
発振器21に導入され、発振器の周期を制御する。水平
周期信号It S P Sは、デジタル制御発振器21
に供給され発振周期を制御する。(このループに付いて
は第4図において詳しく説明する)。以上の制御ループ
はデジタル制御発振器21の出力信号がデジタルビデオ
信号中の水平同期信号に対し所定の位相となるように動
作し、この場合、位相補正信号C8Δτを用いた同期修
正とともに、デジタル制御発振器21内部の水平カウン
タ自身のオフセットによる狂いも水平カウンタ補正信号
HeΔτにより修正される。
TRと水平カウンタ補正信号HCΔτを発生する。水平
位相誤差検出回路24は、水平同期検出信号IIs及び
位相補正信号C3Δτと、水平カウンタ出力信号If
CT R及び水平カウンタ補正信号+1CΔτを入力と
し、検出された水平同期信号とデジタル制御発振器の出
力との位相を比較し、水平位相誤差信号II S E
Rを発生する。水平位相誤差信号H3ERは、水平ルー
プフィルタ26に導かれる。水平ループフィルタ26は
フィードバックループ制御が安定に行われるようにこの
制御に時定数を与えるものであり、水平周期信号HSP
Sを出力する。水平周期信号H3P5は、デジタル制御
発振器21に導入され、発振器の周期を制御する。水平
周期信号It S P Sは、デジタル制御発振器21
に供給され発振周期を制御する。(このループに付いて
は第4図において詳しく説明する)。以上の制御ループ
はデジタル制御発振器21の出力信号がデジタルビデオ
信号中の水平同期信号に対し所定の位相となるように動
作し、この場合、位相補正信号C8Δτを用いた同期修
正とともに、デジタル制御発振器21内部の水平カウン
タ自身のオフセットによる狂いも水平カウンタ補正信号
HeΔτにより修正される。
フライバック−クロック間位相検出回路28は、サンプ
リングクロックφSとの位相関係の定まっていない水平
フライバックパルスIIFBを入力とし、このフライバ
ックパルスHPHのサンプリングクロックφSに対する
位相成分をインバータゲートで構成されるゲート遅延素
子を用い検出し、フライバックパルスHFBをサンプリ
ングクロックφSに同期化させた信号POTを得るとと
もにサンプリングクロックφSに対する位相成分PBΔ
τを得る。
リングクロックφSとの位相関係の定まっていない水平
フライバックパルスIIFBを入力とし、このフライバ
ックパルスHPHのサンプリングクロックφSに対する
位相成分をインバータゲートで構成されるゲート遅延素
子を用い検出し、フライバックパルスHFBをサンプリ
ングクロックφSに同期化させた信号POTを得るとと
もにサンプリングクロックφSに対する位相成分PBΔ
τを得る。
(このフライバック−クロック間位相検出回路28の具
体的構成は第5図で説明する)。
体的構成は第5図で説明する)。
ゲートディレィモニタ回路32は、ゲート遅延素子出力
とサンプリングクロックφS周期との関係をモニタし、
遅延口が所定量有るか否がを示すディレィ量モニタ信号
GDNを出力する。このゲートディレィモニタ回路32
の構成は第7図で説明する。
とサンプリングクロックφS周期との関係をモニタし、
遅延口が所定量有るか否がを示すディレィ量モニタ信号
GDNを出力する。このゲートディレィモニタ回路32
の構成は第7図で説明する。
ディレイ−クロック単位補正回路34は、ゲートディレ
ィの段数分で現わされる位相成分FBΔτを、ディレィ
量モニタ信号GDNによりクロックφS周期を1とした
場合の少数分となるように単位補正し、フライバック位
相補正信号PBΔτ1を出力する。つまり、先のディレ
ィ量モニタ信号GDNが予め決められた量と異なる場合
は、ゲートディレィの段数分で現わされる位相成分FB
Δτも遅延素子のために狂いが生じていることになるか
ら、その補正が行われる。
ィの段数分で現わされる位相成分FBΔτを、ディレィ
量モニタ信号GDNによりクロックφS周期を1とした
場合の少数分となるように単位補正し、フライバック位
相補正信号PBΔτ1を出力する。つまり、先のディレ
ィ量モニタ信号GDNが予め決められた量と異なる場合
は、ゲートディレィの段数分で現わされる位相成分FB
Δτも遅延素子のために狂いが生じていることになるか
ら、その補正が行われる。
フライバック位相誤差検出回路36は、水平カウンタ出
力信号11 CT R及び水平カウンタ補正信号11C
Δτを基準とし、水平画面位置制御信号II P 11
とフライバックパルスIIFB及びフライバック位相補
正信号FBΔτ1の間の位相誤差を検出し、フライバッ
ク位相誤差信号FPEI?を発生する。フライバックル
ープフィルタ39は、フライバック位相誤差信号FPE
Rに時定数を与え水平ドライブ−フライバックパルス間
位を目制御信号DI’Bを発生する。水平ドライブ位相
発生回路41は、水平カウンタ出力信号II CT R
及び水平カウンタ補正信号HCΔτを基準とし、水平画
面位置制御信号HP Hと水平ドライブ−フライバック
パルス間位相制御信号DPBに従い、水平ドライブ立上
がりタイミング信号HDHと水平ドライブ−クロック間
位相補正信号HDCRを発生する。この水平ドライブ−
クロック間位相補正信号IDCRは、クロック−ディレ
ィ単位補正回路44に供給される。このクロック−ディ
レィ単位補正回路44は、サンプリングクロック周期を
1とした少数分で現わされる水平ドライブ−クロック間
位相補正信号II OCRを、ゲートディレィの段数に
変換し、水平ドライブ−クロック間位相信号IDcRI
を得る。水平ドライブパルス発生回路46は、クロック
単位の水平ドライブ立上がりタイミング信号II D
Hと水平ドライブ−クロック間位相信号110CRIで
示される位相で、また水平振幅制御信号HPWで示され
る幅で水平ドライブパルスl(Dを発生する。
力信号11 CT R及び水平カウンタ補正信号11C
Δτを基準とし、水平画面位置制御信号II P 11
とフライバックパルスIIFB及びフライバック位相補
正信号FBΔτ1の間の位相誤差を検出し、フライバッ
ク位相誤差信号FPEI?を発生する。フライバックル
ープフィルタ39は、フライバック位相誤差信号FPE
Rに時定数を与え水平ドライブ−フライバックパルス間
位を目制御信号DI’Bを発生する。水平ドライブ位相
発生回路41は、水平カウンタ出力信号II CT R
及び水平カウンタ補正信号HCΔτを基準とし、水平画
面位置制御信号HP Hと水平ドライブ−フライバック
パルス間位相制御信号DPBに従い、水平ドライブ立上
がりタイミング信号HDHと水平ドライブ−クロック間
位相補正信号HDCRを発生する。この水平ドライブ−
クロック間位相補正信号IDCRは、クロック−ディレ
ィ単位補正回路44に供給される。このクロック−ディ
レィ単位補正回路44は、サンプリングクロック周期を
1とした少数分で現わされる水平ドライブ−クロック間
位相補正信号II OCRを、ゲートディレィの段数に
変換し、水平ドライブ−クロック間位相信号IDcRI
を得る。水平ドライブパルス発生回路46は、クロック
単位の水平ドライブ立上がりタイミング信号II D
Hと水平ドライブ−クロック間位相信号110CRIで
示される位相で、また水平振幅制御信号HPWで示され
る幅で水平ドライブパルスl(Dを発生する。
以下第1図の主要な回路部を更に詳細に説明する。
第2図は水平同期信号の立上がり部分を示している。デ
ジタルビデオ信号DVSはアナログ的に示している。こ
こで実際にデジタルビデオ信号DVSの値として得られ
るのはサンプリングクロックφSの立上がり部分の値B
のみである。従って複合同期信号C8は、サンプリング
クロ・ツクφSに同期して立上がり、また、複合同期信
号C9から検出される水平同期検出信号H8も同じ位相
で得られる。
ジタルビデオ信号DVSはアナログ的に示している。こ
こで実際にデジタルビデオ信号DVSの値として得られ
るのはサンプリングクロックφSの立上がり部分の値B
のみである。従って複合同期信号C8は、サンプリング
クロ・ツクφSに同期して立上がり、また、複合同期信
号C9から検出される水平同期検出信号H8も同じ位相
で得られる。
しかしビデオ信号が実際に同期分離レベルSEPを横切
ったと思われる時刻はこれよりC8Δτだけ前である。
ったと思われる時刻はこれよりC8Δτだけ前である。
このC3Δτを検出し水平同期信号の位相検出の補正を
行なえば正確度が向上する。
行なえば正確度が向上する。
第3図は上記のC8Δτを検出する水平−クロ・ツク間
位相検出回路19である。分離レベルクロス点検出回路
50は、水平同期検出信号Itsが検出されたとき、デ
ジタルビデオ信号DVSから同期分離レベルをクロスし
た直前の値をA1直後の値をBとして出力する。クロッ
ク間位相演算回路53は、信号A、B、同期分離レベル
SEPを用いて次の演算を行なう。
位相検出回路19である。分離レベルクロス点検出回路
50は、水平同期検出信号Itsが検出されたとき、デ
ジタルビデオ信号DVSから同期分離レベルをクロスし
た直前の値をA1直後の値をBとして出力する。クロッ
ク間位相演算回路53は、信号A、B、同期分離レベル
SEPを用いて次の演算を行なう。
CSΔτ−(B−8EP)/(B−A)ここではビデオ
信号の同期分離レベル前後の傾きは一定であるという近
似をしており、この演算によりクロック周期を1とした
ときの少数分の位相成分として位相補正信号C8Δτを
得ることができる。
信号の同期分離レベル前後の傾きは一定であるという近
似をしており、この演算によりクロック周期を1とした
ときの少数分の位相成分として位相補正信号C8Δτを
得ることができる。
第4図は第1図のデジタル制御発振器21、水平位相誤
差検出回路24及び水平ループフィルタ2・6のブロッ
クを示している。デジタル制御発振器21は、水平周期
信号If S P Sにより、発振の周期が制御される
全デジタル型の発振器である。水平周期信号HS P
Sは、クロック単位の周期整数分(上位ピッ1−)27
1とクロック単位未満の周期少数骨(下位ビット)27
2に分けられる。周期少数骨272は、加算器101と
ラッチ回路102で構成される積分回路に供給される。
差検出回路24及び水平ループフィルタ2・6のブロッ
クを示している。デジタル制御発振器21は、水平周期
信号If S P Sにより、発振の周期が制御される
全デジタル型の発振器である。水平周期信号HS P
Sは、クロック単位の周期整数分(上位ピッ1−)27
1とクロック単位未満の周期少数骨(下位ビット)27
2に分けられる。周期少数骨272は、加算器101と
ラッチ回路102で構成される積分回路に供給される。
加算器101のキャリー出力103は加算器104のキ
ャリー人力に供給される。加算器104は、周期整数分
271と水平標準周期値105及びキャリー出力103
を加算する。水平標準周期値105は、水平周期信号I
I S P Sがゼロの場合に標準的なビデオ信号の周
期となるように設定されている。加算器104の出力1
06は一致検出回路107において水平カウンタ出力信
号II CT Rとの一致が取られ水平カウンタリセッ
ト信号108を発生する。水平カウンタリセット信号1
08は水平カウンタ109をリセットし、゛また同時に
前述のラッチ回路102にクロックを供給する。例えば
周期少数骨272の値が0.25とすれば、加算器10
1のキャリー出力103は4水平周期に1回“1“とな
りクロックφSを基本クロックとする水平周期を1クロ
ック分補正する。そしてラッチ回路102の出力の水平
カウンタ捕正信号llCΔτは、水平カウンタ出力信号
11cTRのクロックφS周期未満の誤差分を示す。
ャリー人力に供給される。加算器104は、周期整数分
271と水平標準周期値105及びキャリー出力103
を加算する。水平標準周期値105は、水平周期信号I
I S P Sがゼロの場合に標準的なビデオ信号の周
期となるように設定されている。加算器104の出力1
06は一致検出回路107において水平カウンタ出力信
号II CT Rとの一致が取られ水平カウンタリセッ
ト信号108を発生する。水平カウンタリセット信号1
08は水平カウンタ109をリセットし、゛また同時に
前述のラッチ回路102にクロックを供給する。例えば
周期少数骨272の値が0.25とすれば、加算器10
1のキャリー出力103は4水平周期に1回“1“とな
りクロックφSを基本クロックとする水平周期を1クロ
ック分補正する。そしてラッチ回路102の出力の水平
カウンタ捕正信号llCΔτは、水平カウンタ出力信号
11cTRのクロックφS周期未満の誤差分を示す。
水平位相誤差検出回路24には、水平カウンタ出力信号
+1cTRと、水平カウンタ捕正信号+1cΔτと、水
平−クロック間位相検出回路19からの水平同期検出信
号IIsと、位相補正信号C8Δτが供給されている。
+1cTRと、水平カウンタ捕正信号+1cΔτと、水
平−クロック間位相検出回路19からの水平同期検出信
号IIsと、位相補正信号C8Δτが供給されている。
この水平位相誤差検出回路24は、水平同期検出回路1
7で検出された水平同期検出信号IIsと、デジタル制
御発振器21との位相誤差を高精度で求めて水平カウン
タ109の水平カウンタ出力信号II CT Rの位相
をクロック周期より高精度で制御するようにするもので
ある。ラッチ回路110は水平同期検出信号JISが発
生したとき水平カウンタ出力信号+1CTRの値をラッ
チする。ラッチ回路110の出力111は減算ri11
2に供給され、位相補正信号C3Δτを減算され、この
結果はさらに減算器113に供給され水平カウンタ補正
信号11CΔτを減算される。従って、水平同期検出信
号Itsの検出時点を水平カウンタ出力信号の値に置換
え、かつ、前記検出時点と水平カウンタ109自身の位
相誤差をクロックφS周期未満で修正することになる。
7で検出された水平同期検出信号IIsと、デジタル制
御発振器21との位相誤差を高精度で求めて水平カウン
タ109の水平カウンタ出力信号II CT Rの位相
をクロック周期より高精度で制御するようにするもので
ある。ラッチ回路110は水平同期検出信号JISが発
生したとき水平カウンタ出力信号+1CTRの値をラッ
チする。ラッチ回路110の出力111は減算ri11
2に供給され、位相補正信号C3Δτを減算され、この
結果はさらに減算器113に供給され水平カウンタ補正
信号11CΔτを減算される。従って、水平同期検出信
号Itsの検出時点を水平カウンタ出力信号の値に置換
え、かつ、前記検出時点と水平カウンタ109自身の位
相誤差をクロックφS周期未満で修正することになる。
減算器113の出力は減算器114に供給され、水平カ
ウンタ目標位相t(r c f’が減算される。減算器
114の出力116は、リミッタ117に供給され誤差
の大きい信号が制限され、水平位相誤差信号II S
E Rとしてループフィルタ26に供給される。
ウンタ目標位相t(r c f’が減算される。減算器
114の出力116は、リミッタ117に供給され誤差
の大きい信号が制限され、水平位相誤差信号II S
E Rとしてループフィルタ26に供給される。
ループフィルタ26は、フィードバックループ系の安定
度、収束時間等を決定する。この実施例では、入力の水
平位相誤差信号HS E Rに対し、係数乗算器118
で係数aを乗算し加算器119とラッチ回路120で積
分したものと、水平位相誤差信号H8ERに対し係数乗
算器121で係数すを乗算したものとを加算器122で
加算している。加算器122の出力123はリミッタ1
24を介して水平周期信号II S P Sとしてデジ
タル制御発振器21に供給される。リミッタ124は水
平周期信号II S P Sを、デジタル制御発振器2
1の発振周期の対応範囲内のレベルに制限するためのも
のである。
度、収束時間等を決定する。この実施例では、入力の水
平位相誤差信号HS E Rに対し、係数乗算器118
で係数aを乗算し加算器119とラッチ回路120で積
分したものと、水平位相誤差信号H8ERに対し係数乗
算器121で係数すを乗算したものとを加算器122で
加算している。加算器122の出力123はリミッタ1
24を介して水平周期信号II S P Sとしてデジ
タル制御発振器21に供給される。リミッタ124は水
平周期信号II S P Sを、デジタル制御発振器2
1の発振周期の対応範囲内のレベルに制限するためのも
のである。
以上のフィードバックループ制御により、第11図に示
すようにデジタル発振器の出力が水平カウンタ目標値t
(r e fとなる位相に水平同期検出信号H3が位置
するようになる。
すようにデジタル発振器の出力が水平カウンタ目標値t
(r e fとなる位相に水平同期検出信号H3が位置
するようになる。
第5図は第1図のフライバック−クロック間位相検出回
路28の具体的回路を示している。フライバックパルス
HFBはゲートディレィ回路200に供給される。ゲー
トディレィ回路20.0は、インバータのゲート遅延素
子を28個直列接続して構成されている。これは本実施
例ではクロック周期に対応するゲートディレィの段数を
最大28段と想定したためである。このゲート遅延素子
の単位遅延量は、集積化を考えた場合素子のばらつき、
温度変化等で変化することが考えられるが、ここでは1
ゲート遅延がクロックφS周期の1/20の遅延量の場
合を考える。ラッチ回路202はクロックφSの立上が
りのタイミングでゲートディレィの出力d1〜d28を
ラッチする。そして、1個目のゲート遅延素子の出力d
lのラッチ出力は、フライバックパルスHPBをサンプ
リングクロックφSに同期化させた信号FBTとして導
出される。この信号FBTは更にラッチ回路203に供
給され、クロックφSの反転信号でラッチされる。そし
てラッチ回路203の出力204はラッチ回路205の
ラッチパルスとして利用される。このラッチ回路205
の27ビツトの内容は計数回路206に供給される。計
数回路206は27ビツトの中の1の個数を数え、結果
をゲートディレィ単位のフライバック−クロック間位相
情報、つまり、クロックφSに対する位相成分PBΔτ
として出力する。
路28の具体的回路を示している。フライバックパルス
HFBはゲートディレィ回路200に供給される。ゲー
トディレィ回路20.0は、インバータのゲート遅延素
子を28個直列接続して構成されている。これは本実施
例ではクロック周期に対応するゲートディレィの段数を
最大28段と想定したためである。このゲート遅延素子
の単位遅延量は、集積化を考えた場合素子のばらつき、
温度変化等で変化することが考えられるが、ここでは1
ゲート遅延がクロックφS周期の1/20の遅延量の場
合を考える。ラッチ回路202はクロックφSの立上が
りのタイミングでゲートディレィの出力d1〜d28を
ラッチする。そして、1個目のゲート遅延素子の出力d
lのラッチ出力は、フライバックパルスHPBをサンプ
リングクロックφSに同期化させた信号FBTとして導
出される。この信号FBTは更にラッチ回路203に供
給され、クロックφSの反転信号でラッチされる。そし
てラッチ回路203の出力204はラッチ回路205の
ラッチパルスとして利用される。このラッチ回路205
の27ビツトの内容は計数回路206に供給される。計
数回路206は27ビツトの中の1の個数を数え、結果
をゲートディレィ単位のフライバック−クロック間位相
情報、つまり、クロックφSに対する位相成分PBΔτ
として出力する。
第6図はフライバック−クロック間位相検出回路28の
タイミングチャートの例を示す。フライバックパルスI
IFBの位相検出は、1個目のゲートディレィ出力d1
を基準として行われる。図の例ではゲートディレィ出力
dllまでが1”となっており、これがフライバックパ
ルスI(PI3のクロックφSに対する遅延情報となる
。つまり、クロックφSに対する位相成分PBΔτは1
0単位ゲート分であることを示している。(単位ゲート
遅延未満は切捨てられる)。このように、フライバック
パルスHPBは、クロックφSに同期化した信号FBT
と、クロックφSに対するずれを示す位相成分PBΔτ
とに分けられる。
タイミングチャートの例を示す。フライバックパルスI
IFBの位相検出は、1個目のゲートディレィ出力d1
を基準として行われる。図の例ではゲートディレィ出力
dllまでが1”となっており、これがフライバックパ
ルスI(PI3のクロックφSに対する遅延情報となる
。つまり、クロックφSに対する位相成分PBΔτは1
0単位ゲート分であることを示している。(単位ゲート
遅延未満は切捨てられる)。このように、フライバック
パルスHPBは、クロックφSに同期化した信号FBT
と、クロックφSに対するずれを示す位相成分PBΔτ
とに分けられる。
次に第1図のゲートディレィモニタ回路32について、
第7図、第8図、第9図を参照して説明する。第7図は
ゲートディレィモニタ回路32の回路ブロックを示して
いる。ゲートディレィ回路300は、例えば31個のゲ
ート遅延素子で構成され、集積化する場合は他のゲート
ディレィ回路の近くに構成され、相互のディレィ量の差
を無視できるように図られる。ゲートディレィ回路30
0の入力としては、サンプリングクロックφSが利用さ
れ、各ゲート遅延素子の出力dl〜d31はラッチ回路
301に供給される。ラッチ回路301はタイミング発
生回路302からのタイミング信号303で、各ゲート
遅延素子の出力di−d31をラッチし、その出力を並
列シフトレジスタ308に供給する。第8図はゲート遅
延素子の出力d1〜d31をタイミング信号303でラ
ッチするようすを示している。タイミング信号303の
立上がり位相は、第8図に示した位相を中心とし±2ゲ
ートディレィ分程度の位相ずれを許容するように設計さ
れている。第8図のタイミングチャートの例ではゲート
ディレィ20段分がクロックφSの1周期に相当し、ラ
ッチ回路301の出力の値は、左から” 110000
000000111111盲110000ooooo
’ となる。次にこのデータを用いてクロックφSの周
期はゲートディレィの何個分に相当するかの検出が行わ
れる。第7図のカウンタ304は、クロックφSをクロ
ックとする6ビツトのカウンタである。タイミング発生
回路302は、カウンタ出力305に従って、第9図の
タイミングチャートに示すように、タイミング信号30
3.306.307を発生する。タイミング信号306
は並列シフトレイジスタ308のロードパルスとして用
いられ、タイミング信号307はクロックとして用いら
れる。並列シフトレジスタ308は、32ビツトの並列
入力を直列出力に変換し、この出力309を第1立ち下
がり検出回路311及び第2立ち下がり検出回路311
に供給する。
第7図、第8図、第9図を参照して説明する。第7図は
ゲートディレィモニタ回路32の回路ブロックを示して
いる。ゲートディレィ回路300は、例えば31個のゲ
ート遅延素子で構成され、集積化する場合は他のゲート
ディレィ回路の近くに構成され、相互のディレィ量の差
を無視できるように図られる。ゲートディレィ回路30
0の入力としては、サンプリングクロックφSが利用さ
れ、各ゲート遅延素子の出力dl〜d31はラッチ回路
301に供給される。ラッチ回路301はタイミング発
生回路302からのタイミング信号303で、各ゲート
遅延素子の出力di−d31をラッチし、その出力を並
列シフトレジスタ308に供給する。第8図はゲート遅
延素子の出力d1〜d31をタイミング信号303でラ
ッチするようすを示している。タイミング信号303の
立上がり位相は、第8図に示した位相を中心とし±2ゲ
ートディレィ分程度の位相ずれを許容するように設計さ
れている。第8図のタイミングチャートの例ではゲート
ディレィ20段分がクロックφSの1周期に相当し、ラ
ッチ回路301の出力の値は、左から” 110000
000000111111盲110000ooooo
’ となる。次にこのデータを用いてクロックφSの周
期はゲートディレィの何個分に相当するかの検出が行わ
れる。第7図のカウンタ304は、クロックφSをクロ
ックとする6ビツトのカウンタである。タイミング発生
回路302は、カウンタ出力305に従って、第9図の
タイミングチャートに示すように、タイミング信号30
3.306.307を発生する。タイミング信号306
は並列シフトレイジスタ308のロードパルスとして用
いられ、タイミング信号307はクロックとして用いら
れる。並列シフトレジスタ308は、32ビツトの並列
入力を直列出力に変換し、この出力309を第1立ち下
がり検出回路311及び第2立ち下がり検出回路311
に供給する。
第1立ち下がり検出回路310は、出力309の最初の
立ち下がりの時点でカウンタ304の内容をラッチする
。第2立ち下がり検出回路311は、出力309の2番
目の立ち下がりの時点でカウンタ304の内容をラッチ
する。第1、第2立ち下がり検出回路301.302の
ラッチ出力は減算器312に供給され、その差が算出さ
れる。第9図の例では第1立ち下がり検出回路310の
内容が“010010” (10進数では18)、第2
立ち下がり検出回路311内容が“100110” (
10進数では38)である。従って減算器312の出力
313は、この場合20となり、クロックφS周期に相
当するゲートディレィ段数と同じである。この値が予め
定めた値と異なる場合は、ディレィ素子の遅延量がオフ
セットしたことであり、他のゲートディレィ回路にも同
様なオフセットが生じているとみなせる。よってこの出
力313は、タイミング信号315のタイミングでラッ
チ回路314にラッチされ、ディレィ量モニタ信号GD
Nとして用いられる。このように、クロックφS周期に
相当するゲートディレィ量は常にモニタされることにな
る。
立ち下がりの時点でカウンタ304の内容をラッチする
。第2立ち下がり検出回路311は、出力309の2番
目の立ち下がりの時点でカウンタ304の内容をラッチ
する。第1、第2立ち下がり検出回路301.302の
ラッチ出力は減算器312に供給され、その差が算出さ
れる。第9図の例では第1立ち下がり検出回路310の
内容が“010010” (10進数では18)、第2
立ち下がり検出回路311内容が“100110” (
10進数では38)である。従って減算器312の出力
313は、この場合20となり、クロックφS周期に相
当するゲートディレィ段数と同じである。この値が予め
定めた値と異なる場合は、ディレィ素子の遅延量がオフ
セットしたことであり、他のゲートディレィ回路にも同
様なオフセットが生じているとみなせる。よってこの出
力313は、タイミング信号315のタイミングでラッ
チ回路314にラッチされ、ディレィ量モニタ信号GD
Nとして用いられる。このように、クロックφS周期に
相当するゲートディレィ量は常にモニタされることにな
る。
第10図は、第1図のディレイ−クロック単位補正回路
34、フライバック位相誤差検出回路36、フライバッ
クループフィルタ40、水平ドライブ位相発生回路41
、クロック−ディレィ単位補正回路44及び水平ドライ
ブ発生回路46の構成を更に詳しく示している。
34、フライバック位相誤差検出回路36、フライバッ
クループフィルタ40、水平ドライブ位相発生回路41
、クロック−ディレィ単位補正回路44及び水平ドライ
ブ発生回路46の構成を更に詳しく示している。
この回路ループでは水平フライバックパルスII FB
の立上がりの位相を、水平画面位置制御信号II P
11と一致させるように水平ドライブパルスの位相を制
御し、また水平ドライブパルスの幅を、水平ドライブパ
ルス幅制御信号+1Pνに従い制御している。第11図
は上記の回路の動作時の各部のタイミングチャートを示
している。ゲートディレィ単位の位相成分1)BΔτは
割算器400で、ディレィ量モニタ信号GDNで割算さ
れ、クロック単位の少数骨の値に変換され、フライバッ
ク位相補正信号FBΔτlとして出力されフライバック
位相誤差検出回路36に供給される。割算器400では
位相成分PBΔτで現わされるゲートディレィの段数骨
(ディレィ量)が、クロックφS周期に正規化されてい
ることになる。
の立上がりの位相を、水平画面位置制御信号II P
11と一致させるように水平ドライブパルスの位相を制
御し、また水平ドライブパルスの幅を、水平ドライブパ
ルス幅制御信号+1Pνに従い制御している。第11図
は上記の回路の動作時の各部のタイミングチャートを示
している。ゲートディレィ単位の位相成分1)BΔτは
割算器400で、ディレィ量モニタ信号GDNで割算さ
れ、クロック単位の少数骨の値に変換され、フライバッ
ク位相補正信号FBΔτlとして出力されフライバック
位相誤差検出回路36に供給される。割算器400では
位相成分PBΔτで現わされるゲートディレィの段数骨
(ディレィ量)が、クロックφS周期に正規化されてい
ることになる。
つまり、1ゲート遅延素子のプレイ量をΔtとし、クロ
ックφS周期をTsとした場合にディレィ量モニタ信号
GDNは GDN = Ts/Δt であり、 FBΔr / GDN = FBΔτ×Δt/Ts
となる。
ックφS周期をTsとした場合にディレィ量モニタ信号
GDNは GDN = Ts/Δt であり、 FBΔr / GDN = FBΔτ×Δt/Ts
となる。
フライバック位相誤差検出回路36のラッチ回路401
は、水平フライバックパルスIIFBのタイミングで、
水平カウンタ出力信号II CT Rをランチし、水平
フライバックパルスHPBのタイミングを水平カウンタ
の計数値としてとらえる。しかし、この値にはフライバ
ック位相補正信号FBΔτ1と水平カウンタ補正信号+
ICΔτ分が考慮されていない。
は、水平フライバックパルスIIFBのタイミングで、
水平カウンタ出力信号II CT Rをランチし、水平
フライバックパルスHPBのタイミングを水平カウンタ
の計数値としてとらえる。しかし、この値にはフライバ
ック位相補正信号FBΔτ1と水平カウンタ補正信号+
ICΔτ分が考慮されていない。
このためラッチ回路401の出力402からは、減算器
403にてフライバック位相補正信号FI3Δτ1が引
かれ、減算器404にて水平カウンタ補正信号11CΔ
τが引かれる。さらにその結果からは、減算器405に
て水平画面位置制御信号11 P 11が引かれる。こ
れにより水平フライバックパルス肝Bと水平画面位置制
御信号II P Hとの位相関係は、クロックφS周期
よりも細かく、かつゲートディレィ量のオフセット分を
も含めた精度で求められることになる。減算器405の
出力はリミッタ406を介してフライバック位相誤差信
号FPERとして導出され、フライバックループフィル
タ39の係数乗算器407に供給される。係数乗算器4
07では係数Cが乗算され、この結果の信号は加算′r
:r408とラッチ回路409で積分され、水平ドライ
ブ−フライバックパルス間位相制御信号DFBとして導
出される。水平ドライブ−フライバックパルス間位相制
御信号DFBは、減算器410において水平画面位置制
御信号HPHから引かれ、この結果に対して加算器41
1において水平カウンタ補正信号HCΔτが加算される
。従って水平ドライブ−フライバックパルス間位相制御
信号DPBが零ならば、そのままの水平画面位置制御信
号11PIIに対して水平カウンタ補正信号11cΔτ
が加算され、水平カウンタのもつ位相ずれ分が修正され
ることになる。加算器411の出力は水平ドライブパル
スIIDを発生させる位相を示しており、上位ビットの
整数分412は一致検出回路413に供給され、下位ビ
ットの少数骨は、水平ドライブ−クロック間位相補正信
号II OCRとしてクロック−ディレィ単位補正回路
44を構成する乗算器420に供給される。
403にてフライバック位相補正信号FI3Δτ1が引
かれ、減算器404にて水平カウンタ補正信号11CΔ
τが引かれる。さらにその結果からは、減算器405に
て水平画面位置制御信号11 P 11が引かれる。こ
れにより水平フライバックパルス肝Bと水平画面位置制
御信号II P Hとの位相関係は、クロックφS周期
よりも細かく、かつゲートディレィ量のオフセット分を
も含めた精度で求められることになる。減算器405の
出力はリミッタ406を介してフライバック位相誤差信
号FPERとして導出され、フライバックループフィル
タ39の係数乗算器407に供給される。係数乗算器4
07では係数Cが乗算され、この結果の信号は加算′r
:r408とラッチ回路409で積分され、水平ドライ
ブ−フライバックパルス間位相制御信号DFBとして導
出される。水平ドライブ−フライバックパルス間位相制
御信号DFBは、減算器410において水平画面位置制
御信号HPHから引かれ、この結果に対して加算器41
1において水平カウンタ補正信号HCΔτが加算される
。従って水平ドライブ−フライバックパルス間位相制御
信号DPBが零ならば、そのままの水平画面位置制御信
号11PIIに対して水平カウンタ補正信号11cΔτ
が加算され、水平カウンタのもつ位相ずれ分が修正され
ることになる。加算器411の出力は水平ドライブパル
スIIDを発生させる位相を示しており、上位ビットの
整数分412は一致検出回路413に供給され、下位ビ
ットの少数骨は、水平ドライブ−クロック間位相補正信
号II OCRとしてクロック−ディレィ単位補正回路
44を構成する乗算器420に供給される。
一致検出回路413は、水平カウンタ出力信号HCT
Rと、上位ビットの整数分412が一致したときに水平
ドライブ立上がりタイミング信号11DTを発生し水平
ドライブ幅カウンタ414のリセット端子に供給する。
Rと、上位ビットの整数分412が一致したときに水平
ドライブ立上がりタイミング信号11DTを発生し水平
ドライブ幅カウンタ414のリセット端子に供給する。
比較器415は水平ドライブ幅カウンタ414の出力と
水平幅制御信号11Pνとを比較し、クロックφS単位
の水平ドライブパルス416を水平ドライブ立上がりタ
イミング信号11DTが得られた時点から水平幅制御信
号1(PWが指定する期間発生し、これをゲートディレ
ィ回路417に供給する。ゲートディレィ回路417は
、先のゲートディレィ回路200と同様に28段のゲー
ト遅延素子で構成され、28個のディレィ出力は418
は、選択回路419に供給される。一方、乗算器420
は水平ドライブ−クロック間位相補正信号HDCRとデ
ィレィ量モニタ信号GDNを乗算し、その結果を、デー
トディレィ単位の水平ドライブ−クロック間位相補正信
号110CRIとして出力する。
水平幅制御信号11Pνとを比較し、クロックφS単位
の水平ドライブパルス416を水平ドライブ立上がりタ
イミング信号11DTが得られた時点から水平幅制御信
号1(PWが指定する期間発生し、これをゲートディレ
ィ回路417に供給する。ゲートディレィ回路417は
、先のゲートディレィ回路200と同様に28段のゲー
ト遅延素子で構成され、28個のディレィ出力は418
は、選択回路419に供給される。一方、乗算器420
は水平ドライブ−クロック間位相補正信号HDCRとデ
ィレィ量モニタ信号GDNを乗算し、その結果を、デー
トディレィ単位の水平ドライブ−クロック間位相補正信
号110CRIとして出力する。
ここで選択回路419は、水平ドライブ−クロック間位
相補正信号110CRIの内容に従って、ゲートディレ
ィ段の出力を選択し、これを水平ドライブパルス110
として導出する。
相補正信号110CRIの内容に従って、ゲートディレ
ィ段の出力を選択し、これを水平ドライブパルス110
として導出する。
この発明は特にゲートディレィモニタ回路32を用いる
ことに特徴を存する。サンプリングクロックφSを基本
にして動作し、かつゲートディレィ回路を用いるシステ
ムにおいて、遅延素子自体にオフセットが有った場合ま
たは生じた場合には、システムの同期関係に重要な影響
を与えることになる。しかしこの発明ではゲートディレ
ィモニタ回路32からのディレィ量モニタ信号GDNを
有効に活用するものである。
ことに特徴を存する。サンプリングクロックφSを基本
にして動作し、かつゲートディレィ回路を用いるシステ
ムにおいて、遅延素子自体にオフセットが有った場合ま
たは生じた場合には、システムの同期関係に重要な影響
を与えることになる。しかしこの発明ではゲートディレ
ィモニタ回路32からのディレィ量モニタ信号GDNを
有効に活用するものである。
第12図は、実施例の中からフライバックパルスの正確
な位相データを得る構成を抽出して示している。このブ
ロックにおいて、水平カウンタ109からの信号HCT
Rは完全に補正された正確なものとして説明する。フ
ライバック−クロック間位相検出回路28からは、クロ
ックφSに同期化した信号FBTと、クロックφSとフ
ライバックパルスHFBとのずれを示す位相成分PBΔ
τが得られる。水平カウンタ109の出力信号II C
T I?は、信号FBTのタイミングでラッチ回路40
1にラッチされるから、信号FBTのタイミングが水平
カウンタ109の計数内容で置換えられたことになる。
な位相データを得る構成を抽出して示している。このブ
ロックにおいて、水平カウンタ109からの信号HCT
Rは完全に補正された正確なものとして説明する。フ
ライバック−クロック間位相検出回路28からは、クロ
ックφSに同期化した信号FBTと、クロックφSとフ
ライバックパルスHFBとのずれを示す位相成分PBΔ
τが得られる。水平カウンタ109の出力信号II C
T I?は、信号FBTのタイミングでラッチ回路40
1にラッチされるから、信号FBTのタイミングが水平
カウンタ109の計数内容で置換えられたことになる。
ラッチ回路401の出力は、位Ill成分FBΔτが考
慮されていないので、減算器403においてラッチ回路
401の出力から位相成分FBΔτを差引いてやればよ
い。しかしこの発明では、位相成分FBΔτ自体にも、
ディレィ素子による位相ずれ成分が含まれる可能性を考
慮にいれるもので、位相成分PBΔτを乗算器400に
通してから減算器403゛に供給している。乗算器40
0では、先にも説明したようにディレィ量モニタ信号G
DNを用いて、位相成分PBΔτの修正が行われる。
慮されていないので、減算器403においてラッチ回路
401の出力から位相成分FBΔτを差引いてやればよ
い。しかしこの発明では、位相成分FBΔτ自体にも、
ディレィ素子による位相ずれ成分が含まれる可能性を考
慮にいれるもので、位相成分PBΔτを乗算器400に
通してから減算器403゛に供給している。乗算器40
0では、先にも説明したようにディレィ量モニタ信号G
DNを用いて、位相成分PBΔτの修正が行われる。
[発明の効果]
以上説明したようにこの発明によると、水平同期再生の
高精度化が可能であり、デジタル処理によ、ろ水平同期
再生のジッタを低減でき、またゲートディレィ回路のデ
ィレィ量の変化にも自動的に対応できるのでデジタル水
平同期回路の集積化を大幅に改善できた。
高精度化が可能であり、デジタル処理によ、ろ水平同期
再生のジッタを低減でき、またゲートディレィ回路のデ
ィレィ量の変化にも自動的に対応できるのでデジタル水
平同期回路の集積化を大幅に改善できた。
第1図はこの発明の一実施例を示すブロック図、第2図
は水平同期信号立上がり部のタイムチャート、第3図は
水平−クロック間位相検出回路のブロック図、第4図は
ディジタル制御発振器、水平位相誤差検出回路及び水平
ループフィルタのブロック図、相5図はフライバック−
クロック間位相検出回路のブロック図、第6図は第5図
の回路のタイミングチャート、第7図はゲートディレィ
モニタ回路のブロック図、第8図は第7図の回路のタイ
ミングチャート、第9図も第7図の回路のタイミングチ
ャート、第10図はディレイ−クロック単位補正回路、
フライバック位相誤差検出回路、フライバックループフ
ィルタ、水平ドライブ位相発生回路、クロック−ディレ
ィ単位補正回路及び水平ドライブ発生回路のブロック図
、第11図は水平同期回路の動作時のタイミングチャー
ト、第12図は第1図の回路の一部を取出して示す回路
図である。 12・・・アナログディジタル変換器、14・・・同期
分離回路、17・・・水平同期検出回路、19・・・水
平−クロック間位相検出回路、21・・・ディジタル制
御発振器、24・・・水平位相誤差検出回路、26・・
・水平ループフィルタ、28・・・フライバック−クロ
ック間位相検出回路、32・・・ゲートディレィモニタ
回路、34・・・フライバックループフィルタ、41・
・・水平ドライブ位相発生回路、200・・・ゲートデ
ィレィ回路。 出願人代理人 弁理士 鈴江武彦 の く1 〉 r) へ 一一一−H−−−−− 立ち上91L層L(汀津1
303゛
は水平同期信号立上がり部のタイムチャート、第3図は
水平−クロック間位相検出回路のブロック図、第4図は
ディジタル制御発振器、水平位相誤差検出回路及び水平
ループフィルタのブロック図、相5図はフライバック−
クロック間位相検出回路のブロック図、第6図は第5図
の回路のタイミングチャート、第7図はゲートディレィ
モニタ回路のブロック図、第8図は第7図の回路のタイ
ミングチャート、第9図も第7図の回路のタイミングチ
ャート、第10図はディレイ−クロック単位補正回路、
フライバック位相誤差検出回路、フライバックループフ
ィルタ、水平ドライブ位相発生回路、クロック−ディレ
ィ単位補正回路及び水平ドライブ発生回路のブロック図
、第11図は水平同期回路の動作時のタイミングチャー
ト、第12図は第1図の回路の一部を取出して示す回路
図である。 12・・・アナログディジタル変換器、14・・・同期
分離回路、17・・・水平同期検出回路、19・・・水
平−クロック間位相検出回路、21・・・ディジタル制
御発振器、24・・・水平位相誤差検出回路、26・・
・水平ループフィルタ、28・・・フライバック−クロ
ック間位相検出回路、32・・・ゲートディレィモニタ
回路、34・・・フライバックループフィルタ、41・
・・水平ドライブ位相発生回路、200・・・ゲートデ
ィレィ回路。 出願人代理人 弁理士 鈴江武彦 の く1 〉 r) へ 一一一−H−−−−− 立ち上91L層L(汀津1
303゛
Claims (3)
- (1)アナログビデオ信号を所定のサンプリングクロッ
クにてデジタルビデオ信号に変換するアナログデジタル
変換器と、 前記デジタルビデオ信号から水平同期信号を検出し水平
同期検出信号を発生する水平同期検出回路と、 水平フライバック信号を入力とし、複数の遅延素子によ
り水平フライバック遅延信号列を得るフライバックディ
レイ回路と、 前記水平フライバック遅延信号列およびサンプリングク
ロックを入力とし、前記サンプリングクロックに位相を
同期化した水平フライバック同期化信号及びサンプリン
グクロック周期内における前記水平フライバック信号の
位相を前記遅延素子の段数で示す位相成分信号を得るフ
ライバック−サンプリングクロック間位相検出回路と、 前記サンプリングクロックを遅延素子列に供給し、遅延
素子のディレイ量と前記サンプリングクロック周期との
関係をモニタし、ディレイ量信号を発生する遅延モニタ
回路と、 前記位相成分信号を前記ディレイ量信号により前記サン
プリングクロック単位に補正しフライバック修正出力を
得るディレイ−クロック単位補正回路と、 前記水平同期検出信号、前記水平フライバック同期化信
号、前記フライバック修正出力を入力とし、前記水平同
期検出信号と水平フライバック同期化信号の位相関係を
示すデータを発生しこのデータを前記フライバック修正
出力で修正し、この結果として水平ドライブ−フライバ
ックパルス間位相制御信号を導出する手段と、 前記水平ドライブ−フライバックパルス間位相制御信号
と前記水平同期検出信号とを入力とし、前記水平同期検
出信号の位相を前記水平ドライブ−フライバックパルス
間位相制御信号により補正した水平ドライブ立上がりタ
イミング信号を発生する手段と、 前記水平ドライブ立上がりタイミング信号を基準として
水平ドライブパルスを発生する水平ドライブ発生手段と
を具備したことを特徴とするデジタル同期回路。 - (2)前記水平同期検出信号は、水平カウンタからのカ
ウンタ出力信号であり、前記水平ドライブ立上がりタイ
ミング信号を発生する手段は、水平画面位置制御信号か
ら前記水平ドライブ−フライバックパルス間位相制御信
号を減算する減算器と、この減算器の出力と前記カウン
タ出力信号が一致したときに前記水平ドライブ立上がり
タイミング信号を得る一致検出回路を具備したことを特
徴とする特許請求の範囲第1項記載のデジタル同期回路
。 - (3)前記水平同期検出信号は、水平カウンタからのカ
ウンタ出力信号であり、前記水平ドライブ立上がりタイ
ミング信号を発生する手段は、水平画面位置制御信号か
ら前記水平ドライブ−フライバックパルス間位相制御信
号を減算する減算器と、この減算器の出力と前記カウン
タ出力信号が一致したときに前記水平ドライブ立上がり
タイミング信号を得る一致検出回路と、前記タイミング
信号によりカウントを開始する水平ドライブ幅カウンタ
と、この水平ドライブ幅カウンタの出力と水平振幅制御
信号を比較し、一致したときにパルスを出力する比較器
と、前記パルスが供給されたときからこのパルスを遅延
した遅延量の異なる複数のパルスを作るゲートディレイ
回路と、このゲートディレイ回路の前記複数のパルスの
なかから、前記ディレイ量信号に比例したディレイ量の
パルスを選択して最終的な水平ドライブパルスとする選
択手段とを具備したことを特徴とする特許請求の範囲第
1項記載のデジタル同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25528385A JPH0810904B2 (ja) | 1985-11-14 | 1985-11-14 | デジタル同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25528385A JPH0810904B2 (ja) | 1985-11-14 | 1985-11-14 | デジタル同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62115974A true JPS62115974A (ja) | 1987-05-27 |
JPH0810904B2 JPH0810904B2 (ja) | 1996-01-31 |
Family
ID=17276603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25528385A Expired - Lifetime JPH0810904B2 (ja) | 1985-11-14 | 1985-11-14 | デジタル同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0810904B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002027282A (ja) * | 2000-07-10 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
JP2010263378A (ja) * | 2009-05-01 | 2010-11-18 | Fujitsu Ten Ltd | 映像信号処理装置および映像信号処理方法 |
-
1985
- 1985-11-14 JP JP25528385A patent/JPH0810904B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002027282A (ja) * | 2000-07-10 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
JP2010263378A (ja) * | 2009-05-01 | 2010-11-18 | Fujitsu Ten Ltd | 映像信号処理装置および映像信号処理方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0810904B2 (ja) | 1996-01-31 |
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