JPS62115974A - デジタル同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野〕 この発明はデジタルテレビジョン受像機の水平同期回路
として用いられるデジタル同期回路に関する。

［発明の技術的背景］ 最近の半導体技術の進歩により家庭用テレビジョン受像
機においても、ビデオ信号以降の信号処理をデジタル化
するテレビジョン受像機が実用化されている。このデジ
タルテレビジョン受像機は、色復調の容易さなどからサ
ンプリングクロックの周波数は、色副搬送波周波数の４
倍に選び、カラーバースト信号に位相同期させる場合が
多い。

ＮＴＳＣ信号の場合でこのサンプリングクロック周波数
は約１４．３Ｍ　Ｈｚ、周期７０ｎｓｅｃである。デジ
タルテレビジョンはこのサンプリングクロックをシステ
ムの基本クロックとして動作するものであるが、水平同
期回路においては、この基本クロックの１クロック分の
７０ｎｓｅｃのジッタでさえも画面に大きな悪影響を与
える。このため水平同期回路における位相検出、水平ド
ライブパルス発生部の動作をこの基本クロック以上の高
精度で行ない、ジッタの少ない水平同期回路が望まれて
いる。

［発明の目的］ この発明は上記の事情に鑑みてなされたもので、デジタ
ル水平同期回路をそのシステムの基本クロック以上の精
度で動作させることができ、同期再生におけるジッタを
低減し、かつ集積化に適したデジタル同期回路を提供す
ることを目的とする。

［発明の概要］ この発明は、第１図に示すように同期回路で使用される
同期信号と、システムの基本となるサンプリングクロッ
クとの間の位相誤差情報を検出するにあたって、遅延素
子を用いた検出を行なう場合、その遅延素子自体のオフ
セットをモニタにより検出し、この検出情報により更に
高い精度の同期信号位相補正を得られるようにするもの
である。

［発明の実施例］ 以下この発明の実施例を図面を参照して説明する。

第１図に示す入力端子１１には、アナログビデオ信号Ａ
ＶＳが供給され、この信号はアナログデジタル変換器１
２においてデジタルビデオ信号ＤＶＳに変換される。ア
ナログデジタル変換器１２においては、サンプリングク
ロックφＳが用いられ、本実施例では色副搬送波周波数
の４倍に選ばれている。またこのサンプリングクロック
φＳは、システム全体の基本クロックとなる。デジタル
ビデオ信号ＤＶＳは、同期分離回路１４及び水平−クロ
ック間位相検出回路１９に供給される。

同期分離回路１４は、デジタルビデオ信号ＤＶＳと同期
分離レベルｓｅｐとの比較を行ない同期信号を分離し、
複合同期信号Ｃ３を出力する。複合同期信号Ｃ３が供給
される水平同期検出回路１７は、水平同期検出信号ＩＩ
ｓを分離し、水平−クロック間位相検出回路１９及び水
平位相誤差検出回路２４に供給する。水平−クロック間
位相検出回路１９は、水平同期検出信号Ｉｔｓが得られ
たとき、デジタルビデオ信号ＤＶＳ及び同期分離レベル
ＳＥＰの値から所定の演算を行ないサンプリングクロッ
ク周期内の水平同期信号の位相成分を検出し、これを位
相補正信号Ｃ８Δτとして出力する。（この位相補正信
号Ｃ３Δτを得る手段は第２図、第３図で説明される）
。

デジタル制御発振器２１は、水平カウンタ出力信号ＨＣ
ＴＲと水平カウンタ補正信号ＨＣΔτを発生する。水平
位相誤差検出回路２４は、水平同期検出信号ＩＩｓ及び
位相補正信号Ｃ３Δτと、水平カウンタ出力信号Ｉｆ　
ＣＴ　Ｒ及び水平カウンタ補正信号＋１ＣΔτを入力と
し、検出された水平同期信号とデジタル制御発振器の出
力との位相を比較し、水平位相誤差信号ＩＩ　Ｓ　Ｅ　
Ｒを発生する。水平位相誤差信号Ｈ３ＥＲは、水平ルー
プフィルタ２６に導かれる。水平ループフィルタ２６は
フィードバックループ制御が安定に行われるようにこの
制御に時定数を与えるものであり、水平周期信号ＨＳＰ
Ｓを出力する。水平周期信号Ｈ３Ｐ５は、デジタル制御
発振器２１に導入され、発振器の周期を制御する。水平
周期信号Ｉｔ　Ｓ　Ｐ　Ｓは、デジタル制御発振器２１
に供給され発振周期を制御する。（このループに付いて
は第４図において詳しく説明する）。以上の制御ループ
はデジタル制御発振器２１の出力信号がデジタルビデオ
信号中の水平同期信号に対し所定の位相となるように動
作し、この場合、位相補正信号Ｃ８Δτを用いた同期修
正とともに、デジタル制御発振器２１内部の水平カウン
タ自身のオフセットによる狂いも水平カウンタ補正信号
ＨｅΔτにより修正される。

フライバック−クロック間位相検出回路２８は、サンプ
リングクロックφＳとの位相関係の定まっていない水平
フライバックパルスＩＩＦＢを入力とし、このフライバ
ックパルスＨＰＨのサンプリングクロックφＳに対する
位相成分をインバータゲートで構成されるゲート遅延素
子を用い検出し、フライバックパルスＨＦＢをサンプリ
ングクロックφＳに同期化させた信号ＰＯＴを得るとと
もにサンプリングクロックφＳに対する位相成分ＰＢΔ
τを得る。

（このフライバック−クロック間位相検出回路２８の具
体的構成は第５図で説明する）。

ゲートディレィモニタ回路３２は、ゲート遅延素子出力
とサンプリングクロックφＳ周期との関係をモニタし、
遅延口が所定量有るか否がを示すディレィ量モニタ信号
ＧＤＮを出力する。このゲートディレィモニタ回路３２
の構成は第７図で説明する。

ディレイ−クロック単位補正回路３４は、ゲートディレ
ィの段数分で現わされる位相成分ＦＢΔτを、ディレィ
量モニタ信号ＧＤＮによりクロックφＳ周期を１とした
場合の少数分となるように単位補正し、フライバック位
相補正信号ＰＢΔτ１を出力する。つまり、先のディレ
ィ量モニタ信号ＧＤＮが予め決められた量と異なる場合
は、ゲートディレィの段数分で現わされる位相成分ＦＢ
Δτも遅延素子のために狂いが生じていることになるか
ら、その補正が行われる。

フライバック位相誤差検出回路３６は、水平カウンタ出
力信号１１　ＣＴ　Ｒ及び水平カウンタ補正信号１１Ｃ
Δτを基準とし、水平画面位置制御信号ＩＩ　Ｐ　１１
とフライバックパルスＩＩＦＢ及びフライバック位相補
正信号ＦＢΔτ１の間の位相誤差を検出し、フライバッ
ク位相誤差信号ＦＰＥＩ？を発生する。フライバックル
ープフィルタ３９は、フライバック位相誤差信号ＦＰＥ
Ｒに時定数を与え水平ドライブ−フライバックパルス間
位を目制御信号ＤＩ’Ｂを発生する。水平ドライブ位相
発生回路４１は、水平カウンタ出力信号ＩＩ　ＣＴ　Ｒ
及び水平カウンタ補正信号ＨＣΔτを基準とし、水平画
面位置制御信号ＨＰ　Ｈと水平ドライブ−フライバック
パルス間位相制御信号ＤＰＢに従い、水平ドライブ立上
がりタイミング信号ＨＤＨと水平ドライブ−クロック間
位相補正信号ＨＤＣＲを発生する。この水平ドライブ−
クロック間位相補正信号ＩＤＣＲは、クロック−ディレ
ィ単位補正回路４４に供給される。このクロック−ディ
レィ単位補正回路４４は、サンプリングクロック周期を
１とした少数分で現わされる水平ドライブ−クロック間
位相補正信号ＩＩ　ＯＣＲを、ゲートディレィの段数に
変換し、水平ドライブ−クロック間位相信号ＩＤｃＲＩ
を得る。水平ドライブパルス発生回路４６は、クロック
単位の水平ドライブ立上がりタイミング信号ＩＩ　Ｄ　
Ｈと水平ドライブ−クロック間位相信号１１０ＣＲＩで
示される位相で、また水平振幅制御信号ＨＰＷで示され
る幅で水平ドライブパルスｌ（Ｄを発生する。

以下第１図の主要な回路部を更に詳細に説明する。

第２図は水平同期信号の立上がり部分を示している。デ
ジタルビデオ信号ＤＶＳはアナログ的に示している。こ
こで実際にデジタルビデオ信号ＤＶＳの値として得られ
るのはサンプリングクロックφＳの立上がり部分の値Ｂ
のみである。従って複合同期信号Ｃ８は、サンプリング
クロ・ツクφＳに同期して立上がり、また、複合同期信
号Ｃ９から検出される水平同期検出信号Ｈ８も同じ位相
で得られる。

しかしビデオ信号が実際に同期分離レベルＳＥＰを横切
ったと思われる時刻はこれよりＣ８Δτだけ前である。

このＣ３Δτを検出し水平同期信号の位相検出の補正を
行なえば正確度が向上する。

第３図は上記のＣ８Δτを検出する水平−クロ・ツク間
位相検出回路１９である。分離レベルクロス点検出回路
５０は、水平同期検出信号Ｉｔｓが検出されたとき、デ
ジタルビデオ信号ＤＶＳから同期分離レベルをクロスし
た直前の値をＡ１直後の値をＢとして出力する。クロッ
ク間位相演算回路５３は、信号Ａ、Ｂ、同期分離レベル
ＳＥＰを用いて次の演算を行なう。

ＣＳΔτ−（Ｂ−８ＥＰ）／（Ｂ−Ａ）ここではビデオ
信号の同期分離レベル前後の傾きは一定であるという近
似をしており、この演算によりクロック周期を１とした
ときの少数分の位相成分として位相補正信号Ｃ８Δτを
得ることができる。

第４図は第１図のデジタル制御発振器２１、水平位相誤
差検出回路２４及び水平ループフィルタ２・６のブロッ
クを示している。デジタル制御発振器２１は、水平周期
信号Ｉｆ　Ｓ　Ｐ　Ｓにより、発振の周期が制御される
全デジタル型の発振器である。水平周期信号ＨＳ　Ｐ　
Ｓは、クロック単位の周期整数分（上位ピッ１−）２７
１とクロック単位未満の周期少数骨（下位ビット）２７
２に分けられる。周期少数骨２７２は、加算器１０１と
ラッチ回路１０２で構成される積分回路に供給される。

加算器１０１のキャリー出力１０３は加算器１０４のキ
ャリー人力に供給される。加算器１０４は、周期整数分
２７１と水平標準周期値１０５及びキャリー出力１０３
を加算する。水平標準周期値１０５は、水平周期信号Ｉ
Ｉ　Ｓ　Ｐ　Ｓがゼロの場合に標準的なビデオ信号の周
期となるように設定されている。加算器１０４の出力１
０６は一致検出回路１０７において水平カウンタ出力信
号ＩＩ　ＣＴ　Ｒとの一致が取られ水平カウンタリセッ
ト信号１０８を発生する。水平カウンタリセット信号１
０８は水平カウンタ１０９をリセットし、゛また同時に
前述のラッチ回路１０２にクロックを供給する。例えば
周期少数骨２７２の値が０．２５とすれば、加算器１０
１のキャリー出力１０３は４水平周期に１回“１“とな
りクロックφＳを基本クロックとする水平周期を１クロ
ック分補正する。そしてラッチ回路１０２の出力の水平
カウンタ捕正信号ｌｌＣΔτは、水平カウンタ出力信号
１１ｃＴＲのクロックφＳ周期未満の誤差分を示す。

水平位相誤差検出回路２４には、水平カウンタ出力信号
＋１ｃＴＲと、水平カウンタ捕正信号＋１ｃΔτと、水
平−クロック間位相検出回路１９からの水平同期検出信
号ＩＩｓと、位相補正信号Ｃ８Δτが供給されている。

この水平位相誤差検出回路２４は、水平同期検出回路１
７で検出された水平同期検出信号ＩＩｓと、デジタル制
御発振器２１との位相誤差を高精度で求めて水平カウン
タ１０９の水平カウンタ出力信号ＩＩ　ＣＴ　Ｒの位相
をクロック周期より高精度で制御するようにするもので
ある。ラッチ回路１１０は水平同期検出信号ＪＩＳが発
生したとき水平カウンタ出力信号＋１ＣＴＲの値をラッ
チする。ラッチ回路１１０の出力１１１は減算ｒｉ１１
２に供給され、位相補正信号Ｃ３Δτを減算され、この
結果はさらに減算器１１３に供給され水平カウンタ補正
信号１１ＣΔτを減算される。従って、水平同期検出信
号Ｉｔｓの検出時点を水平カウンタ出力信号の値に置換
え、かつ、前記検出時点と水平カウンタ１０９自身の位
相誤差をクロックφＳ周期未満で修正することになる。

減算器１１３の出力は減算器１１４に供給され、水平カ
ウンタ目標位相ｔ（ｒ　ｃ　ｆ’が減算される。減算器
１１４の出力１１６は、リミッタ１１７に供給され誤差
の大きい信号が制限され、水平位相誤差信号ＩＩ　Ｓ　
Ｅ　Ｒとしてループフィルタ２６に供給される。

ループフィルタ２６は、フィードバックループ系の安定
度、収束時間等を決定する。この実施例では、入力の水
平位相誤差信号ＨＳ　Ｅ　Ｒに対し、係数乗算器１１８
で係数ａを乗算し加算器１１９とラッチ回路１２０で積
分したものと、水平位相誤差信号Ｈ８ＥＲに対し係数乗
算器１２１で係数すを乗算したものとを加算器１２２で
加算している。加算器１２２の出力１２３はリミッタ１
２４を介して水平周期信号ＩＩ　Ｓ　Ｐ　Ｓとしてデジ
タル制御発振器２１に供給される。リミッタ１２４は水
平周期信号ＩＩ　Ｓ　Ｐ　Ｓを、デジタル制御発振器２
１の発振周期の対応範囲内のレベルに制限するためのも
のである。

以上のフィードバックループ制御により、第１１図に示
すようにデジタル発振器の出力が水平カウンタ目標値ｔ
（ｒ　ｅ　ｆとなる位相に水平同期検出信号Ｈ３が位置
するようになる。

第５図は第１図のフライバック−クロック間位相検出回
路２８の具体的回路を示している。フライバックパルス
ＨＦＢはゲートディレィ回路２００に供給される。ゲー
トディレィ回路２０．０は、インバータのゲート遅延素
子を２８個直列接続して構成されている。これは本実施
例ではクロック周期に対応するゲートディレィの段数を
最大２８段と想定したためである。このゲート遅延素子
の単位遅延量は、集積化を考えた場合素子のばらつき、
温度変化等で変化することが考えられるが、ここでは１
ゲート遅延がクロックφＳ周期の１／２０の遅延量の場
合を考える。ラッチ回路２０２はクロックφＳの立上が
りのタイミングでゲートディレィの出力ｄ１〜ｄ２８を
ラッチする。そして、１個目のゲート遅延素子の出力ｄ
ｌのラッチ出力は、フライバックパルスＨＰＢをサンプ
リングクロックφＳに同期化させた信号ＦＢＴとして導
出される。この信号ＦＢＴは更にラッチ回路２０３に供
給され、クロックφＳの反転信号でラッチされる。そし
てラッチ回路２０３の出力２０４はラッチ回路２０５の
ラッチパルスとして利用される。このラッチ回路２０５
の２７ビツトの内容は計数回路２０６に供給される。計
数回路２０６は２７ビツトの中の１の個数を数え、結果
をゲートディレィ単位のフライバック−クロック間位相
情報、つまり、クロックφＳに対する位相成分ＰＢΔτ
として出力する。

第６図はフライバック−クロック間位相検出回路２８の
タイミングチャートの例を示す。フライバックパルスＩ
ＩＦＢの位相検出は、１個目のゲートディレィ出力ｄ１
を基準として行われる。図の例ではゲートディレィ出力
ｄｌｌまでが１”となっており、これがフライバックパ
ルスＩ（ＰＩ３のクロックφＳに対する遅延情報となる
。つまり、クロックφＳに対する位相成分ＰＢΔτは１
０単位ゲート分であることを示している。（単位ゲート
遅延未満は切捨てられる）。このように、フライバック
パルスＨＰＢは、クロックφＳに同期化した信号ＦＢＴ
と、クロックφＳに対するずれを示す位相成分ＰＢΔτ
とに分けられる。

次に第１図のゲートディレィモニタ回路３２について、
第７図、第８図、第９図を参照して説明する。第７図は
ゲートディレィモニタ回路３２の回路ブロックを示して
いる。ゲートディレィ回路３００は、例えば３１個のゲ
ート遅延素子で構成され、集積化する場合は他のゲート
ディレィ回路の近くに構成され、相互のディレィ量の差
を無視できるように図られる。ゲートディレィ回路３０
０の入力としては、サンプリングクロックφＳが利用さ
れ、各ゲート遅延素子の出力ｄｌ〜ｄ３１はラッチ回路
３０１に供給される。ラッチ回路３０１はタイミング発
生回路３０２からのタイミング信号３０３で、各ゲート
遅延素子の出力ｄｉ−ｄ３１をラッチし、その出力を並
列シフトレジスタ３０８に供給する。第８図はゲート遅
延素子の出力ｄ１〜ｄ３１をタイミング信号３０３でラ
ッチするようすを示している。タイミング信号３０３の
立上がり位相は、第８図に示した位相を中心とし±２ゲ
ートディレィ分程度の位相ずれを許容するように設計さ
れている。第８図のタイミングチャートの例ではゲート
ディレィ２０段分がクロックφＳの１周期に相当し、ラ
ッチ回路３０１の出力の値は、左から”　１１００００
００００００１１１１１１盲１１００００ｏｏｏｏｏ　
’　となる。次にこのデータを用いてクロックφＳの周
期はゲートディレィの何個分に相当するかの検出が行わ
れる。第７図のカウンタ３０４は、クロックφＳをクロ
ックとする６ビツトのカウンタである。タイミング発生
回路３０２は、カウンタ出力３０５に従って、第９図の
タイミングチャートに示すように、タイミング信号３０
３．３０６．３０７を発生する。タイミング信号３０６
は並列シフトレイジスタ３０８のロードパルスとして用
いられ、タイミング信号３０７はクロックとして用いら
れる。並列シフトレジスタ３０８は、３２ビツトの並列
入力を直列出力に変換し、この出力３０９を第１立ち下
がり検出回路３１１及び第２立ち下がり検出回路３１１
に供給する。

第１立ち下がり検出回路３１０は、出力３０９の最初の
立ち下がりの時点でカウンタ３０４の内容をラッチする
。第２立ち下がり検出回路３１１は、出力３０９の２番
目の立ち下がりの時点でカウンタ３０４の内容をラッチ
する。第１、第２立ち下がり検出回路３０１．３０２の
ラッチ出力は減算器３１２に供給され、その差が算出さ
れる。第９図の例では第１立ち下がり検出回路３１０の
内容が“０１００１０”　（１０進数では１８）、第２
立ち下がり検出回路３１１内容が“１００１１０”　（
１０進数では３８）である。従って減算器３１２の出力
３１３は、この場合２０となり、クロックφＳ周期に相
当するゲートディレィ段数と同じである。この値が予め
定めた値と異なる場合は、ディレィ素子の遅延量がオフ
セットしたことであり、他のゲートディレィ回路にも同
様なオフセットが生じているとみなせる。よってこの出
力３１３は、タイミング信号３１５のタイミングでラッ
チ回路３１４にラッチされ、ディレィ量モニタ信号ＧＤ
Ｎとして用いられる。このように、クロックφＳ周期に
相当するゲートディレィ量は常にモニタされることにな
る。

第１０図は、第１図のディレイ−クロック単位補正回路
３４、フライバック位相誤差検出回路３６、フライバッ
クループフィルタ４０、水平ドライブ位相発生回路４１
、クロック−ディレィ単位補正回路４４及び水平ドライ
ブ発生回路４６の構成を更に詳しく示している。

この回路ループでは水平フライバックパルスＩＩ　ＦＢ
の立上がりの位相を、水平画面位置制御信号ＩＩ　Ｐ　
１１と一致させるように水平ドライブパルスの位相を制
御し、また水平ドライブパルスの幅を、水平ドライブパ
ルス幅制御信号＋１Ｐνに従い制御している。第１１図
は上記の回路の動作時の各部のタイミングチャートを示
している。ゲートディレィ単位の位相成分１）ＢΔτは
割算器４００で、ディレィ量モニタ信号ＧＤＮで割算さ
れ、クロック単位の少数骨の値に変換され、フライバッ
ク位相補正信号ＦＢΔτｌとして出力されフライバック
位相誤差検出回路３６に供給される。割算器４００では
位相成分ＰＢΔτで現わされるゲートディレィの段数骨
（ディレィ量）が、クロックφＳ周期に正規化されてい
ることになる。

つまり、１ゲート遅延素子のプレイ量をΔｔとし、クロ
ックφＳ周期をＴｓとした場合にディレィ量モニタ信号
ＧＤＮは ＧＤＮ　＝　Ｔｓ／Δｔ　であり、 ＦＢΔｒ　／　ＧＤＮ　＝　ＦＢΔτ×Δｔ／Ｔｓ　　
となる。

フライバック位相誤差検出回路３６のラッチ回路４０１
は、水平フライバックパルスＩＩＦＢのタイミングで、
水平カウンタ出力信号ＩＩ　ＣＴ　Ｒをランチし、水平
フライバックパルスＨＰＢのタイミングを水平カウンタ
の計数値としてとらえる。しかし、この値にはフライバ
ック位相補正信号ＦＢΔτ１と水平カウンタ補正信号＋
ＩＣΔτ分が考慮されていない。

このためラッチ回路４０１の出力４０２からは、減算器
４０３にてフライバック位相補正信号ＦＩ３Δτ１が引
かれ、減算器４０４にて水平カウンタ補正信号１１ＣΔ
τが引かれる。さらにその結果からは、減算器４０５に
て水平画面位置制御信号１１　Ｐ　１１が引かれる。こ
れにより水平フライバックパルス肝Ｂと水平画面位置制
御信号ＩＩ　Ｐ　Ｈとの位相関係は、クロックφＳ周期
よりも細かく、かつゲートディレィ量のオフセット分を
も含めた精度で求められることになる。減算器４０５の
出力はリミッタ４０６を介してフライバック位相誤差信
号ＦＰＥＲとして導出され、フライバックループフィル
タ３９の係数乗算器４０７に供給される。係数乗算器４
０７では係数Ｃが乗算され、この結果の信号は加算′ｒ
：ｒ４０８とラッチ回路４０９で積分され、水平ドライ
ブ−フライバックパルス間位相制御信号ＤＦＢとして導
出される。水平ドライブ−フライバックパルス間位相制
御信号ＤＦＢは、減算器４１０において水平画面位置制
御信号ＨＰＨから引かれ、この結果に対して加算器４１
１において水平カウンタ補正信号ＨＣΔτが加算される
。従って水平ドライブ−フライバックパルス間位相制御
信号ＤＰＢが零ならば、そのままの水平画面位置制御信
号１１ＰＩＩに対して水平カウンタ補正信号１１ｃΔτ
が加算され、水平カウンタのもつ位相ずれ分が修正され
ることになる。加算器４１１の出力は水平ドライブパル
スＩＩＤを発生させる位相を示しており、上位ビットの
整数分４１２は一致検出回路４１３に供給され、下位ビ
ットの少数骨は、水平ドライブ−クロック間位相補正信
号ＩＩ　ＯＣＲとしてクロック−ディレィ単位補正回路
４４を構成する乗算器４２０に供給される。

一致検出回路４１３は、水平カウンタ出力信号ＨＣＴ　
Ｒと、上位ビットの整数分４１２が一致したときに水平
ドライブ立上がりタイミング信号１１ＤＴを発生し水平
ドライブ幅カウンタ４１４のリセット端子に供給する。

比較器４１５は水平ドライブ幅カウンタ４１４の出力と
水平幅制御信号１１Ｐνとを比較し、クロックφＳ単位
の水平ドライブパルス４１６を水平ドライブ立上がりタ
イミング信号１１ＤＴが得られた時点から水平幅制御信
号１（ＰＷが指定する期間発生し、これをゲートディレ
ィ回路４１７に供給する。ゲートディレィ回路４１７は
、先のゲートディレィ回路２００と同様に２８段のゲー
ト遅延素子で構成され、２８個のディレィ出力は４１８
は、選択回路４１９に供給される。一方、乗算器４２０
は水平ドライブ−クロック間位相補正信号ＨＤＣＲとデ
ィレィ量モニタ信号ＧＤＮを乗算し、その結果を、デー
トディレィ単位の水平ドライブ−クロック間位相補正信
号１１０ＣＲＩとして出力する。

ここで選択回路４１９は、水平ドライブ−クロック間位
相補正信号１１０ＣＲＩの内容に従って、ゲートディレ
ィ段の出力を選択し、これを水平ドライブパルス１１０
として導出する。

この発明は特にゲートディレィモニタ回路３２を用いる
ことに特徴を存する。サンプリングクロックφＳを基本
にして動作し、かつゲートディレィ回路を用いるシステ
ムにおいて、遅延素子自体にオフセットが有った場合ま
たは生じた場合には、システムの同期関係に重要な影響
を与えることになる。しかしこの発明ではゲートディレ
ィモニタ回路３２からのディレィ量モニタ信号ＧＤＮを
有効に活用するものである。

第１２図は、実施例の中からフライバックパルスの正確
な位相データを得る構成を抽出して示している。このブ
ロックにおいて、水平カウンタ１０９からの信号ＨＣＴ
　Ｒは完全に補正された正確なものとして説明する。フ
ライバック−クロック間位相検出回路２８からは、クロ
ックφＳに同期化した信号ＦＢＴと、クロックφＳとフ
ライバックパルスＨＦＢとのずれを示す位相成分ＰＢΔ
τが得られる。水平カウンタ１０９の出力信号ＩＩ　Ｃ
Ｔ　Ｉ？は、信号ＦＢＴのタイミングでラッチ回路４０
１にラッチされるから、信号ＦＢＴのタイミングが水平
カウンタ１０９の計数内容で置換えられたことになる。

ラッチ回路４０１の出力は、位Ｉｌｌ成分ＦＢΔτが考
慮されていないので、減算器４０３においてラッチ回路
４０１の出力から位相成分ＦＢΔτを差引いてやればよ
い。しかしこの発明では、位相成分ＦＢΔτ自体にも、
ディレィ素子による位相ずれ成分が含まれる可能性を考
慮にいれるもので、位相成分ＰＢΔτを乗算器４００に
通してから減算器４０３゛に供給している。乗算器４０
０では、先にも説明したようにディレィ量モニタ信号Ｇ
ＤＮを用いて、位相成分ＰＢΔτの修正が行われる。

［発明の効果］ 以上説明したようにこの発明によると、水平同期再生の
高精度化が可能であり、デジタル処理によ、ろ水平同期
再生のジッタを低減でき、またゲートディレィ回路のデ
ィレィ量の変化にも自動的に対応できるのでデジタル水
平同期回路の集積化を大幅に改善できた。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は水平同期信号立上がり部のタイムチャート、第３図は
水平−クロック間位相検出回路のブロック図、第４図は
ディジタル制御発振器、水平位相誤差検出回路及び水平
ループフィルタのブロック図、相５図はフライバック−
クロック間位相検出回路のブロック図、第６図は第５図
の回路のタイミングチャート、第７図はゲートディレィ
モニタ回路のブロック図、第８図は第７図の回路のタイ
ミングチャート、第９図も第７図の回路のタイミングチ
ャート、第１０図はディレイ−クロック単位補正回路、
フライバック位相誤差検出回路、フライバックループフ
ィルタ、水平ドライブ位相発生回路、クロック−ディレ
ィ単位補正回路及び水平ドライブ発生回路のブロック図
、第１１図は水平同期回路の動作時のタイミングチャー
ト、第１２図は第１図の回路の一部を取出して示す回路
図である。 １２・・・アナログディジタル変換器、１４・・・同期
分離回路、１７・・・水平同期検出回路、１９・・・水
平−クロック間位相検出回路、２１・・・ディジタル制
御発振器、２４・・・水平位相誤差検出回路、２６・・
・水平ループフィルタ、２８・・・フライバック−クロ
ック間位相検出回路、３２・・・ゲートディレィモニタ
回路、３４・・・フライバックループフィルタ、４１・
・・水平ドライブ位相発生回路、２００・・・ゲートデ
ィレィ回路。 出願人代理人　弁理士　鈴江武彦 の く１　　　　　　　〉 ｒ） へ 一一一−Ｈ−−−−−　　　立ち上９１Ｌ層Ｌ（汀津１
３０３゛

Claims (3)

【特許請求の範囲】
1. （１）アナログビデオ信号を所定のサンプリングクロッ
   クにてデジタルビデオ信号に変換するアナログデジタル
   変換器と、 前記デジタルビデオ信号から水平同期信号を検出し水平
   同期検出信号を発生する水平同期検出回路と、 水平フライバック信号を入力とし、複数の遅延素子によ
   り水平フライバック遅延信号列を得るフライバックディ
   レイ回路と、 前記水平フライバック遅延信号列およびサンプリングク
   ロックを入力とし、前記サンプリングクロックに位相を
   同期化した水平フライバック同期化信号及びサンプリン
   グクロック周期内における前記水平フライバック信号の
   位相を前記遅延素子の段数で示す位相成分信号を得るフ
   ライバック−サンプリングクロック間位相検出回路と、 前記サンプリングクロックを遅延素子列に供給し、遅延
   素子のディレイ量と前記サンプリングクロック周期との
   関係をモニタし、ディレイ量信号を発生する遅延モニタ
   回路と、 前記位相成分信号を前記ディレイ量信号により前記サン
   プリングクロック単位に補正しフライバック修正出力を
   得るディレイ−クロック単位補正回路と、 前記水平同期検出信号、前記水平フライバック同期化信
   号、前記フライバック修正出力を入力とし、前記水平同
   期検出信号と水平フライバック同期化信号の位相関係を
   示すデータを発生しこのデータを前記フライバック修正
   出力で修正し、この結果として水平ドライブ−フライバ
   ックパルス間位相制御信号を導出する手段と、 前記水平ドライブ−フライバックパルス間位相制御信号
   と前記水平同期検出信号とを入力とし、前記水平同期検
   出信号の位相を前記水平ドライブ−フライバックパルス
   間位相制御信号により補正した水平ドライブ立上がりタ
   イミング信号を発生する手段と、 前記水平ドライブ立上がりタイミング信号を基準として
   水平ドライブパルスを発生する水平ドライブ発生手段と
   を具備したことを特徴とするデジタル同期回路。
2. （２）前記水平同期検出信号は、水平カウンタからのカ
   ウンタ出力信号であり、前記水平ドライブ立上がりタイ
   ミング信号を発生する手段は、水平画面位置制御信号か
   ら前記水平ドライブ−フライバックパルス間位相制御信
   号を減算する減算器と、この減算器の出力と前記カウン
   タ出力信号が一致したときに前記水平ドライブ立上がり
   タイミング信号を得る一致検出回路を具備したことを特
   徴とする特許請求の範囲第１項記載のデジタル同期回路
   。
3. （３）前記水平同期検出信号は、水平カウンタからのカ
   ウンタ出力信号であり、前記水平ドライブ立上がりタイ
   ミング信号を発生する手段は、水平画面位置制御信号か
   ら前記水平ドライブ−フライバックパルス間位相制御信
   号を減算する減算器と、この減算器の出力と前記カウン
   タ出力信号が一致したときに前記水平ドライブ立上がり
   タイミング信号を得る一致検出回路と、前記タイミング
   信号によりカウントを開始する水平ドライブ幅カウンタ
   と、この水平ドライブ幅カウンタの出力と水平振幅制御
   信号を比較し、一致したときにパルスを出力する比較器
   と、前記パルスが供給されたときからこのパルスを遅延
   した遅延量の異なる複数のパルスを作るゲートディレイ
   回路と、このゲートディレイ回路の前記複数のパルスの
   なかから、前記ディレイ量信号に比例したディレイ量の
   パルスを選択して最終的な水平ドライブパルスとする選
   択手段とを具備したことを特徴とする特許請求の範囲第
   １項記載のデジタル同期回路。