KR20120027066A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는 모드레지스터라이트커맨드에 응답하여 테스트인에이블신호를 생성하는 테스트인에이블신호생성부와 제1 및 제2 테스트모드신호 조합에 따라 제1 및 제2 전달신호를 생성하는 전달신호생성부와 상기 제1 및 제2 전달신호에 응답하여 하위 코드를 디코딩하여 테스트구동신호를 생성하는 테스트구동신호생성부 및 상기 테스트구동신호에 응답하여 테스트모드 동작을 수행하는 테스트회로를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 테스트 모드에 필요한 신호라인을 감소하여 면적을 감소할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 동작 속도 향상을 위해 클럭과 동기 되어 동작할 수 있는 동기식(Synchronous) 메모리 장치가 등장하였다. 처음 등장한 동기식 메모리 장치는 클럭의 상승 에지(rising edge)에 동기 되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치였다. 그러나, SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하므로, 클럭 한 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR, double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출력 핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기 되어 연속적으로 두 개의 데이터가 입출력되는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
세계 반도체 표준협회 또는 국제반도체표준협의기구라고 하는 단체인 JEDEC(Joint Electron Device Engineering Council)에서 제안한 디디알 동기식 메모리 장치의 스펙에는 디디알 메모리 장치가 올바르게 동작하는지를 테스트하기 위해 모드레지스터라이트커맨드(MRW, Mode Register Write command)를 입력받아 테스트모드로 진입하여 테스트하도록 규정하고 있다.
도 1은 종래기술에 따른 반도체 메모리 장치를 도시한 블럭도이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 모드레지스터라이트커맨드(MRW)에 응답하여 코드(CODE<1:N>)를 디코딩하여 테스트모드신호(TM<1:N>)를 생성하는 테스트모드신호 생성부(1)와 테스모드신호(TM<1:N>)에 응답하여 테스트를 수행하는 테스트회로(2)를 포함한다.
여기서, 코드(CODE<1:N>)는 테스트 모드에 따라 로직레벨이 설정되어 CA 핀을 통해 입력되며, CA 핀은 클럭에 동기 되어 어드레스 또는 커맨드가 입력된다.
이와 같은 구성의 반도체 메모리 장치는 테스트 모드에 따라 생성되는 테스트모드신호(TM<1:N>)와 테스트 회로를 연결하는 N개의 신호라인을 갖게 되고, 이는 테스트 모드가 증가함에 따라 테스트모드신호(TM<1:N>)도 증가하여 신호라인의 증가로 나타나게 된다. 이러한, 신호라인은 반도체 메모리 장치 전체에 연결되어 있기 때문에 신호 라인의 증가는 기술발전에 의한 반도체 메모리 장치의 면적 감소를 방해하는 요인으로 작용하게 된다.
따라서, 본 발명은 테스트 모드에 따라 필요한 신호라인을 감소하여 면적을 감소할 수 있는 반도체 메모리 장치를 개시한다.
이를 위해, 본 발명은 모드레지스터라이트커맨드에 응답하여 테스트인에이블신호를 생성하는 테스트인에이블신호생성부와 제1 및 제2 테스트모드신호 조합에 따라 제1 및 제2 전달신호를 생성하는 전달신호생성부와 상기 제1 및 제2 전달신호에 응답하여 하위 코드를 디코딩하여 테스트구동신호를 생성하는 테스트구동신호생성부 및 상기 테스트구동신호에 응답하여 테스트모드 동작을 수행하는 테스트회로를 제공한다.
도 1은 종래 기술의 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 제1 인코더의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 반도체 메모리 장치는 테스트인에이블신호생성부(1), 테스트어드레스신호생성부(2), 테스트모드신호전달부(3), 전달신호생성부(4), 테스트구동신호생성부(5) 및 테스트회로(6)를 포함한다.
테스트인에이블신호생성부(1)는 반도체 메모리 장치가 테스트모드로 동작하기 위해 입력되는 모드레지스터라이트커맨드(MRW)에 응답하여 로직하이레벨의 테스트인에이블신호(TMEN)를 생성한다.
테스트어드레스신호생성부(2)는 테스트인에이블신호(TMEN)의 로직하이레벨에 응답하여 코드(CODE<1:3>)를 디코딩하여 테스트어드레스신호(TAD<1:8>)를 생성한다. 여기서, 코드(CODE<1:3>)는 테스트 모드에 따라 로직레벨이 설정되어 입력되는 신호이다.
테스트모드신호전달부(3)는 제1 신호전달부(31) 및 제2 신호전달부(32)를 포함한다.
제1 신호전달부(31)는 테스트인에이블신호(TMEN)의 로직하이레벨에 응답하여 제1 내지 제4 테스트어드레스신호(TAD<1:4>)를 제1 조합의 테스트모드신호(TM<1:4>)로 출력한다.
제2 신호전달부(32)는 테스트인에이블신호(TMEN)의 로직하이레벨에 응답하여 제5 내지 제8 테스트어드레스신호(TAD<5:8>)를 제2 조합의 테스트모드신호(TM<5:8>)로 출력한다.
반도체 메모리 장치가 테스트모드로 동작하여 입력되는 코드(CODE<1:3>)의 로직레벨에 따라 로직하이레벨로 인에이블되는 테스트어드레스신호(TAD<1:8>) 및 테스트모드신호(TM<1:8>)는 아래 표 1과 같이 생성된다.
CODE<3> CODE<2> CODE<1> 인에이블되는
테스트어드레스신호		 인에이블되는
테스트모드신호
L L L TAD<1> TM<1>
L L H TAD<2> TM<2>
L H L TAD<3> TM<3>
L H H TAD<4> TM<4>
H L L TAD<5> TM<5>
H L H TAD<6> TM<6>
H H L TAD<7> TM<7>
H H H TAD<8> TM<8>
여기서, 제3 코드(CODE<3>)의 로직레벨은 테스트모드신호의 조합정보를 갖는다. 만약, 제3 코드(CODE<3>)가 로직로우레벨이면 제1 조합의 테스트모드신호(TM<1:4>) 중 적어도 하나의 테스트모드신호(TM<1:4>)가 로직하이레벨로 인에이블되고, 제3 코드(CODE<3>)가 로직하이레벨이면 제2 조합의 테스트모드신호(TM<5:8>) 중 적어도 하나의 테스트모드신호(TM<5:8>)가 로직하이레벨로 인에이블된다.
또한, 하위 코드인 제1 및 제2 코드(CODE<1:2>)의 로직레벨은 제1 및 제2 조합의 테스트모드신호 중 로직하이레벨로 인에이블되는 정보를 갖는다.
만약, 제1 조합의 테스트모드신호(TM<1:4>) 중 적어도 하나가 로직하이레벨로 인에이블되는 예를 들어 설명하면 다음과 같다.
제1 코드(CODE<1>)가 로직로우레벨이고 제2 코드(CODE<2>)가 로직로우레벨이면 제1 테스트모드신호(TM<1>)만 로직하이레벨로 인에이블되고, 제1 코드(CODE<1>)가 로직하이레벨이고 제2 코드(CODE<2>)가 로직로우레벨이면 제2 테스트모드신호(TM<2>)만 로직하이레벨로 인에이블되고, 제1 코드(CODE<1>)가 로직로우레벨이고 제2 코드(CODE<2>)가 로직하이레벨이면 제3 테스트모드신호(TM<3>)만 로직하이레벨로 인에이블되며, 제1 코드(CODE<1>)가 로직하이레벨이고, 제2 코드(CODE<2>)가 로직하이레벨이면 제4 테스트모드신호(TM<4>)만 로직하이레벨로 인에이블된다.
또한, 제2 조합의 테스트모드신호(TM<5:8>) 중 적어도 하나가 로직하이레벨로 인에이블하는 경우도 앞서 설명한 하위 코드인 제1 및 제2 코드(CODE<1:2>)의 로직레벨과 같은 테스트모드신호 인에이블 정보를 갖는다. 여기서, 조합되는 테스트모드신호의 비트수가 증가하면 하위 코드의 비트조합수도 증가하여 테스트모드신호의 인에이블 정보를 갖는다. 예를 들어 테스트모드신호 조합이 8비트이면 테스트모드신호의 인에이블정보를 갖는 하위코드가 3비트 조합으로 증가 된다. 이는, 실시예에 따라 다양하게 설정될 수 있다.
전달신호생성부(4)는 제1 인코더(41) 및 제2 인코더(42)를 포함한다.
제1 인코더(41)는, 도 3에 도시된 바와 같이, 제1 및 제2 테스트모드신호(TM<1>, TM<2>)를 부정논리합 연산하는 노어게이트(NR40), 노어게이트(NR40)의 출력을 반전버퍼링하여 출력하는 인버터(IV40), 제3 및 제4 테스트모드신호(TM<3>, TM<4>)를 부정논리합 연산하는 노어게이트(NR41), 노어게이트(NR41)의 출력을 반전버퍼링하여 출력하는 인버터(IV41), 인버터(IV40)의 출력과 인버터(IV41)의 출력을 부정논리합연산하는 노어게이트(NR42) 및 노어게이트(NR42)의 출력을 반전버퍼링하여 제1 전달신호(TS1)로 출력하는 인버터(IV42)를 포함한다.
제2 인코더(42)는 제5 내지 제8 테스트모드신호(TM<5:8>)을 입력받아 제2 전달신호(TS2)를 출력하는 구성으로 제1 인코더(41)와 동일하게 구성된다.
테스트구동신호생성부(5)는 제1 디코더(51) 및 제2 디코더(52)를 포함한다.
제1 디코더(51)는 제1 조합의 테스트모드신호(TM<1:4>)의 인에이블정보를 갖는 하위코드(CODE<1:2>) 및 제1 전달신호(TS1)를 디코딩하여 선택적으로 인에이블하는 제1 조합의 테스트구동신호(TDRV<1:4>)를 생성한다.
제2 디코더(52)는 제2 조합의 테스트모드신호(TM<5:8>)의 인에이블정보를 갖는 하위코드(CODE<1:2>) 및 제2 전달신호(TS2)를 디코딩하여 선택적으로 인에이블하는 제2 조합의 테스트구동신호(TDRV<5:8>)를 생성한다.
테스트회로(6)는 제1 테스트회로(61) 및 제 테스트회로(62)를 포함한다.
제1 테스트회로(61)는 제1 조합의 테스트구동신호(TDRV<1:4>)의 로직레벨에 응답하여 테스트모드를 수행한다.
제2 테스트회로(62)는 제2 조합의 테스트구동신호(TDRV<5:8>)의 로직레벨에 응답하여 테스트모드를 수행한다.
도 2 및 도 3을 바탕으로, 이상 설명한 본 실시예의 반도체 메모리 장치의 동작을 설명하되, 반도체 메모리 장치가 테스트모드로 동작 되고, 테스트모드에 따라 입력되는 코드(CODE<1:3>)가 'L,H,L'로 입력되는 경우의 예를 들어 설명하면 다음과 같다.
테스트인에이블신호생성부(1)는 모드레지스터라이트커맨드(MRW)에 응답하여 로직하이레벨의 테스트인에이블신호(TMEN)를 생성한다.
테스트어드레스신호생성부(2)는 테스트인에이블신호(TMEN)의 로직하이레벨에 응답하여 코드(CODE<1:3>) 'L,H,L'를 디코딩하여 테스트어드레스신호(TAD<1:8>) 'L,L,H,L,L,L,L,L'를 생성한다. 여기서, 코드(CODE<1:3>) 'L,H,L'는 제1 코드(CODE<1>)가 'L', 제2 코드(CODE<2>)가 'H' 및 제3 코드(CODE<3>)가 'L' 임을 의미하며, 테스트어드레스신호(TAD<1:8>) 'L,L,H,L,L,L,L,L'는 제1 테스트어드레스신호(TAD<1>)가 'L', 제2 테스트어드레스신호(TAD<2>)가 'L', 제3 테스트어드레스신호(TAD<3>)가 'H', 제4 테스트어드레스신호(TAD<4>)가 'L', 제5 테스트어드레스신호(TAD<5>)가 'L', 제6 테스트어드레스신호(TAD<6>)가 'L', 제7 테스트어드레스신호(TAD<7>)가 'L' 및 제8 테스트어드레스신호(TAD<8>)가 'L' 임을 의미한다.
테스트모드신호전달부(3)의 제1 신호전달부(31)는 테스트인에이블신호(TMEN)의 로직하이레벨에 응답하여 제1 내지 제4 테스트어드레스신호(TAD<1:4>) 'L,L,H,L'를 제1 조합의 테스트모드신호(TM<1:4>) 'L,L,H,L'로 출력한다. 여기서, 테스트모드신호(TM<1:4>) 'L,L,H,L'는 제1 테스트모드신호(TM<1>)가 'L', 제2 테스트모드신호(TM<2>)가 'L', 제3 테스트모드신호(TM<3>)가 'H' 및 제4 테스트모드신호(TM<4>)가 'L'임을 의미한다. 그리고, 제2 신호전달부(32)는 테스트인에이블신호(TMEN)의 로직하이레벨에 응답하여 제5 내지 제8 테스트어드레스신호(TAD<5:8>) 'L,L,L,L'를 제2 조합의 테스트모드신호(TM<5:8>) 'L,L,L,L'로 출력한다.
전달신호생성부(4)의 제1 인코더(41)는 제1 조합의 테스트모드신호(TM<1:4>) 'L,L,H,L'를 입력받아 제1 전달신호(TS1)를 로직하이레벨로 출력하고, 제2 인코더(42)는 제2 조합의 테스트모드신호(TM<5:8>) 'L,L,L,L'를 입력받아 제2 전달신호(TS2)를 로직로우레벨로 출력한다.
테스트구동신호생성부(5)의 제1 디코더(51)는 제1 전달신호(TS1)의 로직하이레벨에 응답하여 제1 및 제2 코드(CODE<1:2>) 'L,H'에 따라 제1 조합의 테스트구동신호(TDRV<1:4>)를 'L,L,H,L'로 출력한다. 여기서, 제1 조합의 테스트구동신호(TDRV<1:4>) 'L,L,H,L'는 제1 테스트구동신호(TDRV<1>)가 'L', 제2 테스트구동신호(TDRV<2>)가 'L', 제3 테스트구동신호(TDRV<3>)가 'H', 제4 테스트구동신호(TDRV<4>)가 'L'임을 의미한다. 그리고, 제2 디코더(52)는 제2 전달신호(TS2)의 로직로우레벨에 응답하여 제2 조합의 테스트구동신호(TDRV<5;8>)를 'L,L,L,L'로 출력한다. 여기서, 제2 조합의 테스트구동신호(TDRV<5:8>) 'L,L,L,L'는 제5 테스트구동신호(TDRV<5>)가 'L', 제6 테스트구동신호(TDRV<6>)가 'L', 제7 테스트구동신호(TDRV<7>)가 'L', 제8 테스트구동신호(TDRV<8>)가 'L'임을 의미한다.
테스트회로(6)의 제1 테스트회로(61)는 제1 조합의 테스트구동신호(TDRV<1:4>) 'L,L,H,L'에 응답하여 테스트모드를 수행하고, 제2 테스트회로(62)는 제2 조합의 테스트구동신호(TDRV<5:8>) 'L,L,L,L'에 응답하여 테스트모드를 수행하지 않는다.
이와 같은 구성의 반도체 메모리 장치는 테스트모드신호의 조합으로 생성되는 하나의 전달신호와 테스트모드신호의 인에이블정보를 갖는 하위 코드에 따라 테스트회로를 구동하기 때문에 종래 기술의 반도체 메모리 장치의 신호라인 수보다 신호라인이 감소하여 반도체 메모리 장치의 면적이 감소 된다.
1. 테스트인에이블신호생성부 2. 테스트어드레스신호생성부
3. 테스트모드신호전달부 31. 제1 신호전달부
32. 제2 신호전달부 4. 전달신호생성부
41. 제1 인코더 42. 제2 인코더
5. 테스트구동신호생성부 51. 제1 디코더
52. 제2 디코더 6. 테스트회로
61. 제1 테스트회로 62. 제2 테스트회로

Claims (8)

  1. 모드레지스터라이트커맨드에 응답하여 테스트인에이블신호를 생성하는 테스트인에이블신호생성부;
    제1 및 제2 테스트모드신호 조합에 따라 제1 및 제2 전달신호를 생성하는 전달신호생성부;
    상기 제1 및 제2 전달신호에 응답하여 하위 코드를 디코딩하여 테스트구동신호를 생성하는 테스트구동신호생성부; 및
    상기 테스트구동신호에 응답하여 테스트모드 동작을 수행하는 테스트회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제1 및 제2 조합의 테스트모드신호는 테스트모드신호 중 적어도 하나가 인에이블되는 신호인 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 하위 코드는 상기 테스트모드신호의 인에이블 정보를 갖는 신호인 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 테스트인에이블신호에 응답하여 코드를 디코딩하여 테스트어드레스신호를 생성하는 테스트어드레스신호생성부; 및
    상기 테스트인에이블신호에 응답하여 상기 테스트어드레스신호를 상기 제1 및 제2 조합의 테스트모드신호로 출력하는 테스트모드신호전달부를 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 테스트모드신호전달부는
    상기 제1 내지 제4 테스트어드레스신호를 제1 조합의 테스트모드신호로 출력하는 제1 신호전달부; 및
    상기 제5 내지 제8 테스트어드레스신호를 제2 조합의 테스트모드신호로 출력하는 제2 신호전달부를 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 전달신호생성부는
    상기 제1 조합의 테스트모드신호의 로직레벨에 응답하여 제1 전달신호를 생성하는 제1 인코더; 및
    상기 제2 조합의 테스트모드신호의 로직레벨에 응답하여 제2 전달신호를 생성하는 제2 인코더를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 테스트구동신호생성부는
    상기 제1 전달신호에 응답하여 상기 하위코드의 로직레벨에 따라 제1 조합의 테스트구동신호를 생성하는 제1 디코더; 및
    상기 제2 전달신호에 응답하여 상기 하위코드의 로직레벨에 따라 제2 조합의 테스트구동신호를 생성하는 제2 디코더를 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 테스트회로는
    상기 제1 조합의 테스트구동신호에 응답하여 테스트모드를 수행하는 제1 테스트회로; 및
    상기 제2 조합의 테스트구동신호에 응답하여 테스트모드를 수행하는 제2 테스트회로를 포함하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR20190126622A (ko) * 2018-05-02 2019-11-12 에스케이하이닉스 주식회사 모드레지스터제어회로를 포함하는 반도체시스템

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KR20190126622A (ko) * 2018-05-02 2019-11-12 에스케이하이닉스 주식회사 모드레지스터제어회로를 포함하는 반도체시스템

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